JP6113542B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が提供される。通常のＨＥＭＴでは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
しかし、このような回路構成においては、２つのトランジスタの接続点の過電圧が生じた場合の素子の破壊や特性劣化が問題となる。
特開２０１２−２１２８７５号公報
本発明が解決しようとする課題は、カスコード接続されるトランジスタの信頼性が向上した半導体装置を提供することにある。
実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ソース端子に接続される第２のゲートを有するノーマリーオントランジスタと、第１のソースに接続される第１のアノードと、第１のドレインおよび第２のソースに接続される第１のカソードを有し、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードと、第１のドレインおよび第２のソースとツェナーダイオードとの間に設けられ、第１のドレインおよび第２のソースに接続される第２のアノードと、第１のカソードに接続される第２のカソードを有するダイオードと、第１のカソードおよび第２のカソードと、第１のソースとの間に、ツェナーダイオードと並列に設けられるコンデンサと、を備える。そして、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧が、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低い。
第１の実施形態の半導体装置の回路図である。 第２の実施形態の半導体装置の回路図である。 第３の実施形態の半導体装置の回路図である。 第４の実施形態のノーマリーオントランジスタの模式断面図である。 ＧＦＰとＳＦＰの寄生容量を示す図である。 第５の実施形態の半導体装置の回路図である。 第６の実施形態の半導体装置の上面模式図である。 第７の実施形態の半導体装置の回路図である。 第８の実施形態の半導体装置の上面模式図である。 第８の実施形態の半導体装置の外観図である。 第９の実施形態の半導体装置の回路図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、または、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
（第１の実施形態）
本実施形態の半導体装置は、ソース端子と、ドレイン端子と、ゲート端子と、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ソース端子に接続される第２のゲートを有するノーマリーオントランジスタと、を備える。そして、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧が、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低い。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続されてパワーモジュールを構成する。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系のＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。
なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０〜３０Ｖである。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００〜１２００Ｖである。
半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。そして、ノーマリーオントランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。
本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
そして、本実施形態の半導体装置は、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン間１２の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３間の耐圧よりも低い。具体的には、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧が、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くなるよう設計されている。
ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオフトランジスタ１０の寄生ボディダイオードの耐圧、または、チャネル部のパンチスルー耐圧で規定される。ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、例えば、ノーマリーオフトランジスタ１０を形成する不純物層の不純物濃度や不純物プロファイルを調整することにより調整が可能である。
ノーマリーオフトランジスタ１０のアバランシェ降伏電圧やノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は、例えば、ノーマリーオフトランジスタ１０やノーマリーオントランジスタ２０の電極に、測定針をあてて直接評価することが可能である。
ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続された回路構成では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部（以下、単に接続部とも称する）、すなわち、ノーマリーオフトランジスタ１０の第１のドレイン１２、または、ノーマリーオントランジスタ２０の第２のソース２１に、デバイス動作中に過電圧が生じるおそれがある。過電圧は、例えば、半導体装置がオン状態からオフ状態に移行する際に、ソース端子１００とドレイン端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。あるいは、半導体装置のオフ時に、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０それぞれのリーク電流比で、ソース端子１００とドレイン端子２００との間に印加されている高電圧が分圧されることにより生じ得る。
過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この過電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、破壊されるおそれがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、ゲート絶縁膜が破壊されると半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。
また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、第２のソース２１側に電荷がトラップされる。これにより、電流コラプスが生じるおそれがある。電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。
本実施形態では、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧が、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くなるよう設計される。これにより、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧を、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低くする。
したがって、例え接続部に過電圧が生じた場合であっても、ノーマリーオフトランジスタ１０のアバランシェ降伏が生じることにより、接続部の電荷を逃がすことができる。したがって、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に印加される電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低くすることが可能となる。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
なお、一般に、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は３０Ｖを超える。したがって、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は３０Ｖ以下であることが望ましい。
また、アバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値よりも十分高いことが望ましい。ノーマリーオントランジスタ２０を確実にオフできるようにするためである。この観点からノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値＋５Ｖ以上あることが望ましい。仮に、Ｖｔｈ＝−１０Ｖの場合、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、１５Ｖ以上であることが望ましい。
また、ノーマリーオフトランジスタ１０のオン抵抗と定格電流との積は、２Ｖ以下であることが望ましい。２Ｖ程度であれば、ノーマリーオフトランジスタ１０で生じる電圧降下によりノーマリーオントランジスタ２０のゲートバイアスが低下することを十分抑制できる。したがって、ゲートバイアスの低下による電流損失が最小限に抑制できる。
（第２の実施形態）
本実施形態の半導体装置は、第１のソースに接続される第１のアノードと、第１のドレインおよび第２のソースに接続される第１のカソードを有し、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、さらに備える点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図２は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード３０が設けられる。
ツェナーダイオード３０は、第１のアノード３１と第１のカソード３２を有する。第１のアノード３１は、第１のソース１１に接続される。また、第１のカソード３２は、第１のドレイン１２および第２のソース２１に接続される。
ツェナーダイオード３０のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。これにより、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン１２間の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３間の耐圧よりも低くなる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード３０に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード３０のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード３０を用いることにより、第１の実施形態よりも安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード３０により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。
（第３の実施形態）
本実施形態の半導体装置は、第１のドレインおよび第２のソースとツェナーダイオードとの間に設けられ、第１のドレインおよび第２のソースに接続される第２のアノードと、第１のカソードに接続される第２のカソードを有するダイオードと、第１のカソードおよび第２のカソードと、第１のソースとの間に、ツェナーダイオードと並列に設けられるコンデンサを、さらに備える点で、第２の実施形態と異なっている。第２の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０のドレイン側にダイオード４０が設けられる。そして、ノーマリーオフトランジスタ１０に並列にツェナーダイオード３０が設けられる。さらに、ツェナーダイオード３０と並列にコンデンサ５０が設けられる。
ダイオード４０は、第１のドレイン１２および第２のソース２１とツェナーダイオード３０との間に設けられる。ダイオード４０は、第２のアノード４１と第２のカソード４２を有する。第２のアノードは、第１のドレイン１２および第２のソース２１に接続される。また第２のカソード４２は、第１のカソード３２に接続される。
また、コンデンサ５０は、第１のカソード３２および第２のカソード４２と、第１のソース１１との間に、ツェナーダイオード３０と並列に設けられる。
ダイオード４０は、コンデンサ５０側からの電荷の逆流を防止する。ダイオード４０は、例えば、ＰｉＮダイオードまたはショットキーバリアダイオードである。
本実施形態によれば、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、その電荷をコンデンサ５０に一旦蓄積する。そして、蓄積した電荷をツェナーダイオード３０によりソース端子１００側に逃がす。これにより、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
本実施形態では、電荷をコンデンサ５０に一旦蓄積するため、ツェナーダイオード３０を安価な寄生容量の小さなダイオードとすることが可能である。したがって、半導体装置を安価にできる。
また、コンデンサ５０の容量は、ノーマリーオフトランジスタ１０の第１のソース１１と第２のソース１２間で、ダイオード４０の容量との直列接続となる。ダイオード４０は電荷を吸収するのに必要な電流にたいして、ツェナーダイオード３０に比べ寄生容量が格段に小さい品種を選ぶことができる。したがって、ダイオード４０の容量をコンデンサ５０の容量に対し十分小さくすることで、コンデンサ５０の容量は、ノーマリーオフトランジスタ１０の寄生容量としての寄与が小さくなる。したがって、寄生容量の増大によるノーマリーオフトランジスタ１０の動作速度の低下や、損失の増加を抑制することができる。
（第４の実施形態）
本実施形態の半導体装置は、ノーマリーオントランジスタがゲートフィールドプレート（以下ＧＦＰとも記述）を有する。その他の構成については、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態のノーマリーオントランジスタの模式断面図である。ノーマリーオントランジスタは、ＧａＮ（窒化ガリウム）系の、ゲート絶縁膜を備えるＨＥＭＴである。
このノーマリーオントランジスタ２０（図１）は、基板１６０上の窒化物半導体層１６１上に形成されている。基板１６０は、例えば、シリコン（Ｓｉ）である。
基板１６０と窒化物半導体層１６１との間には、バッファ層（図示せず）が設けられる。バッファ層は基板１６０と窒化物半導体層１６１との間の格子不整合を緩和する機能を備える。バッファ層は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１））の多層構造で形成される。
また、窒化物半導体層１６１は、動作層（チャネル層）１６１ａと障壁層（電子供給層）１６１ｂとの積層構造を備える。動作層１６１ａは、例えば、窒化ガリウム（ＧａＮ）であり、障壁層１６１ｂは、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）である。
動作層１６１ａと障壁層１６１ｂの間に、ヘテロ接合界面が形成されている。
窒化物半導体層１６１上には、第１の窒化珪素膜１６２を間に挟んで、ゲート電極１６４が形成される。第２の窒化珪素膜１６２はゲート絶縁膜として機能する。ゲート電極１６４は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）電極、チタン（Ｔｉ）電極またはアルミニウム（Ａｌ）電極である。
また、窒化物半導体層１６１上には、ゲート電極１６４を間に挟んで、ソース電極１６６とドレイン電極１６８が設けられる。ソース電極１６６とドレイン電極１６８はそれぞれゲート電極１６４と離間している。
ソース電極１６６とゲート電極１６４との間、および、ドレイン電極１６８とゲート電極１６４との間の窒化物半導体層１６１上には、第２の窒化珪素膜１７０が形成される。第２の窒化珪素膜１７０は窒化物半導体層１６１の表面に接して形成されている。第２の窒化珪素膜１７０は、ゲート電極１６４とソース電極１６６、ゲート電極１６４とドレイン電極１６８との間の窒化物半導体層１６１の表面を保護する表面保護膜（またはパッシベーション膜）として機能する。
ゲート電極１６４は、第２の窒化珪素膜１７０上でドレイン電極１６８側に伸長している。ゲート電極１６４のドレイン電極１６８側に伸長している部分が、いわゆるゲートフィールドプレートとして機能する。なお、ゲート電極１６４のドレイン電極１６８側に伸長している部分、すなわち、ゲート電極１６４のドレイン電極１６８側下端から、ドレイン電極１６８側に伸長している部分の長さ（図中ｄ）は、１μｍ以上である。
ゲートフィールドプレートは、ゲート電極１６４とドレイン電極１６８間のドレイン領域での電界を緩和し、電流コラプスを抑制する機能を備える。同様の機能を果たす構造として、ソース電極１６６をドレイン電極１６８側に伸長させるソースフィールドプレート（以下ＳＦＰとも記述）がある。
図５は、ＧＦＰとＳＦＰの寄生容量を示す図である。ＧＦＰとＳＦＰとで、ソース−ドレイン間容量（Ｃｄｓ）、ソース−ゲート間容量（Ｃｇｓ）、ドレイン−ゲート間容量（Ｃｇｄ）を比較した図である。容量シミュレーションの結果を示す。図中実線がＧＦＰ、点線がＳＦＰである。
図５から明らかなように、ＧＦＰの場合、ＳＦＰと比較してドレイン−ゲート間容量（Ｃｇｄ）が大きくなるが、ソース−ドレイン間容量（Ｃｄｓ）とソース−ゲート間容量（Ｃｇｓ）は小さくなることが分かる。
一般に、動作速度の低下や損失の増大を避ける観点からトランジスタの寄生容量は小さい方が望ましい。特に、ドレイン−ゲート間容量（Ｃｇｄ）容量は寄生発振やスイッチング速度への影響が大きいため、小さいことが望ましい。
もっとも、本実施形態の半導体装置は、図１の回路図に示すように、ノーマリーオントランジスタ２０の第２のゲート２３が、ノーマリーオフトランジスタ１０の第１のソース１１に接続される。ノーマリーオントランジスタ２０の第２のソース２１の電圧を持ち上げることでトランジスタ動作を行うため、第２のゲート２３の充放電を動作中は直接行っていない。したがって、ドレイン−ゲート間容量（Ｃｇｄ）の動作に対する影響を排除することが可能である。
したがって、本実施形態の半導体装置、すなわち、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０をカスコード接続する構成では、ソース−ドレイン間容量（Ｃｄｓ）とソース−ゲート間容量（Ｃｇｓ）が小さくなるＧＦＰが、ＳＦＰよりもコラプス低減を実現する構造として望ましい。
本実施形態によれば、第１の実施形態同様の信頼性向上効果に加え、ＧＦＰによりデバイス特性に対する寄生容量の影響を抑えて電流コラプスを抑制することが可能になる。したがって、さらに信頼性の向上した半導体装置が実現される。
なお、ＧＦＰについて、ゲート電極自体がドレイン側に伸長する構造を例に説明したが、例えば、ゲート電極と同電位のＧＦＰ電極を、ゲート電極の上層等に、ゲート電極と別途設ける構成であってもかまわない。
（第５の実施形態）
本実施形態の半導体装置は、第１のソースに接続される第３のアノードと、第１のドレインおよび第２のソースに接続される第３のカソードを有し、順方向降下電圧が、ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低く、第１のカソードおよび第２のカソードと、第１のソースとの間に、ツェナーダイオードと並列に設けられるショットキーバリアダイオードを、さらに備える点で第２の実施形態の半導体装置と異なる。以下、第１および第２の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード３０が設けられる。さらに、ツェナーダイオード３０と並列にショットキーバリアダイオード６０が設けられる。
ショットキーバリアダイオード６０は、第３のアノード６１と第３のカソード６２とを備える。そして、第３のアノード６１は第１のソース１１に接続される。また、第３のカソード６２は、第１のドレイン１２および第２のソース２１に接続される。
ショットキーバリアダイオード６０の順方向降下電圧（Ｖｆ）は、ノーマリーオフトランジスタの寄生ボディダイオード（図示せず）の順方向降下電圧（Ｖｆ）よりも低い。そして、ショットキーバリアダイオード６０は、第１のドレイン１２および第２のソース２１と、第１のソース１１との間に、ツェナーダイオード３０と並列に設けられる。
ショットキーバリアダイオード６０を設けない場合には、ソース端子１００がドレイン端子２００に対し正の電圧となる還流モード時に、電流はノーマリーオフトランジスタ１０の寄生ボディダイオードを流れる。本実施形態では、ノーマリーオフトランジスタ１０の寄生ボディダイオードの順方向降下電圧（Ｖｆ）よりも低い順方向降下電圧（Ｖｆ）を有するショットキーバリアダイオード６０を設ける。これにより、還流モード時に電流はショットキーバリアダイオード６０を流れる。
ショットキーバリアダイオードは、ＰｉＮダイオードと異なり多数キャリアのみを用いて動作する。したがって、ＰｉＮダイオードと比較してリカバリー特性に優れる。よって、本実施形態では、第１および第２の実施形態の効果に加え、還流モード時のリカバリー特性を向上させることが可能となる。よって、信頼性およびリカバリー特性に優れた半導体装置を実現できる。耐圧の大半はノーマリーオントランジスタ２０が担うためショットキーバリアダイオード６０は低耐圧の品種を選ぶことができる。これにより、低耐圧品種と同様のＶｆ特性・リカバリー特性を備えつつ高耐圧のボディダイオード動作を達成できる。
また、順方向降下電圧（Ｖｆ）が小さいため、還流モード時の導通損失やスイッチング損失も低減することが可能である。また、ショットキーバリアダイオード６０の寄生容量により、接続部での過電圧の印加が抑制される。また、ショットキーバリアダイオード６０のリーク電流によって、接続部から電荷を逃すことできるため、接続部の過電圧の印加が抑制される。したがって、さらに信頼性の向上した半導体装置が実現される。
なお、ショットキーバリアダイオードは、アバランシェ保証がないため、ショットキーバリアダイオード６０の耐圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも高いことが望ましい。
（第６の実施形態）
本実施形態の半導体装置は、基板、ソースのリード線、ドレインのリード線、ゲートのリード線をさらに備える。そして、基板上に、ノーマリーオフトランジスタ、ノーマリーオントランジスタ、ツェナーダイオード、ショットキーバリアダイオードが実装される。そして、ソースのリード線側からドレインのリード線側に向けて、ショットキーバリアダイオード、ツェナーダイオード、ノーマリーオントランジスタの順に配置される。また、ソースのリード線側からドレインのリード線側に向けて、ノーマリーオフトランジスタ、ノーマリーオントランジスタの順に配置される。そして、ソースのリード線と、第３のアノードおよび第１のソースが接続され、ドレインのリード線と、第２のドレインが接続される。
本実施形態は、第５の実施形態の回路構成をパワーモジュールとして具体化した形態である。以下、第５の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の上面模式図である。
本実施形態の半導体装置は、基板９０、ソースのリード線９１、ドレインのリード線９２、ゲートのリード線９３、を備える。ソースのリード線９１がソース端子１００、ドレインのリード線９２がドレイン端子２００、ゲートのリード線９３がゲート端子３００に対応する。
基板９０の少なくとも表面には、例えば、金属の導電体９５が存在する。基板９０上に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード３０、ショットキーバリアダイオード６０が実装される。ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード３０、ショットキーバリアダイオード６０は、例えば、半導体チップであり、例えば、導電性ペーストやハンダにより基板の導電体９５上に実装される。
そして、ソースのリード線９１側からドレインのリード線９２側に向けて、ショットキーバリアダイオード６０、ツェナーダイオード３０、ノーマリーオントランジスタ２０の順に配置される。また、基板９０のソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。
そして、ソースのリード線９１と、第３のアノード６１および第１のソース１１が接続され、ドレインのリード線９２と、第２のドレイン２２が接続される。各接続は、例えば、ワイヤボンディングにより行われる。ワイヤボンディングには、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の材料が用いられる。
本実施形態によれば、ソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。これにより、半導体装置のオン電流が流れる経路を短くすることができる。この配置によりオン電流の経路の寄生インダクタンスが極力排除され、導通損失が低減される。
また、ソースのリード線９１側からドレインのリード線９２側に向けて、ショットキーバリアダイオード６０、ノーマリーオントランジスタ２０の順に配置することにより、還流モード時にソースのリード線９１→ショットキーバリアダイオード６０→ノーマリーオントランジスタ２０→ドレインのリード線９２の経路で流れる電流の経路を短くすることができる。したがって、還流モード時の導通損失を低減することが可能となる。
また、ショットキーバリアダイオードはリーク電流の温度依存性が大きい。そして、本実施形態の半導体装置における最大の発熱源はＧａＮ系ＨＥＭＴのノーマリーオントランジスタ２０である。したがって、ショットキーバリアダイオード６０とノーマリーオントランジスタ２０の間に、ツェナーダイオード３０を置く配置により、ショットキーバリアダイオード６０とノーマリーオントランジスタ２０の距離を離すことができる。したがって、ショットキーバリアダイオード６０の特性変動を抑制することが可能となる。
また、接続部の過電圧を抑制するツェナーダイオード３０は、ノーマリーオフトランジスタ１０に隣接して設けられ、第１のソース１１と第１のアノード３１とを直接ボンディングする。これにより、接続部から電荷を逃がす経路が短くなり、効率良く過電圧の印加を抑制できる。
以上、本実施形態によれば、第５の実施形態の効果に加え、各デバイスを適切に配置、接続することにより、特性に優れた半導体装置を実現できる。
（第７の実施形態）
本実施形態の半導体装置は、ソース端子と、ドレイン端子と、ゲート端子と、放電端子と、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ソース端子に接続される第２のゲートを有するノーマリーオントランジスタと、放電端子に接続される第１のアノードと、第１のドレインおよび第２のソースに接続される第１のカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを備える。
図８は、本実施形態の半導体装置の回路図である。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続されてパワーモジュールを構成する点については、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００と、放電端子４００とを備える。そして、ノーマリーオントランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。
さらに、ツェナー電圧がノーマリーオントランジスタ２０の第２のソースと第２のゲート間の耐圧よりも低いツェナーダイオード７０を備える。また、ツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低い。
ツェナーダイオード７０は、第１のアノード７１と第１のカソード７２を有する。第１のアノード７１は、放電端子４００に接続される。第１のカソード７２は、第１のドレイン１２および第２のソース２１に接続される。
また、放電端子４００には、ダイオード８０を介して、電源５００が接続される。第２のダイオード８０は、第２のアノード８１と第２のカソード８２を有する。第２のダイオード８０は、例えば、ＰｉＮダイオードである。電源５００は、例えば、カスコード接続されるノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を制御する制御回路の電源である。
第２のダイオード８０の第２のアノード８１は放電端子４００に接続される。また、第２のカソード８２は電源５００に接続される。ダイオード８０は、接続部に電源５００側から電流が流れ込むことを抑制する。
本実施形態によれば、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード７０に逃がされ、放電端子４００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。また、過電圧により接続部に生じた電荷を、電源５００に入れて回生することにより、半導体装置のシステム全体の省エネルギー化が実現される。
なお、ツェナー電圧は、電源５００の電圧と接続部に許容される電圧の値によって最適化されることが望ましい。例えば、電源５００の電圧が５Ｖであり、接続部に許容される電圧が２０Ｖである場合には、ツェナー電圧を１５Ｖ程度に調整すればよい。
（第８の実施形態）
本実施形態の半導体装置は、基板、ソースのリード線、ドレインのリード線、ゲートのリード線、ゲートのリード線に隣接する放電用のリード線を備える。そして、基板上に、ノーマリーオフトランジスタ、ノーマリーオントランジスタ、ツェナーダイオードが実装される。そして、ソースのリード線に第１のソースが接続され、ドレインのリード線に第２のドレインが接続され、ゲートのリード線に第１のゲートが接続され、放電用のリード線に第１のアノードが接続される。
本実施形態は、第７の実施形態の回路構成を、デバイスを実装したパワーモジュールとして具体化した形態である。以下、第７の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の上面模式図である。図９は、図８中の点線枠内のデバイスが実装された状態を示す。
ソースのリード線９１、ドレインのリード線９２、ゲートのリード線９３、ソースのリード線９１に隣接する放電用のリード線９４、基板９０を備える。そして、基板９０上に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード７０が実装され、ソースのリード線９１に第１のソース１１が接続され、ドレインのリード線９２に第２のドレイン２２が接続され、ゲートのリード線９３に第１のゲート１３が接続され、放電用のリード線９４に第１のアノード７１が接続される。
図１０は、本実施形態の半導体装置の外観図である。図９に示したパワーモジュールが１個の半導体パッケージに収められた状態を示す。
半導体パッケージは、樹脂等の封止部９９と、ソースのリード線９１、ドレインのリード線９２、ゲートのリード線９３、放電用のリード線９４で形成される。封止部９９内に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード７０が実装されている。
本実施形態は、放電用のリード線９４が、ソースのリード線９１が隣接する半導体パッケージである。本実施形態の半導体パッケージでは、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部の過電圧で生じた電荷を、回生したい場合は、放電用のリード線９４を図８に示すように電源５００に接続すればよい。一方、接続部の過電圧で生じた電荷を、第２の実施形態で示したように、ソース端子１００側に逃したい場合は、放電用のリード線９４を隣接するソースのリード線９１と短絡すればよい。
本実施形態によれば、用途に応じて適切な回路構成を容易に実現できる半導体パッケージを提供できる。
（第９の実施形態）
本実施形態の半導体装置は、ツェナーダイオードと放電端子との間に、第１のアノードに接続される第２のアノードと、放電端子に接続される第２のカソードを有するダイオードを、さらに備えること以外は、第７の実施形態と同様である。以下、第７の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、第７の実施形態と異なり、ダイオード８０が放電端子４００と、ツェナーダイオード７０との間に設けられる。例えば、図１１の点線枠内を１個の半導体パッケージとすることが出来る。
本実施形態によっても、第７の実施形態と同様の効果を得ることができる。さらに、逆流防止用のダイオード８０を、半導体パッケージ内に実装することで、よりコンパクトなシステムを実現することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
３０ ツェナーダイオード
３１ 第１のアノード
３２ 第１のカソード
４０ ダイオード
４１ 第２のアノード
４２ 第２のカソード
５０ コンデンサ
６０ ショットキーバリアダイオード
６１ 第３のアノード
６２ 第３のカソード
７０ ツェナーダイオード
７１ 第１のアノード
７２ 第１のカソード
８０ ダイオード
８１ 第２のアノード
８２ 第２のカソード
９０ 基板
９１ ソースのリード線
９２ ドレインのリード線
９３ ゲートのリード線
９４ 放電用のリード線
１００ ソース端子
２００ ドレイン端子
３００ ゲート端子

Claims (8)

  1. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、前記ソース端子に接続される第２のゲートを有するノーマリーオントランジスタと、
    前記第１のソースに接続される第１のアノードと、前記第１のドレインおよび前記第２のソースに接続される第１のカソードを有し、ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードと、
    前記第１のドレインおよび前記第２のソースと前記ツェナーダイオードとの間に設けられ、前記第１のドレインおよび前記第２のソースに接続される第２のアノードと、前記第１のカソードに接続される第２のカソードを有するダイオードと、
    前記第１のカソードおよび前記第２のカソードと、前記第１のソースとの間に、前記ツェナーダイオードと並列に設けられるコンデンサと、を備え、
    前記ノーマリーオフトランジスタのオフ時の前記第１のソースと前記第１のドレイン間の耐圧が、前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低いことを特徴とする半導体装置。
  2. 前記ノーマリーオントランジスタは、ＧａＮ系のＨＥＭＴであることを特徴とする請求項１記載の半導体装置。
  3. 前記ノーマリーオントランジスタは、ゲートフィールドプレートを有することを特徴とする請求項２記載の半導体装置。
  4. 前記ノーマリーオフトランジスタは、Ｓｉの縦型ＭＯＳＦＥＴであることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、前記ソース端子に接続される第２のゲートを有するノーマリーオントランジスタと、
    放電端子に接続される第１のアノードと、前記第１のドレインおよび前記第２のソースに接続される第１のカソードを有し、ツェナー電圧が前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低く、前記ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを備えることを特徴とする半導体装置。
  6. 前記ツェナーダイオードと前記放電端子との間に、前記第１のアノードに接続される第２のアノードと、前記放電端子に接続される第２のカソードを有するダイオードを、さらに備えることを特徴とする請求項５記載の半導体装置
  7. 前記放電端子は、電源に接続されることを特徴とする請求項５または請求項６記載の半導体装置。
  8. 基板、ソースのリード線、ドレインのリード線、ゲートのリード線、前記ソースのリード線に隣接する放電用のリード線をさらに備え、
    前記基板上に、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタ、前記ツェナーダイオードが実装され、
    前記ソースのリード線に前記第１のソースが接続され、
    前記ドレインのリード線に前記第２のドレインが接続され、
    前記ゲートのリード線に前記第１のゲートが接続され、
    前記放電用のリード線に前記第１のアノードが接続されることを特徴とする請求項５記載の半導体装置。

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