JP6991776B2 - 半導体装置 - Google Patents

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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/481—Disposition
    • H01L2224/4811—Connecting to a bonding area of the semiconductor or solid-state body located at the far end of the body with respect to the bonding area outside the semiconductor or solid-state body
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Description

本発明は、半導体装置に関する。
いわゆるノーマリーオフのトランジスタとノーマリーオンのトランジスタとを備えた半導体装置が、提案されている。図２１は、従来の半導体装置の一例を示している（特許文献１）。図示された半導体装置Ｘは、トランジスタ９１とトランジスタ９２とを備えている。トランジスタ９１は、ノーマリーオフのトランジスタであり、トランジスタ９２は、ノーマリーオンのトランジスタである。トランジスタ９１およびトランジスタ９２は、カスコード接続されている。トランジスタ９１のドレイン電極は、アイランド９５およびワイヤを介してトランジスタ９２のソース電極に接続されている。トランジスタ９１のゲート電極は、ワイヤによってゲート端子９４Ｇに接続されている。トランジスタ９１のソース電極は、ワイヤによってソース端子９４Ｓに接続されている。また、トランジスタ９２のドレイン電極は、ワイヤによってドレイン端子９４Ｄに接続されている。トランジスタ９２のゲート電極は、電流抑制部９３を介してソース端子９４Ｓに接続されている。
半導体装置Ｘにおいては、トランジスタ９１およびトランジスタ９２の側方にソース端子９４Ｓが配置されている。このため、トランジスタ９１およびトランジスタ９２を配置するために必要な領域に加えて、ソース端子９４Ｓを配置するための領域をさらに確保する必要がある。これにより、半導体装置Ｘの小型化が阻害されるという問題があった。
特開２０１３－４５９７９号公報
本発明は、上記した事情のもとで考え出されたものであって、小型化を図ることが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、第１ソース電極、第１ドレイン電極および第１ゲート電極を有する、ノーマリーオフである第１トランジスタと、第２ソース電極、第２ドレイン電極および第２ゲート電極を有する、ノーマリーオンである第２トランジスタと、前記第１ソース電極に接続されたソース端子と、前記第１ゲート電極に接続されたゲート端子と、前記第２ドレイン電極に接続されたドレイン端子と、前記第１ソース電極に接続され且つ前記第１ソース電極と前記ソース端子との導通経路を構成する、ソースワイヤと、前記第１ゲート電極に接続され且つ前記第１ゲート電極と前記ゲート端子との導通経路を構成する、ゲートワイヤと、前記第２ドレイン電極に接続され且つ前記第２ドレイン電極と前記ドレイン端子との導通経路を構成する、ドレインワイヤと前記第１トランジスタおよび前記第２トランジスタの少なくとも一方が直接接合されることにより、前記第１トランジスタおよび前記第２トランジスタを支持する支持部と、を備えた半導体装置であって、前記支持部は、各々が第１方向に平行であり且つ前記第１方向に対して直角である第２方向に離れた一対の第１支持部端縁と、当該一対の第１支持部端縁の両端を繋ぐ一対の第２支持部端縁と、を有し、前記ソースワイヤ、前記ゲートワイヤおよび前記ドレインワイヤは、平面視において前記一対の第２支持部端縁の少なくともいずれかと交差することを特徴としている。
本発明の好ましい実施の形態においては、前記第１トランジスタおよび前記第２トランジスタは、前記支持部にそれぞれ直接接合されている。
本発明の好ましい実施の形態においては、前記第２トランジスタは、前記支持部に直接接合されており、前記第１トランジスタは、前記第２トランジスタを介して前記支持部に支持されている。
本発明の好ましい実施の形態においては、前記第１トランジスタおよび前記第２トランジスタの端縁は、各々が前記第１方向に平行であり且つ前記第２方向における距離が最も大の組合せである一対の第１素子端縁を含み、前記ソースワイヤ、前記ゲートワイヤおよび前記ドレインワイヤは、前記第２方向における前記一対の第１素子端縁の間において、前記第１トランジスタおよび前記第２トランジスタの端縁と交差する。
本発明の好ましい実施の形態においては、前記第１ソース電極および前記第１ゲート電極と第１ドレイン電極とは、互いに反対側を向く。
本発明の好ましい実施の形態においては、前記第２ソース電極、前記第２ドレイン電極および前記第２ゲート電極は、いずれも同じ側を向く。
本発明の好ましい実施の形態においては、前記第２トランジスタは、ＩＩＩ族窒化物半導体を含む層を有する。
本発明の好ましい実施の形態においては、前記ソースワイヤは、一端が前記第１ソース電極に直接接合され、他端が前記ソース端子に直接接合され、前記ゲートワイヤは、一端が前記第１ゲート電極に直接接合され、他端が前記ゲート端子に直接接合され、前記ドレインワイヤは、一端が前記第２ドレイン電極に直接接合され、他端が前記ドレイン端子に直接接合されている。
本発明の好ましい実施の形態においては、金属からなるアイランド部と、当該アイランド部に積層された絶縁層と、当該絶縁層に積層された前記支持部としての金属層と、を備える。
本発明の好ましい実施の形態においては、前記ソース端子、前記ドレイン端子および前記ソース端子が、前記支持部に対して前記第１方向一方側に位置する。
本発明の好ましい実施の形態においては、前記ソース端子、前記ドレイン端子および前記ソース端子が、前記支持部に対して前記第１方向の両側に位置する。
本発明の好ましい実施の形態においては、複数の前記ドレイン端子を備える。
本発明の好ましい実施の形態においては、複数の前記ソース端子を備える。
本発明の好ましい実施の形態においては、１つのみの前記ソース端子および１つのみの前記ドレイン端子を備える。
本発明の好ましい実施の形態においては、前記第２ゲート電極に導通する副ゲート端子をさらに備える。
本発明の好ましい実施の形態においては、前記副ゲート端子に導通する別体の抵抗素子を備える。
本発明の好ましい実施の形態においては、前記第２トランジスタが、前記副ゲート端子に導通する抵抗素子を内蔵する。
本発明によれば、半導体装置の小型化を図ることができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に係る半導体装置を示す平面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 図１のＩＩＩ－ＩＩＩ線に沿う断面図である。 図１のＩＶ－ＩＶ線に沿う断面図である。 本発明の第１実施形態に係る半導体装置を示す回路図である。 本発明の第２実施形態に係る半導体装置を示す平面図である。 本発明の第２実施形態に係る半導体装置を示す回路図である。 本発明の第３実施形態に係る半導体装置を示す平面図である。 本発明の第３実施形態に係る半導体装置を示す回路図である。 本発明の第４実施形態に係る半導体装置を示す平面図である。 図１０のＸＩ－ＸＩ線に沿う断面図である。 図１０のＸＩＩ－ＸＩＩ線に沿う断面図である。 本発明の第４実施形態に係る半導体装置を示す回路図である。 本発明の第５実施形態に係る半導体装置を示す平面図である。 図１４のＸＶ－ＸＶ線に沿う断面図である。 本発明の第５実施形態に係る半導体装置を示す回路図である。 本発明の第６実施形態に係る半導体装置を示す平面図である。 本発明の第６実施形態に係る半導体装置を示す回路図である。 本発明の第７実施形態に係る半導体装置を示す平面図である。 本発明の第７実施形態に係る半導体装置を示す回路図である。 従来の半導体装置の一例を示す平面図である。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
＜第１実施形態＞
図１～図５は、本発明の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、第１トランジスタ１、第２トランジスタ２、リードフレーム３、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓ，複数のワイヤ４２Ｓおよび封止樹脂６を備えている。
図１は、半導体装置Ａ１を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿う断面図である。図４は、図１のＩＶ－ＩＶ線に沿う断面図である。図５は、半導体装置Ａ１を示す回路図である。なお、図１～図４においては、ｘ方向が本発明の第２方向に相当し、ｙ方向が本発明の第１方向に相当する。また、ｚ方向視が、平面視に相当する。また、図１においては、理解の便宜上、封止樹脂６を想像線で示しており、他の実施形態の平面図においても同様である。
第１トランジスタ１は、ノーマリーオフのトランジスタであり、素子本体１０、第１ソース電極１１Ｓ、第１ドレイン電極１１Ｄおよび第１ゲート電極１１Ｇを備えている。素子本体１０は、第１トランジスタ１の大部分を占める部位であり、たとえばＳｉからなる。素子本体２０には、添加元素が適宜ドーピングされ、ｎ型部分およびｐ型部分が適宜配置されている。第１ソース電極１１Ｓおよび第１ゲート電極１１Ｇは、素子本体２０の上面（表面）に形成されている。第１ドレイン電極１１Ｄは、素子本体２０の下面（裏面）に形成されている。
第１ソース電極１１Ｓ、第１ドレイン電極１１Ｄおよび第１ゲート電極１１Ｇは、金属からなり、たとえばめっきによって形成される。ワイヤのボンディングやはんだ接合を好適に行う観点から、第１ソース電極１１Ｓ、第１ドレイン電極１１Ｄおよび第１ゲート電極１１Ｇの表層は、Ａｕによって構成されていることが好ましい。また、第１ソース電極１１Ｓ、第１ドレイン電極１１Ｄおよび第１ゲート電極１１Ｇのうち表層に覆われる部分は、たとえばＣｕ、Ｎｉ等の金属からなる。
本実施形態においては、ｚ方向視において、第１ソース電極１１Ｓは、第１ゲート電極１１Ｇよりも大きい。第１ソース電極１１Ｓは、平面視において凹部を有する略コの字状である。第１ゲート電極１１Ｇは、第１ソース電極１１Ｓの凹部に収容されている。第１ドレイン電極１１Ｄは、素子本体１０の裏面の略全面を覆っている。
第２トランジスタ２は、ノーマリーオンのトランジスタであり、素子本体２０、第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇを備えている。本実施形態の第２トランジスタ２は、図４に示す具体的構造とされている。すなわち、素子本体２０は、Ｓｉ層２０１、バッファ層２０２、ＧａＮ層２０３およびＡｌＧａＮ層２０４が積層されたものである。また、本実施形態においては、図１に示すように、第２トランジスタ２の平面視寸法が、第１トランジスタ１の平面視寸法よりも大きい。また、図３に示すように、第２トランジスタ２のｚ方向厚さが、第１トランジスタ１のｚ方向厚さよりも厚い。
Ｓｉ層２０１は、たとえばＳｉ単結晶基板を用いて形成されている。バッファ層２０２は、たとえばＡｌＮ層およびＡｌＧａＮ層が積層された層である。ＧａＮ層２０３は、たとえば不純物が意図的に添加されていないアンドープＧａＮ層として構成されている。ただし、ＧａＮ層２０３は、所定の不純物が意図的にドープされた層であってもよい。ＡｌＧａＮ層２０４は、たとえば不純物が意図的に添加されていないアンドープＡｌＧａＮ層として構成されている。ただし、ＡｌＧａＮ層２０４は、所定の不純物が意図的にドープされた層であってもよい。本実施形態においては、バッファ層２０２、ＧａＮ層２０３およびＡｌＧａＮ層２０４が、ＩＩＩ族窒化物半導体を含んでいる。
第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇは、ＡｌＧａＮ層２０４に導通している。また、ＡｌＧａＮ層２０４は、うち第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇとの導通に必要な箇所を除いて、絶縁層２０５によって覆われている。なお、図４における第２ゲート配線２１０Ｇは、図４に示された箇所から第２ゲート電極２１Ｇへと延びる配線部分であり、絶縁層２０５によって覆われている。
図１に示すように、本実施形態においては、第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇは、素子本体２０の上面（表面）に形成されている。図示された例においては、第２ソース電極２１Ｓおよび第２ドレイン電極２１Ｄがｙ方向を長手方向とする細長状であり、第２ゲート電極２１Ｇが第２ソース電極２１Ｓおよび第２ドレイン電極２１Ｄよりも小さい矩形状である。第２ソース電極２１Ｓおよび第２ゲート電極２１Ｇと第２ドレイン電極２１Ｄとは、ｘ方向において互いに離間して配置されている。第２ソース電極２１Ｓと第２ゲート電極２１Ｇとは、ｙ方向に並んで配置されている。
第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇは、金属からなり、たとえばめっきによって形成される。ワイヤのボンディングやはんだ接合を好適に行う観点から、第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇの表層は、Ａｕによって構成されていることが好ましい。また、第２ソース電極２１Ｓ、第２ドレイン電極２１Ｄおよび第２ゲート電極２１Ｇのうち表層に覆われる部分は、たとえばＣｕ、Ｎｉ等の金属からなる。
リードフレーム３は、第１トランジスタ１および第２トランジスタ２を支持するとともに、第１トランジスタ１および第２トランジスタ２と外部との導通経路を構成するものである。本実施形態においては、リードフレーム３は、アイランド部３０、ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓを有する。リードフレーム３は、たとえば、Ｃｕ，Ｎｉ等の金属からなる金属板材料を用いて打ち抜き加工や折り曲げ加工等を施すことによって形成される。
アイランド部３０は、ｚ方向視において第１トランジスタ１および第２トランジスタ２の双方と重なっており、第１トランジスタ１および第２トランジスタ２を支持するものである。アイランド部３０の形状や大きさは特に限定されない。本実施形態においては、アイランド部３０は、ｚ方向視矩形状であり、ｚ方向視寸法が第１トランジスタ１および第２トランジスタ２のｚ方向視寸法を合計した大きさよりも大きい。アイランド部３０は、ｚ方向において互いに反対側を向く、表面３０１および裏面３０２を有する。
また、本実施形態においては、アイランド部３０の表面３０１に金属層３２が設けられている。金属層３２は、たとえばＡｌ，Ｃｕ，Ｎｉ等から適宜選択される金属または合金からなる層である。図示された例においては、金属層３２は、絶縁層３３を介してアイランド部３０に固定されている。また、金属層３２のｚ方向視寸法は、アイランド部３０のｚ方向視寸法よりも小さい。金属層３２の形成手法は特に限定されず、メッキ等による手法によって絶縁層３３上に形成してもよいし、予め形成しておいた金属層３２を絶縁層３３によってアイランド部３０に接合してもよい。本実施形態においては、第１トランジスタ１および第２トランジスタ２の双方が接合層１９および接合層２９によって金属層３２に直接接合されている。金属層３２は、本発明における支持部に相当する。なお、第２トランジスタ２は、第２ドレイン電極２１Ｄが接合層２９によって金属層３２に接合されている。このため、接合層２９は、導電性を有する。なお、本実施形態とは異なり、アイランド部３０に第１トランジスタ１および第２トランジスタ２の少なくとも一方を直接接合することにより、第１トランジスタ１および第２トランジスタ２をアイランド部３０によって支持してもよい。この場合、アイランド部３０が本発明の支持部に相当する。
本実施形態においては、図１に示すように、第１トランジスタ１と第２トランジスタ２とがｘ方向に離間して配置されている。また、図示された例においては、第１トランジスタ１および第２トランジスタ２は、互いのｙ方向図中下端が、略一致するように配置されている。
金属層３２は、端縁３２０を有する。端縁３２０は、金属層３２のｚ方向視における全周にわたる端縁である。本実施形態においては、端縁３２０は、一対の第１支持部端縁３２１および一対の第２支持部端縁３２２を含む。一対の第１支持部端縁３２１は、各々がｙ方向に平行であり、ｘ方向に離れて配置されている。一対の第２支持部端縁３２２は、一対の第１支持部端縁３２１の両端同士をそれぞれ繋ぐ部分である。本実施形態においては、金属層３２がｚ方向視において矩形状である。このため、一対の第２支持部端縁３２２は、各々がｘ方向に平行である。
また、第１トランジスタ１は、端縁１２０を有し、第２トランジスタ２は、端縁２２０を有する。端縁１２０は、第１トランジスタ１のｚ方向視における全周にわたる端縁である。本実施形態においては、端縁１２０が第１素子端縁１２１を含み、端縁２２０が第１素子端縁２２１を含む。第１素子端縁１２１及び第１素子端縁２２１は、端縁１２０および端縁２２０のうち、各々がｙ方向に平行な部分であって、ｘ方向における距離が最も大きくなる組合せの部分である。言い換えると、端縁１２０および端縁２２０のうち第１素子端縁１２１および第１素子端縁２２１以外の部分は、ｘ方向において第１素子端縁１２１と第１素子端縁２２１との間に存在する。
ソース端子３１Ｓおよびドレイン端子３１Ｄは、半導体装置Ａ１の主電流が入出力される端子である。ゲート端子３１Ｇは、半導体装置Ａ１の制御電圧が印加される端子である。副ゲート端子３１Ｇｓは、半導体装置Ａ１の補助的な制御に用いられる端子であり、たとえば半導体装置Ａ１、特に第２トランジスタ２の特性を調整するための抵抗素子が接続される端子である。
ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓは、各々がｙ方向に延びる棒状あるいは帯状である。ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓは、図２に示すように、適宜折り曲げられていてもよい。ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓは、金属層３２に対してｙ方向一方側に位置している。
また、本実施形態においては、図１に示すように、ｘ方向においてゲート端子３１Ｇ、ソース端子３１Ｓ、副ゲート端子３１Ｇｓおよびドレイン端子３１Ｄの順で配置されている。また、ドレイン端子３１Ｄの中心と副ゲート端子３１Ｇｓの中心との距離である距離Ｄ１は、副ゲート端子３１Ｇｓの中心とソース端子３１Ｓの中心との距離である距離Ｄ２やソース端子３１Ｓの中心とゲート端子３１Ｇの中心との距離である距離Ｄ３よりも大きい。距離Ｄ２と距離Ｄ３は、略同じである。
本実施形態においては、ソース端子３１Ｓが拡幅部３１１Ｓを有しており、ドレイン端子３１Ｄが拡幅部３１１Ｄを有している。拡幅部３１１Ｓは、ソース端子３１Ｓのうち金属層３２側の端部であり、ｘ方向寸法が部分的に大きな部分である。拡幅部３１１Ｄは、ドレイン端子３１Ｄのうち金属層３２側の端部であり、ｘ方向寸法が部分的に大きな部分である。
複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよび複数のワイヤ４２Ｓは、第１トランジスタ１および第２トランジスタ２を適切に機能させるための導通経路を構成するものである。複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよび複数のワイヤ４２Ｓは、Ａｕ、アルミ、Ｃｕ等の金属からなる。以下の説明においては、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよび複数のワイヤ４２Ｓは、がＡｕからなる場合を例に説明するが、それぞれの本数はそれぞれの材質によって増減しうる。
複数のソースワイヤ４１Ｓは、各々の一端が第１トランジスタ１の第１ソース電極１１Ｓに接続されており、他端がソース端子３１Ｓの拡幅部３１１Ｓに接続されている。本実施形態においては、複数のソースワイヤ４１Ｓの一端は、ｘ方向に並んだ状態で第１ソース電極１１Ｓに接続されている。また、複数のソースワイヤ４１Ｓの他端は、ｘ方向に並んだ状態で拡幅部３１１Ｓに接続されている。
ゲートワイヤ４１Ｇは、一端が第１トランジスタ１の第１ゲート電極１１Ｇに接続されており、他端がゲート端子３１Ｇに接続されている。
複数のドレインワイヤ４１Ｄは、各々の一端が第２トランジスタ２の第２ドレイン電極２１Ｄに接続されており、他端がドレイン端子３１Ｄの拡幅部３１１Ｄに接続されている。本実施形態においては、複数のドレインワイヤ４１Ｄの一端は、ｙ方向に並んだ状態で第２ドレイン電極２１Ｄに接続されている。また、複数のドレインワイヤ４１Ｄの他端は、ｘ方向に並んだ状態で拡幅部３１１Ｄに接続されている。
ワイヤ４１Ｇｓは、一端が第２トランジスタ２の第２ゲート電極２１Ｇに接続されており、他端がワイヤ４１Ｇｓに接続されている。
複数のワイヤ４２Ｓは、各々の一端が第２トランジスタ２の第２ソース電極２１Ｓに接続されており、他端が金属層３２に接続されている。これにより、第１トランジスタ１の第１ドレイン電極１１Ｄと第２トランジスタ２の第２ソース電極２１Ｓとは、接合層１９、金属層３２及び複数のワイヤ４２Ｓを介して導通している。
図１に示すように、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇおよび複数のドレインワイヤ４１Ｄは、すべてが金属層３２の一方の第２支持部端縁３２２と交差している。また、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇおよび複数のドレインワイヤ４１Ｄは、すべてがｘ方向における第１素子端縁１２１と第１素子端縁２２１との間において、端縁１２０および端縁２２０のいずれかと交差している。
図５は、半導体装置Ａ１を示す回路図である。上述した第１トランジスタ１、第２トランジスタ２、アイランド部３０、ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇ、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよびワイヤ４２Ｓによって、半導体装置Ａ１には、図５の回路が構成されている。すなわち、半導体装置Ａ１においては、ノーマリーオフの第１トランジスタ１とノーマリーオンの第２トランジスタ２とがカスコード接続されている。
封止樹脂６は、第１トランジスタ１、第２トランジスタ２、リードフレーム３の一部、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよびワイヤ４２Ｓを保護するためのものであり、たとえばエポキシ樹脂等の絶縁樹脂からなる。封止樹脂６は、表面６１、裏面６２、一対の側面６３および一対の端面６４を有する。
表面６１は、アイランド部３０の表面３０１と同じ側を向く面である。裏面６２は、アイランド部３０の裏面３０２と同じ側を向く面である。第１トランジスタ１、第２トランジスタ２、リードフレーム３の一部、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓおよびワイヤ４２Ｓは、いずれもが表面６１よりもｚ方向内方に位置する。一方、本実施形態においては、アイランド部３０の裏面３０２が封止樹脂６の裏面６２から露出している。
一対の側面６３は、ｘ方向において互いに反対側を向く面である。一対の側面６３は、リードフレーム３よりもｘ方向外方に位置している。一対の端面６４は、ｙ方向において互いに反対側を向く面である。本実施形態においては、一方の側面６３から、ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓが突出している。
次に、半導体装置Ａ１の作用について説明する。
本実施形態によれば、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓは、すべてが金属層３２の第２支持部端縁３２２と交差する。第２支持部端縁３２２は、一対の第１支持部端縁３２１の端部同士を繋ぐ部分である。このため、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓと端縁３２０との全ての交差点は、ｘ方向において一対の第１支持部端縁３２１の間に位置する。このため、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓと接続されるソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓを、金属層３２に支持された第１トランジスタ１および第２トランジスタ２のｘ方向側方に配置する必要がない。このため、半導体装置Ａ１の小型化を図ることができる。
また、本実施形態においては、複数のソースワイヤ４１Ｓ、ゲートワイヤ４１Ｇ、複数のドレインワイヤ４１Ｄ、ワイヤ４１Ｇｓは、すべてが第１素子端縁１２１と第１素子端縁２２１との間において端縁１２０または端縁２２０と交差している。第１素子端縁１２１および第１素子端縁２２１は、一対の第１支持部端縁３２１よりもさらにｘ方向内側に位置している。したがって、半導体装置Ａ１の小型化をさらに促進させることができる。
金属層３２は、絶縁層３３を介してアイランド部３０に設けられており、アイランド部３０とは絶縁されている。このため、半導体装置Ａ１の動作時において、アイランド部３０は、いずれかの電位が印加される部分ではなく、電気的に中立である。したがって、アイランド部３０の裏面３０２が封止樹脂６の裏面６２から露出していても、意図しない導通等が生じるおそれがない。また、第１トランジスタ１および第２トランジスタ２から発生した熱を、アイランド部３０を介して放熱することができる。
ソース端子３１Ｓおよびドレイン端子３１Ｄから入出力される主電流の経路は、複数のソースワイヤ４１Ｓおよび複数のドレインワイヤ４１Ｄを含んで構成されている。このため、ソースワイヤ４１Ｓおよびドレインワイヤ４１ＤがＡｕからなる比較的細いワイヤであっても、主電流を適切に通電することができる。
ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓは、ｙ方向において一方側に配置されている。これにより、半導体装置Ａ１の小型化を促進することができる。
ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓは、第１トランジスタ１および第２トランジスタ２に対してｙ方向に隣接して配置されている。そして、ソース端子３１Ｓ、ドレイン端子３１Ｄ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓと、第１ソース電極１１Ｓ、第２ドレイン電極２１Ｄ、第１ゲート電極１１Ｇおよび第２ゲート電極２１Ｇとは、複数のソースワイヤ４１Ｓ、複数のドレインワイヤ４１Ｄ、ゲートワイヤ４１Ｇおよびワイヤ４１Ｇｓのみによってそれぞれ接続されている。このため、たとえば図２４に示す半導体装置Ｘにおけるトランジスタ９１からソース端子９４Ｓへの導通経路が、大きく屈曲した形状部分を有するのに対し、半導体装置Ａ１は、このような屈曲部分を排除することが可能である。これは、半導体装置Ａ１内部の低抵抗化や低インダクタンス化を図るのに好ましい。
図５に示すように、半導体装置Ａ１においては、第２トランジスタ２の第２ゲート電極２１Ｇのみに導通する副ゲート端子３１Ｇｓが設けられている。半導体装置Ａ１が回路基板等に実装されて使用される際に、副ゲート端子３１Ｇｓに抵抗素子（図示略）を接続することにより、半導体装置Ａ１における第２トランジスタ２の応答特性を調整することができる。
図６～図２０は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
＜第２実施形態＞
図６は、本発明の第２実施形態に係る半導体装置Ａ２を示す平面図であり、図７は、半導体装置Ａ２の回路図である。本実施形態においては、半導体装置Ａ１が抵抗素子５１を備えている。また、抵抗素子５１を備えることに対応して、金属層３２やワイヤの接続構成が上述した実施形態と異なっている。また、上述した実施形態の副ゲート端子３１Ｇｓおよびワイヤ４１Ｇｓは、備えられていない。なお、本実施形態においても、距離Ｄ１は、距離Ｄ３よりも大きい。
本実施形態においては、金属層３２は、主部３２５と一対の副部３２６とを有している。主部３２５は、第１トランジスタ１および第２トランジスタ２が接合された部分である。一対の副部３２６は、主部３２５と離間しており、抵抗素子５１が接合された部分である。図示された例においては、主部３２５が矩形状に切り欠かれた部分を有しており、一対の副部３２６が当該切り欠かれた部分に収容されている。
半導体装置Ａ２は、ワイヤ４２Ｇおよびワイヤ４５Ｓを備える。ワイヤ４２Ｇは、第２ゲート電極２１Ｇと一方の副部３２６とに接続されている。ワイヤ４５Ｓは、第１ソース電極１１Ｓと他方の副部３２６とに接続されている。このような構成により、半導体装置Ａ２においては、図５に示すように、ソース端子３１Ｓから第１ソース電極１１Ｓに通じる導通経路と、ソース端子３１Ｓから抵抗素子５１を介して第２ゲート電極２１Ｇに通じる導通経路とが形成されている。
また、図６に示すように、図示された例は、複数のソースワイヤ４１Ｓ、複数のドレインワイヤ４１Ｄおよびゲートワイヤ４１Ｇのすべてが一方の第２支持部端縁３２２と交差する。しかし、一部のドレインワイヤ４１Ｄが第１素子端縁２２１と交差しており、第１素子端縁１２１と第１素子端縁２２１との間で端縁１２０または端縁２２０と交差する構成ではない。
このような構成によっても半導体装置Ａ２の小型化を図ることができる。一部のドレインワイヤ４１Ｄが、第１素子端縁１２１と第１素子端縁２２１との間で端縁１２０または端縁２２０と交差する構成ではないものの、第２支持部端縁３２２と交差する構成であることにより、半導体装置Ａ２の小型化に寄与する。
半導体装置Ａ２は、抵抗素子５１を備えている。抵抗素子５１の抵抗値を適宜設定することにより、半導体装置Ａ２における第２トランジスタ２の応答特性を調節することが可能である。また、半導体装置Ａ２によれば、第２トランジスタ２の応答特性を調節するための抵抗素子を、外部に設ける必要がないという利点がある。
＜第３実施形態＞
図８は、本発明の第３実施形態に係る半導体装置Ａ３を示す平面図であり、図９は、半導体装置Ａ３の回路図である。本実施形態においては、図９に示すように、第２トランジスタ２が抵抗素子２５（図８においては図示略）を内蔵している。抵抗素子２５は、例えば、第２ゲート電極２１Ｇと素子本体２０のＡｌＧａＮ層２０４との導通経路に作り込まれている。また、半導体装置Ａ３は、ワイヤ４３Ｇを備えている。ワイヤ４３Ｇは、第２トランジスタ２の第２ゲート電極２１Ｇと第１トランジスタ１の第１ソース電極１１Ｓとに接続されている。
このような実施形態によっても、半導体装置Ａ３の小型化を図ることができる。また、図９から理解されるように、抵抗素子２５の抵抗値等を適宜設定することにより、第２トランジスタ２の応答特性を調節することが可能である。上述した実施形態における抵抗素子５１を備えることに代えて、第２トランジスタ２に抵抗素子２５を内蔵する構成とすることは、半導体装置Ａ３の小型化に好ましい。
＜第４実施形態＞
図１０は、本発明の第４実施形態に係る半導体装置Ａ４を示す平面図である。図１１は、図１０のＸＩ－ＸＩ線に沿う断面図であり、図１２は、図１０のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、半導体装置Ａ４の回路図である。
本実施形態においては、第１トランジスタ１が、第２トランジスタ２上に搭載されている。より具体的には、第１トランジスタ１の第１ドレイン電極１１Ｄが、接合層１９によって第２トランジスタ２の第２ソース電極２１Ｓに直接接合されている。第２トランジスタ２は、上述した実施形態と同様に、接合層２９によって金属層３２に直接接合されている。すなわち、本実施形態においては、第１トランジスタ１は、第２トランジスタ２を介して金属層３２に支持されている。
本実施形態においても、複数のソースワイヤ４１Ｓ、複数のドレインワイヤ４１Ｄおよびゲートワイヤ４１Ｇのすべてが一方の第２支持部端縁３２２と交差する。本実施形態においては、ｚ方向視において第１トランジスタ１が第２トランジスタ２の内方に位置するこのため、端縁１２０は、端縁２２０の内方に位置している。また、端縁２２０が、一対の第１素子端縁２２１を有している。そして、一部のドレインワイヤ４１Ｄが第１素子端縁２２１と交差しており、一対の第１素子端縁２２１の間で端縁１２０または端縁２２０と交差していない。
このような実施形態によっても、半導体装置Ａ４の小型化を図ることができる。特に、第２トランジスタ２を第１トランジスタ１に搭載していることにより、ｚ方向視において第１トランジスタ１および第２トランジスタ２の双方を並べて配置可能であるような大きさの領域は不要である。これは、小型化に好ましい。また、第１ドレイン電極１１Ｄと第２ソース電極２１Ｓとが、接合層１９によって直接接合されている。これは、第１ドレイン電極１１Ｄと第２ソース電極２１Ｓとの導通経路の低抵抗化や低インダクタンス化に好適である。
＜第５実施形態＞
図１４は、本発明の第５実施形態に係る半導体装置Ａ５を示す平面図である。図１５は、図１４のＸＶ－ＸＶ線に沿う断面図である。図１６は、半導体装置Ａ５の回路図である。
半導体装置Ａ５は、複数のソース端子３１Ｓおよび複数のドレイン端子３１Ｄを備えている。金属層３２に対して、複数のソース端子３１Ｓ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓがｙ方向一方側に配置されており、複数のドレイン端子３１Ｄがｙ方向他方側に配置されている。複数のソース端子３１Ｓ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓと複数のドレイン端子３１Ｄとは、封止樹脂６の一対の端面６４から突出していない。図示された例においては、複数のソース端子３１Ｓ、ゲート端子３１Ｇおよび副ゲート端子３１Ｇｓと複数のドレイン端子３１Ｄとは、一対の端面６４と面一の状態で露出しているが、一対の端面６４から露出しない構成であってもよい。
半導体装置Ａ５においては、第１トランジスタ１と第２トランジスタ２とがｙ方向に離間して配置されている。また、抵抗素子５１が第２トランジスタ２とともに、第１トランジスタ１に対してｙ方向一方側に配置されている。ワイヤ４２Ｇによって第２ゲート電極２１Ｇと一方の副部３２６とが接続されている。また、ワイヤ４１Ｇｓによって、他方の副部３２６と副ゲート端子３１Ｇｓとが接続されている。これにより、半導体装置Ａ５においては、図１６に示すように、第２ゲート電極２１Ｇと副ゲート端子３１Ｇｓとの導通経路に抵抗素子５１が含まれた回路構成となっている。
このような実施形態によっても、半導体装置Ａ５の小型化を図ることができる。また、複数のソース端子３１Ｓと複数のドレイン端子３１Ｄとを、ｙ方向において互いに反対側に配置することにより、半導体装置Ａ５が搭載される回路基板等において、ソース端子３１Ｓに導通する部分と、ドレイン端子３１Ｄに導通する部分とをより大きな面積とするのに適しており、大電流を流すのに好ましい。
＜第６実施形態＞
図１７は、本発明の第６実施形態に係る半導体装置Ａ６を示す平面図である。図１８は、半導体装置Ａ６の回路図である。本実施形態の半導体装置Ａ６においては、抵抗素子５１の電気的な配置が上述した半導体装置Ａ５と異なっている。
ワイヤ４２Ｇによって、第２ゲート電極２１Ｇと一方の副部３２６とが接続されている。また、ワイヤ４１Ｇｓによって、一方の副部３２６と副ゲート端子３１Ｇｓとが接続されている。さらに、ワイヤ４５Ｓによって、他方の副部３２６と第１ソース電極１１Ｓとが接続されている。これにより、半導体装置Ａ６においては、図１８に示すように、第１ソース電極１１Ｓから第２ゲート電極２１Ｇと副ゲート端子３１Ｇｓとに通じる導通経路に、抵抗素子５１が介在する回路構成となっている。
このような実施形態によっても、半導体装置Ａ６の小型化を図ることができる。また、本実施形態から理解されるように、第２トランジスタ２の応答特性を調節するための抵抗素子５１を、回路における所望の箇所に適宜配置することが可能であるという利点がある。
＜第７実施形態＞
図１９は、本発明の第７実施形態に係る半導体装置Ａ７を示す平面図である。図２０は、半導体装置Ａ７の回路図である。
本実施形態においては、上述した半導体装置Ａ４と同様に、第２トランジスタ２が第１トランジスタ１上に搭載されている。すなわち、第１トランジスタ１の第１ドレイン電極１１Ｄが、接合層１９によって第２トランジスタ２の第２ソース電極２１Ｓに直接接合されている。また、図２０に示すように、第２トランジスタ２は、抵抗素子２５を内蔵している。抵抗素子２５は、第２ゲート電極２１Ｇに導通している。そして、図１９に示すように、本実施形態においては、第２ゲート電極２１Ｇは、ワイヤ４１Ｇｓによって副ゲート端子３１Ｇｓのみに接続されている。すなわち、抵抗素子２５は、ゲート端子３１Ｇおよび第２ゲート電極２１Ｇを通過する導通経路にのみ設けられた回路構成となっている。
このような実施形態によっても、半導体装置Ａ７の小型化を図ることができる。また、本実施形態から理解されるように、第２トランジスタ２の応答特性を調節するための抵抗素子２５を、回路における所望の箇所に適宜配置することが可能であるという利点がある。
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１～Ａ７：半導体装置
１ ：第１トランジスタ
２ ：第２トランジスタ
３ ：リードフレーム
６ ：封止樹脂
１０ ：素子本体
１１Ｄ ：第１ドレイン電極
１１Ｇ ：第１ゲート電極
１１Ｓ ：第１ソース電極
１９ ：接合層
２０ ：素子本体
２１Ｄ ：第２ドレイン電極
２１Ｇ ：第２ゲート電極
２１Ｓ ：第２ソース電極
２５ ：抵抗素子
２９ ：接合層
３０ ：アイランド部
３１Ｄ ：ドレイン端子
３１Ｇ ：ゲート端子
３１Ｇｓ ：副ゲート端子
３１Ｓ ：ソース端子
３２ ：金属層（支持部）
３３ ：絶縁層
４１Ｄ ：ドレインワイヤ
４１Ｇ ：ゲートワイヤ
４１Ｓ ：ソースワイヤ
４１Ｇｓ，４２Ｇ，４２Ｓ，４３Ｇ，４５Ｓ：ワイヤ
５１ ：抵抗素子
６１ ：表面
６２ ：裏面
６３ ：側面
６４ ：端面
１２０ ：端縁
１２１ ：第１素子端縁
２０１ ：Ｓｉ層
２０２ ：バッファ層
２０３ ：ＧａＮ層
２０４ ：ＡｌＧａＮ層
２０５ ：絶縁層
２１０Ｇ ：第２ゲート配線
２２０ ：端縁
２２１ ：第１素子端縁
３０１ ：表面
３０２ ：裏面
３１１Ｄ，３１１Ｓ：拡幅部
３２０ ：端縁
３２１ ：第１支持部端縁
３２２ ：第２支持部端縁
３２５ ：主部
３２６ ：副部
Ｄ１，Ｄ２，Ｄ３：距離

Claims (17)

  1. 第１ソース電極、第１ドレイン電極および第１ゲート電極を有する、ノーマリーオフである第１トランジスタと、
    第２ソース電極、第２ドレイン電極および第２ゲート電極を有する、ノーマリーオンである第２トランジスタと、
    前記第１ソース電極に接続されたソース端子と、
    前記第１ゲート電極に接続されたゲート端子と、
    前記第２ドレイン電極に接続されたドレイン端子と、
    前記第１ソース電極に接続され且つ前記第１ソース電極と前記ソース端子との導通経路を構成する、ソースワイヤと、
    前記第１ゲート電極に接続され且つ前記第１ゲート電極と前記ゲート端子との導通経路を構成する、ゲートワイヤと、
    前記第２ドレイン電極に接続され且つ前記第２ドレイン電極と前記ドレイン端子との導通経路を構成する、ドレインワイヤと、
    前記第１トランジスタおよび前記第２トランジスタの少なくとも一方が直接接合されることにより、前記第１トランジスタおよび前記第２トランジスタを支持する支持部と、を備えた半導体装置であって、
    前記支持部は、各々が第１方向に平行であり且つ前記第１方向に対して直角である第２方向に離れた一対の第１支持部端縁と、当該一対の第１支持部端縁の両端を繋ぐ一対の第２支持部端縁と、を有し、
    前記ソースワイヤ、前記ゲートワイヤおよび前記ドレインワイヤは、平面視において前記一対の第２支持部端縁の少なくともいずれかと交差し、
    前記第２ドレイン電極は、前記第１方向を長手方向とする細長状であり、
    複数の前記ドレインワイヤを備えており、
    前記複数のドレインワイヤの一端は、前記第１方向に並んだ状態で前記第２ドレイン電極に接続されていることを特徴とする、半導体装置。
  2. 前記第１トランジスタおよび前記第２トランジスタは、前記支持部にそれぞれ直接接合されている、請求項１に記載の半導体装置。
  3. 前記第２トランジスタは、前記支持部に直接接合されており、
    前記第１トランジスタは、前記第２トランジスタを介して前記支持部に支持されている、請求項１に記載の半導体装置。
  4. 前記第１トランジスタおよび前記第２トランジスタの端縁は、各々が前記第１方向に平行であり且つ前記第２方向における距離が最も大の組合せである一対の第１素子端縁を含み、
    前記ソースワイヤ、前記ゲートワイヤおよび前記ドレインワイヤは、前記第２方向における前記一対の第１素子端縁の間において、前記第１トランジスタおよび前記第２トランジスタの端縁と交差する、請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記第１ソース電極および前記第１ゲート電極と第１ドレイン電極とは、互いに反対側を向く、請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記第２ソース電極、前記第２ドレイン電極および前記第２ゲート電極は、いずれも同じ側を向く、請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記第２トランジスタは、ＩＩＩ族窒化物半導体を含む層を有する、請求項６に記載の半導体装置。
  8. 前記ソースワイヤは、一端が前記第１ソース電極に直接接合され、他端が前記ソース端子に直接接合され、
    前記ゲートワイヤは、一端が前記第１ゲート電極に直接接合され、他端が前記ゲート端子に直接接合され、
    前記ドレインワイヤは、一端が前記第２ドレイン電極に直接接合され、他端が前記ドレイン端子に直接接合されている、請求項１ないし７のいずれかに記載の半導体装置。
  9. 金属からなるアイランド部と、当該アイランド部に積層された絶縁層と、当該絶縁層に積層された前記支持部としての金属層と、を備える、請求項１ないし８のいずれかに記載の半導体装置。
  10. 前記ゲート端子、前記ドレイン端子および前記ソース端子が、前記支持部に対して前記第１方向一方側に位置する、請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記ゲート端子、前記ドレイン端子および前記ソース端子が、前記支持部に対して前記第１方向の両側に位置する、請求項１ないし９のいずれかに記載の半導体装置。
  12. 複数の前記ドレイン端子を備える、請求項１１に記載の半導体装置。
  13. 複数の前記ソース端子を備える、請求項１１または１２に記載の半導体装置。
  14. １つのみの前記ソース端子および１つのみの前記ドレイン端子を備える、請求項１０に記載の半導体装置。
  15. 前記第２ゲート電極に導通する副ゲート端子をさらに備える、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 前記副ゲート端子に導通する別体の抵抗素子を備える、請求項１５に記載の半導体装置。
  17. 前記第２トランジスタが、前記副ゲート端子に導通する抵抗素子を内蔵する、請求項１５に記載の半導体装置。
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