JP7470086B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
一般にパワーデバイスでは、ゲートに入力信号がない場合にオフの状態（ノーマリオフ）であることが求められる。例えば窒化ガリウム（ＧａＮ）を用いたＨＥＭＴ（High Electron Mobility Transistor）は構造上、ゲートに入力信号がない場合にオンの状態（ノーマリオン）という特性がある。そのため、ＧａＮＨＥＭＴと、ノーマリオフのシリコンＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）とをカスコード接続してパッケージ内で組み合わせたパワーデバイスが提案されている。
特開２０１２－２２２３６１号公報 特開２０１２－２２２３６０号公報 特開２０１３－２１１５４８号公報 特開２０１３－２０６９４２号公報 特開２０１９－９１７８３号公報 特開２０１４－１３１０２７号公報 特開２０１３－２２２９０５号公報
実施形態は、寄生インダクタンスを低減できる半導体装置を提供する。
実施形態によれば、半導体装置は、第１面と、前記第１面の反対側の第２面と、第１導電型の窒化物半導体層を含む第１半導体層と、前記第１面に設けられた第１電極パッドと、前記第１面に設けられた第２電極パッドと、前記第１面に設けられた第１ゲートパッドと、前記第１面に設けられた第３電極パッドと、を有する第１の型の第１チップと、前記第１チップの前記第１面上に設けられた前記第１の型と異なる第２の型の第２チップであって、前記第１チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面と、第２導電型のチャネルを含む第２半導体層と、前記第４面に設けられた第４電極パッドと、前記第３面に設けられ、前記第１チップの前記第２電極パッドに接合された第５電極パッドと、前記第３面に設けられ、前記第１チップの前記第３電極パッドに接合された第２ゲートパッドとを有する第２チップと、を備える。
第１実施形態及び第２実施形態の半導体装置の等価回路図である。 第１実施形態の半導体装置の模式斜視図である。 第１実施形態の半導体装置の模式断面図である。 第１実施形態の半導体装置の模式平面図である。 ＨＥＭＴの一例を示す模式断面図である。 第２実施形態の半導体装置の模式斜視図である。 第２実施形態の半導体装置の模式断面図である。 第２実施形態の半導体装置の模式平面図である。 第３実施形態の半導体装置の等価回路図である。 第３実施形態の半導体装置の模式断面図である。 第３実施形態の半導体装置の模式平面図である。 第３実施形態の第１チップ（第２チップ）の第１面の模式平面図である。 （ａ）及び（ｂ）は、第３実施形態の半導体装置の製造方法を示す模式断面図である。 （ａ）及び（ｂ）は、第３実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下の説明では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
［第１実施形態］
第１実施形態の半導体装置１について、図１～図５を参照して説明する。
図２に示すように、半導体装置１は、第１チップ１０と、第２チップ２０と、リードフレーム９０とを有する。リードフレーム９０は、ダイパッド９１、ドレイン端子Ｄ、ソース端子Ｓ、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、及び電源端子ＶＤＤを含む金属部材である。第１チップ１０は、ダイパッド９１上に搭載されている。第２チップ２０は、第１チップ１０上に搭載されている。図１に示すように、第１チップ１０と第２チップ２０は、ドレイン端子Ｄとソース端子Ｓとの間にカスコード接続されている。
第１チップ１０は、例えば、ゲートに入力信号がない場合にオンとなるノーマリオン型（第１の型）のＨＥＭＴを含む。図５は、第１チップ１０におけるＨＥＭＴを含む素子部３０の一例を示す模式断面図である。
第１チップ１０は、第１半導体層４０を有する。第１半導体層４０は、第１窒化物半導体層４１と第２窒化物半導体層４２とのヘテロ接合構造を有する。基板３１上に第１窒化物半導体層４１が設けられ、第１窒化物半導体層４１上に第２窒化物半導体層４２が設けられている。第２窒化物半導体層４２は、第１窒化物半導体層４１よりもバンドギャップが大きい。例えば、第１窒化物半導体層４１はアンドープのＧａＮ層であり、第２窒化物半導体層４２はＡｌＧａＮ層である。第１窒化物半導体層４１における第２窒化物半導体層４２との界面付近に二次元電子ガス３６が形成される。
第２窒化物半導体層４２上に、ドレイン電極３２とソース電極３３が設けられている。ドレイン電極３２及びソース電極３３は、第２窒化物半導体層４２に接している。第２窒化物半導体層４２上であってドレイン電極３２とソース電極３３との間の領域に、絶縁膜３５を介して、ゲート電極３４が設けられている。
図２～図４に示すように、第１チップ１０は、第１面１１と、第１面１１の反対側の第２面１２と、第１電極パッド１３と、第２電極パッド１４と、第１ゲートパッド１５と、第３電極パッド１６とを有する。第１電極パッド１３、第２電極パッド１４、第１ゲートパッド１５、及び第３電極パッド１６は、第１面１１に設けられている。
第２面１２は、例えば、図５に示す素子部３０の基板３１の裏面である。素子部３０における第２窒化物半導体層４２上に、ドレイン電極３２、ソース電極３３、及びゲート電極３４を覆う絶縁膜が設けられ、その絶縁膜上に第１電極パッド１３、第２電極パッド１４、第１ゲートパッド１５、及び第３電極パッド１６が設けられている。
第１電極パッド１３は、ドレイン電極３２と電気的に接続されたドレインパッドである。第２電極パッド１４は、ソース電極３３と電気的に接続されたソースパッドである。第１ゲートパッド１５は、ゲート電極３４と電気的に接続されている。第３電極パッド１６は、ドレイン電極３２、ソース電極３３、及びゲート電極３４のいずれとも電気的に接続されていない。
図２に示すように、第１チップ１０は、リードフレーム９０のダイパッド９１上に搭載されている。第１チップ１０の第２面１２がダイパッド９１の上面に接合されている。
第１電極パッド１３は、ワイヤＷによって、ドレイン端子Ｄと電気的に接続されている。第２電極パッド１４は、ワイヤＷによって、電源端子ＶＤＤと電気的に接続されている。第１ゲートパッド１５は、ワイヤＷによって、第１ゲート端子Ｇ１と電気的に接続されている。第３電極パッド１６は、ワイヤＷによって、第２ゲート端子Ｇ２と電気的に接続されている。
第２チップ２０は、ゲートに入力信号がない場合にオフとなるノーマリオフ型（第２の型）であり、例えば、ｐチャネル型のＭＯＳＦＥＴを含む。図２及び図３に示すように、第２チップ２０は、第１チップ１０の第１面１１上に搭載されている。
第２チップ２０は、第１チップ１０の第１面１１に対向する第３面２３と、第３面２３の反対側の第４面２４と、第２半導体層２１と、第４面２４に設けられた第４電極パッド（ドレインパッド）２５と、第３面２３に設けられた第５電極パッド（ソースパッド）２６と、第３面２３に設けられた第２ゲートパッド２７とを有する。第１チップ１０の第１面１１の面積は、第２チップ２０の第３面２３の面積よりも広い。
第２半導体層２１は、例えばシリコン層であり、ｐ型のチャネルを含む。第２チップ２０は、第２半導体層２１の厚さ方向（第４電極パッド２５と第５電極パッド２６とを結ぶ縦方向）に電流が流れる縦型デバイスである。第４電極パッド２５は、ＭＯＳＦＥＴのドレイン電極として機能する。第５電極パッド２６は、ＭＯＳＦＥＴのソース電極として機能する。第２ゲートパッド２７は、ＭＯＳＦＥＴのゲート電極と電気的に接続されている。
図３に示すように、第２チップ２０の第５電極パッド（ソースパッド）２６は、第１チップ１０の第２電極パッド（ソースパッド）１４に対向する。第２チップ２０の第５電極パッド２６と第１チップ１０の第２電極パッド１４との間に、例えばはんだ等の導電性バンプ（または接合材）５１が設けられる。第２チップ２０の第５電極パッド２６は、導電性バンプ５１を介して、第１チップ１０の第２電極パッド１４に接合され、第２電極パッド１４と電気的に接続されている。すなわち、第１チップ１０と第２チップ２０のソース電極どうしが電気的に接続されている。
第２チップ２０の第２ゲートパッド２７は、第１チップ１０の第３電極パッド１６に対向する。第２チップ２０の第２ゲートパッド２７と第１チップ１０の第３電極パッド１６との間に、例えばはんだ等の導電性バンプ（または接合材）５２が設けられる。第２チップ２０の第２ゲートパッド２７は、導電性バンプ５２を介して、第１チップ１０の第３電極パッド１６に接合され、第３電極パッド１６と電気的に接続されている。すなわち、第２チップ２０のＭＯＳＦＥＴのゲート電極が、第１チップ１０の第１面１１上に設けられた第３電極パッド１６と電気的に接続されている。
図２に示すように、第２チップ２０の第４電極パッド（ドレインパッド）２５は、ワイヤＷによって、ソース端子Ｓと電気的に接続されている。
第１チップ１０及び第２チップ２０を搭載したリードフレーム９０は、配線基板上に実装される。第１チップ１０、第２チップ２０、及びリードフレーム９０は、樹脂に覆われ、パッケージ化される。図２において、配線層５３、５４、５５は配線基板に設けられた配線層を示す。配線層５３は、第１ゲート端子Ｇ１と電気的に接続されている。配線層５４は、電源端子ＶＤＤと電気的に接続されている。配線層５５は、第２ゲート端子Ｇ２と電気的に接続されている。
図４に示すように、第１チップ１０の第１ゲートパッド１５は、配線６３によって、ゲートドライバ６１と電気的に接続されている。配線６３は、図２に示すワイヤＷ、第１ゲート端子Ｇ１、及び配線層５３などを含む。
第１チップ１０のソース電極及び第２チップ２０のソース電極と電気的に接続された第２電極パッド１４には、配線６４を介して、電圧ＶＤＤが与えられる。配線６４は、図２に示すワイヤＷ、電源端子ＶＤＤ、及び配線層５４などを含む。
第２チップ２０の第２ゲートパッド２７と電気的に接続された第３電極パッド１６は、配線６５によって、第２チップ駆動回路６２と電気的に接続されている。配線６５は、図２に示すワイヤＷ、第２ゲート端子Ｇ２、及び配線層５５などを含む。
第１実施形態の半導体装置１によれば、第２チップ２０を第１チップ１０上に搭載することで、パッケージ内の第１チップ１０を搭載可能な領域が広がる。これにより、第１チップ１０のチップサイズを大きくでき、オン抵抗の低減が可能になる。
第１チップ１０の第２電極パッド（ソースパッド）１４と、第２チップ２０の第５電極パッド（ソースパッド）２６とは、ワイヤを介さずに、導電性バンプ５１によって接続される。これにより、第１チップ１０と第２チップ２０のソース電極どうしの接続部における寄生インダクタンスを低減でき、パワー電流ループにおけるリンギングの低減が可能になる。
第２チップ２０の第５電極パッド２６を第１チップ１０の第２電極パッド１４に接合させるにあたって、第２チップ２０における第５電極パッド２６が設けられた第３面２３を、第１チップ１０における第２電極パッド１４が設けられた第１面１１に対向させる。第２チップ２０の第３面２３には、第２ゲートパッド２７も設けられている。第１実施形態によれば、第１チップ１０の第１面１１に、第１チップ１０の各電極とは電気的に接続されない第３電極パッド１６を設け、その第３電極パッド１６に第２チップ２０の第２ゲートパッド２７を接合させる。これにより、第３電極パッド１６に接続されるワイヤＷ等を介して、第２チップ２０のゲート電極を外部回路に電気的に接続させることができる。
ｐチャネル型ＭＯＳＦＥＴを含む第２チップ２０は、第１チップ１０とのカスコード接続において理想的なケルビン接続をとれる。すなわち、第１チップ１０と第２チップ２０のソース電極どうしの接続部（第２電極パッド１４、電源端子ＶＤＤ）が、第１チップ１０のゲート電流ループ（図４において白い太矢印で表す）のリターン線と接続されたドライバソース端子として機能する。これにより、ｎチャネル型ＭＯＳＦＥＴを第１チップ１０とカスコード接続した構成に比べて、ゲート電流ループを短くすることができ、ゲート電流ループにおける寄生インダクタンスの低減によるリンギングの低減が可能になる。
図４に示すように、第２電極パッド１４は、第１面１１に平行な第１方向ｄ１において、第１ゲートパッド１５と第３電極パッド１６との間に位置する。図２に示すように、第２電極パッド１４と電気的に接続される電源端子ＶＤＤは、第１方向ｄ１において、第１ゲートパッド１５と電気的に接続される第１ゲート端子Ｇ１と、第３電極パッド１６と電気的に接続される第２ゲート端子Ｇ２との間に位置する。これにより、図４に示すように、ゲート電流ループを形成する配線６３と配線６４を、第１方向ｄ１に交差する方向に沿って平行に近接配置することができ、ゲート信号におけるノイズの低減が可能となる。
［第２実施形態］
第２実施形態の半導体装置２について、図６～図８を参照して説明する。第２実施形態において、第１実施形態と同じ構成には同じ符号を付し、説明を省略する場合がある。
図６に示すように、半導体装置２は、第１チップ７０と、第２チップ８０と、リードフレーム９０とを有する。第１チップ７０は、リードフレーム９０のダイパッド９１上に搭載されている。第２チップ８０は、第１チップ７０上に搭載されている。第１実施形態と同様、図１に示すように、第１チップ７０と第２チップ８０は、ドレイン端子Ｄとソース端子Ｓとの間にカスコード接続されている。
第１チップ７０は、例えば、ゲートに入力信号がない場合にオンとなるノーマリオン型のＨＥＭＴを含む。第１チップ７０は、第１実施形態の第１チップ１０と同様の図５に示す素子部３０を含むことができる。
第１チップ７０は、第１面７１と、第１面７１の反対側の第２面７２と、第１電極パッド７３と、第２電極パッド７４と、第１ゲートパッド７５とを有する。第１電極パッド７３、第２電極パッド７４、及び第１ゲートパッド７５は、第１面７１に設けられている。
第２面７２は、例えば、図５に示す素子部３０の基板３１の裏面である。素子部３０における第２窒化物半導体層４２上に、ドレイン電極３２、ソース電極３３、及びゲート電極３４を覆う絶縁膜が設けられ、その絶縁膜上に第１電極パッド７３、第２電極パッド７４、及び第１ゲートパッド７５が設けられている。
第１電極パッド７３は、ドレイン電極３２と電気的に接続されたドレインパッドである。第２電極パッド７４は、ソース電極３３と電気的に接続されたソースパッドである。第１ゲートパッド７５は、ゲート電極３４と電気的に接続されている。
図６に示すように、第１チップ７０は、リードフレーム９０のダイパッド９１上に搭載されている。第１チップ７０の第２面７２がダイパッド９１の上面に接合されている。第１電極パッド７３は、ワイヤＷによって、ドレイン端子Ｄと電気的に接続されている。第２電極パッド７４は、ワイヤＷによって、電源端子ＶＤＤと電気的に接続されている。第１ゲートパッド７５は、ワイヤＷによって、第１ゲート端子Ｇ１と電気的に接続されている。
第２チップ８０は、ゲートに入力信号がない場合にオフとなるノーマリオフ型であり、例えば、ｐチャネル型のＭＯＳＦＥＴを含む。図６及び図７に示すように、第２チップ８０は、第１チップ７０の第１面７１上に搭載されている。
第２チップ８０は、第１チップ７０の第１面７１に対向する第３面８３と、第３面８３の反対側の第４面８４とを有する。第１チップ７０の第１面７１の面積は、第２チップ８０の第３面８３の面積よりも広い。また、第２チップ８０は、第２半導体層８１と、第３電極パッド（ソースパッド）８６と、第２ゲートパッド８７と、第４電極パッド（ドレインパッド）８５と、第３ゲートパッド８８と、接続部材８９とを有する。
第３電極パッド（ソースパッド）８６と第２ゲートパッド８７は、第３面８３に設けられている。第４電極パッド（ドレインパッド）８５と第３ゲートパッド８８は、第４面８４に設けられている。接続部材８９は、第３面８３と第４面８４との間を貫通する貫通孔内に設けられた導電性部材である。接続部材８９は、第３面８３と第４面８４との間を貫通し、第２ゲートパッド８７と第３ゲートパッド８８とを電気的に接続している。
第２半導体層８１は、例えばシリコン層であり、ｐ型のチャネルを含む。第２チップ８０は、第２半導体層８１の厚さ方向（第４電極パッド８５と第３電極パッド８６とを結ぶ縦方向）に電流が流れる縦型デバイスである。第４電極パッド８５は、ＭＯＳＦＥＴのドレイン電極として機能する。第３電極パッド８６は、ＭＯＳＦＥＴのソース電極として機能する。第２ゲートパッド８７は、ＭＯＳＦＥＴのゲート電極と電気的に接続されている。
第２チップ８０の第３電極パッド（ソースパッド）８６は、第１チップ７０の第２電極パッド（ソースパッド）７４に対向する。第２チップ８０の第３電極パッド８６と第１チップ７０の第２電極パッド７４との間に、例えばはんだ等の導電性バンプ（または接合材）５１が設けられる。第２チップ８０の第３電極パッド８６は、導電性バンプ５１を介して、第１チップ７０の第２電極パッド７４に接合され、第２電極パッド７４と電気的に接続されている。すなわち、第１チップ７０と第２チップ８０のソース電極どうしが電気的に接続されている。
図６に示すように、第２チップ８０の第４電極パッド（ドレインパッド）８５は、ワイヤＷによって、ソース端子Ｓと電気的に接続されている。第２チップ８０の第３ゲートパッド８８は、ワイヤＷによって、第２ゲート端子Ｇ２と電気的に接続されている。すなわち、第２チップ８０のＭＯＳＦＥＴのゲート電極は、第２ゲートパッド８７、接続部材８９、第３ゲートパッド８８、及びワイヤＷを介して、第２ゲート端子Ｇ２と電気的に接続されている。
第１チップ７０及び第２チップ８０を搭載したリードフレーム９０は、配線基板上に実装される。第１チップ７０、第２チップ８０、及びリードフレーム９０は、樹脂に覆われ、パッケージ化される。図６において、配線層５３、５４、５５は配線基板に設けられた配線層を示す。配線層５３は、第１ゲート端子Ｇ１と電気的に接続されている。配線層５４は、電源端子ＶＤＤと電気的に接続されている。配線層５５は、第２ゲート端子Ｇ２と電気的に接続されている。
図８に示すように、第１チップ７０の第１ゲートパッド７５は、配線６３によって、ゲートドライバ６１と電気的に接続されている。配線６３は、図６に示すワイヤＷ、第１ゲート端子Ｇ１、及び配線層５３などを含む。
第１チップ７０のソース電極及び第２チップ８０のソース電極と電気的に接続された第２電極パッド７４には、配線６４を介して、電圧ＶＤＤが与えられる。配線６４は、図６に示すワイヤＷ、電源端子ＶＤＤ、及び配線層５４などを含む。
第２チップ８０の第３ゲートパッド８８は、配線６５によって、第２チップ駆動回路６２と電気的に接続されている。配線６５は、図６に示すワイヤＷ、第２ゲート端子Ｇ２、及び配線層５５などを含む。
第２実施形態の半導体装置２によれば、第２チップ８０を第１チップ７０上に搭載することで、パッケージ内の第１チップ７０を搭載可能な領域が広がる。これにより、第１チップ７０のチップサイズを大きくでき、オン抵抗の低減が可能になる。
第１チップ７０の第２電極パッド（ソースパッド）７４と、第２チップ８０の第３電極パッド（ソースパッド）８６とは、ワイヤを介さずに、導電性バンプ５１によって接続される。これにより、第１チップ７０と第２チップ８０のソース電極どうしの接続部における寄生インダクタンスを低減でき、パワー電流ループにおけるリンギングの低減が可能になる。
第２チップ８０の第３電極パッド８６を第１チップ７０の第２電極パッド７４に接合させるにあたって、第２チップ８０における第３電極パッド８６が設けられた第３面８３を、第１チップ７０における第２電極パッド７４が設けられた第１面７１に対向させる。第２チップ８０の第３面８３には、第２ゲートパッド８７も設けられている。第２実施形態によれば、第２チップ８０における第３面８３の反対側の第４面８４に第３ゲートパッド８８を設け、接続部材８９によって、第４面８４の第３ゲートパッド８８を第３面８３の第２ゲートパッド８７と接続している。これにより、第２チップ８０における第１チップ７０に対向しない第４面８４に設けられた第３ゲートパッド８８にワイヤＷを接続して、第２チップ８０のゲート電極を外部回路に電気的に接続させることができる。
ｐチャネル型ＭＯＳＦＥＴを含む第２チップ８０は、第１チップ７０とのカスコード接続において理想的なケルビン接続をとれる。すなわち、第１チップ７０と第２チップ８０のソース電極どうしの接続部（第２電極パッド７４、電源端子ＶＤＤ）が、第１チップ７０のゲート電流ループ（図８において白い太矢印で表す）のリターン線と接続されたドライバソース端子として機能する。これにより、ｎチャネル型ＭＯＳＦＥＴを第１チップ７０とカスコード接続した構成に比べて、ゲート電流ループを短くすることができ、ゲート電流ループにおける寄生インダクタンスの低減によるリンギングの低減が可能になる。
図６に示すように、第２電極パッド７４と電気的に接続される電源端子ＶＤＤは、第１面７１に平行な第１方向ｄ１において、第１ゲートパッド７５と電気的に接続される第１ゲート端子Ｇ１と、第３ゲートパッド８８と電気的に接続される第２ゲート端子Ｇ２との間に位置する。これにより、図８に示すように、ゲート電流ループを形成する配線６３と配線６４を、第１方向ｄ１に交差する方向に沿って平行に近接配置することができ、ゲート信号におけるノイズの低減が可能となる。
［第３実施形態］
第３実施形態の半導体装置３について、図９～図１４（ｂ）を参照して説明する。
半導体装置３は、配線基板１００と、第１導電部材１４１と、第２導電部材１４２と、第３導電部材１４３と、第１チップ１１１Ａと、第２チップ１１１Ｂと、第３チップ１１２Ａと、第４チップ１１２Ｂとを備える。
図９に示すように、第１端子１０１と第２端子１０２との間に、ハイサイドデバイス１１０Ａとローサイドデバイス１１０Ｂが直列接続されている。ハイサイドデバイス１１０Ａは、カスコード接続された第１チップ１１１Ａと第３チップ１１２Ａを含む。ローサイドデバイス１１０Ｂは、カスコード接続された第２チップ１１１Ｂと第４チップ１１２Ｂを含む。
第１導電部材１４１、第２導電部材１４２、及び第３導電部材１４３は、金属部材であり、例えば銅を含む。第１導電部材１４１、第２導電部材１４２、及び第３導電部材１４３は、配線基板１００上に設けられ、配線基板１００に形成された配線層を介して外部回路と接続される。
図１０に示すように、第１導電部材１４１は、第１接合部１４１ａを有する。第２導電部材１４２は、第２接合部１４２ａと第３接合部１４２ｂとを有する。第３導電部材１４３は、第４接合部１４３ａを有する。第１接合部１４１ａの上面の高さ及び第３接合部１４２ｂの上面の高さは、第２接合部１４２ａの上面の高さ及び第４接合部１４３ａの上面の高さよりも高い。本明細書において、「高さ」は、配線基板１００の上面からの高さを表す。第１接合部１４１ａ及び第３接合部１４２ｂは、例えばシリコンチップを含む構成であってもよい。
第１チップ１１１Ａ及び第２チップ１１１Ｂは、例えば、ゲートに入力信号がない場合にオンとなるノーマリオン型のＨＥＭＴを含む。第１チップ１１１Ａ及び第２チップ１１１Ｂは、第１実施形態の第１チップ１０と同様の図５に示す素子部３０を含むことができる。すなわち、第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれは、ｎ型の窒化物半導体層４２を含む第１半導体層４０を含む。
第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれは、配線基板１００の上面に対向する第１面１２１と、第１面１２１の反対側の第２面１２２と、第１面１２１に設けられた第１電極パッド１３１と、第１面１２１に設けられた第２電極パッド１３２とを有する。また、第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれは、図１２に示すように、第１面１２１に設けられた第１ゲートパッド１３６を有する。
第２面１２２は、例えば、図５に示す素子部３０の基板３１の裏面である。素子部３０における第２窒化物半導体層４２上に、ドレイン電極３２、ソース電極３３、及びゲート電極３４を覆う絶縁膜が設けられ、その絶縁膜上に第１電極パッド１３１、第２電極パッド１３２、及び第１ゲートパッド１３６が設けられている。
第１電極パッド１３１は、ドレイン電極３２と電気的に接続されたドレインパッドである。第２電極パッド１３２は、ソース電極３３と電気的に接続されたソースパッドである。第１ゲートパッド１３６は、ゲート電極３４と電気的に接続されている。
第３チップ１１２Ａ及び第４チップ１１２Ｂは、ゲートに入力信号がない場合にオフとなるノーマリオフ型であり、例えば、ｐチャネル型のＭＯＳＦＥＴを含む。第３チップ１１２Ａ及び第４チップ１１２Ｂのそれぞれは、第３面１２３と、第３面１２３の反対側の第４面１２４と、ｐ型のチャネルを含む第２半導体層１３５と、第４面１２４に設けられた第３電極パッド１３３と、第３面１２３に設けられた第４電極パッド１３４とを有する。
第３チップ１１２Ａは、第２導電部材１４２の第２接合部１４２ａ上に設けられている。第４チップ１１２Ｂは、第３導電部材１４３の第４接合部１４３ａ上に設けられている。第３チップ１１２Ａの第３面１２３は、第１チップ１１１Ａの第１面１２１に対向している。第４チップ１１２Ｂの第３面１２３は、第２チップ１１１Ｂの第１面１２１に対向している。
第２半導体層１３５は、例えばシリコン層であり、ｐ型のチャネルを含む。第３チップ１１２Ａ及び第４チップ１１２Ｂは、第２半導体層１３５の厚さ方向（第３電極パッド１３３と第４電極パッド１３４とを結ぶ縦方向）に電流が流れる縦型デバイスである。第３電極パッド１３３は、ＭＯＳＦＥＴのドレイン電極として機能する。第４電極パッド１３４は、ＭＯＳＦＥＴのソース電極として機能する。
また、図１１に示すように、第３チップ１１２Ａ及び第４チップ１１２Ｂのそれぞれは、第３面１２３に設けられた第２ゲートパッド１３７を有する。第２ゲートパッド１３７は、ＭＯＳＦＥＴのゲート電極と電気的に接続されている。
図１０に示すように、第１チップ１１１Ａの第１電極パッド１３１は、第１導電部材１４１の第１接合部１４１ａの上面に対向している。第１チップ１１１Ａの第１電極パッド１３１は、例えばはんだ等の導電性の接合材１５１によって、第１導電部材１４１の第１接合部１４１ａの上面に接合され、第１導電部材１４１と電気的に接続されている。
第３チップ１１２Ａの第３電極パッド１３３は、例えば、はんだや銀ペーストなどの導電性の接合材１５２によって、第２導電部材１４２の第２接合部１４２ａに接合され、第２導電部材１４２と電気的に接続されている。
第１チップ１１１Ａの第２電極パッド１３２は、第３チップ１１２Ａの第４電極パッド１３４に対向し、例えばはんだ等の導電性の接合材１５３によって、第３チップ１１２Ａの第４電極パッド１３４に接合されている。すなわち、第１チップ１１１Ａと第３チップ１１２Ａのソース電極どうしが電気的に接続されている。
第２チップ１１１Ｂの第１電極パッド１３１は、第２導電部材１４２の第３接合部１４２ｂの上面に対向している。第２チップ１１１Ｂの第１電極パッド１３１は、例えばはんだ等の導電性の接合材１５４によって、第２導電部材１４２の第３接合部１４２ｂの上面に接合され、第２導電部材１４２と電気的に接続されている。第２導電部材１４２を通じて、第３チップ１１２Ａの第３電極パッド１３３と、第２チップ１１１Ｂの第１電極パッド１３１とが電気的に接続されている。
第４チップ１１２Ｂの第３電極パッド１３３は、例えば、はんだや銀ペーストなどの導電性の接合材１５６によって、第３導電部材１４３の第４接合部１４３ａに接合され、第３導電部材１４３と電気的に接続されている。
第２チップ１１１Ｂの第２電極パッド１３２は、第４チップ１１２Ｂの第４電極パッド１３４に対向し、例えばはんだ等の導電性の接合材１５７によって、第４チップ１１２Ｂの第４電極パッド１３４に接合されている。すなわち、第２チップ１１１Ｂと第４チップ１１２Ｂのソース電極どうしが電気的に接続されている。
図１１に示すように、半導体装置３は、第４導電部材１４４と第５導電部材１４５をさらに備える。第４導電部材１４４及び第５導電部材１４５は、金属部材であり、例えば銅を含む。第４導電部材１４４及び第５導電部材１４５は、配線基板１００上に設けられ、配線基板１００に形成された配線層を介して外部回路と接続される。
第３チップ１１２Ａの第２ゲートパッド１３７と第４チップ１１２Ｂの第２ゲートパッド１３７に対応して、２つの第４導電部材１４４が配線基板１００上に設けられている。第１チップ１１１Ａの第１ゲートパッド１３６と第２チップ１１１Ｂの第１ゲートパッド１３６に対応して、２つの第５導電部材１４５が配線基板１００上に設けられている。
第１チップ１１１Ａは、第３チップ１１２Ａの第２ゲートパッド１３７の上に重なっていない。第２チップ１１１Ｂは、第４チップ１１２Ｂの第２ゲートパッド１３７の上に重なっていない。第３チップ１１２Ａ及び第４チップ１１２Ｂのそれぞれの第２ゲートパッド１３７は、ワイヤＷによって、それぞれの第４導電部材１４４と電気的に接続されている。
第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれの第１ゲートパッド１３６は、それぞれの第５導電部材１４５の上面に対向している。第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれの第１ゲートパッド１３６は、例えばはんだ等の導電性の接合材によって、それぞれの第５導電部材１４５の上面に接合され、第５導電部材１４５と電気的に接続されている。
図１０に示すように、半導体装置３は、金属部材１６１Ａ、１６１Ｂと、絶縁シート１６２と、放熱部材２００とをさらに備える。金属部材１６１Ａ、１６１Ｂ、絶縁シート１６２、及び放熱部材２００は、第１チップ１１１Ａの第２面１２２上及び第２チップ１１１Ｂの第２面１２２上に設けられている。
金属部材１６１Ａ、１６１Ｂは、例えば銅を含む。第１チップ１１１Ａ及び第２チップ１１１Ｂのそれぞれの第２面１２２は、例えば、はんだや銀ペーストなどの熱伝導性に優れた接合材１５８によって、金属部材１６１Ａ、１６１Ｂに接合されている。第１チップ１１１Ａの第２面１２２上に設けられた金属部材１６１Ａと、第２チップ１１１Ｂの第２面１２２上に設けられた金属部材１６１Ｂとは互いに分離している。
金属部材１６１Ａ、１６１Ｂ上に、熱伝導性に優れた絶縁シート１６２を介して、放熱部材２００が設けられている。放熱部材２００は、例えば複数のフィンを有する金属部材である。放熱部材２００と配線基板１００とは、例えば複数のピン１６５によって、相互に固定される。金属部材１６１Ａ、１６１Ｂ、絶縁シート１６２、及び放熱部材２００は、互いに密着している。
半導体装置３は、配線基板１００と絶縁シート１６２との間に設けられた樹脂部材３００（図１０において１点鎖線で示す）をさらに備える。樹脂部材３００は、第１導電部材１４１、第２導電部材１４２、第３導電部材１４３、第４導電部材１４４、第５導電部材１４５、第１チップ１１１Ａ、第２チップ１１１Ｂ、第３チップ１１２Ａ、第４チップ１１２Ｂ、及び金属部材１６１Ａ、１６１Ｂを覆っている。
第３実施形態の半導体装置３によれば、ハイサイドデバイス１１０Ａとローサイドデバイス１１０Ｂを１パッケージ化し、ハイサイドデバイス１１０Ａとローサイドデバイス１１０Ｂはパッケージ内で第２導電部材１４２により電気的に接続されている。これにより、ハイサイドデバイス１１０Ａとローサイドデバイス１１０Ｂとの電気的接続部における寄生インダクタンス及び抵抗を低減することができる。
第１チップ１１１Ａ及び第２チップ１１１Ｂの第２面１２２は、配線基板１００に接合されず、配線基板１００の上方に向けられる。そのため、第２面１２２に金属部材１６１Ａ、１６１Ｂや放熱部材２００を設けることができる。これにより、第１チップ１１１Ａ及び第２チップ１１１Ｂの放熱性を高くすることができ、特に高出力時の効率低下を抑制することが可能となる。
次に、第３実施形態の半導体装置３の製造方法の一例について説明する。
図１３（ａ）に示すように、テープ５０１上に第１導電部材１４１及び第２導電部材１４２を搭載する。また、テープ５０１上には第３導電部材１４３も搭載される。第２導電部材１４２の第２接合部１４２ａ上には、例えば、はんだや銀ペーストなどの導電性の接合材１５２を介して、第３チップ１１２Ａが搭載される。第３チップ１１２Ａの第３電極パッド１３３が、接合材１５２を介して、第２導電部材１４２の第２接合部１４２ａの上面に接合される。また、第３導電部材１４３の第４接合部１４３ａ上には、例えば、はんだや銀ペーストなどの導電性の接合材１５６を介して、第４チップ１１２Ｂが搭載される。第４チップ１１２Ｂの第３電極パッド１３３が、接合材１５６を介して、第３導電部材１４３の第４接合部１４３ａの上面に接合される。
次に、図１３（ｂ）に示すように、第１チップ１１１Ａが、第１導電部材１４１上及び第２導電部材１４２上に搭載される。第１チップ１１１Ａの第１電極パッド１３１が、例えばはんだ等の導電性の接合材１５１によって、第１導電部材１４１の第１接合部１４１ａの上面に接合される。第１チップ１１１Ａの第２電極パッド１３２が、例えばはんだ等の導電性の接合材１５３によって、第３チップ１１２Ａの第４電極パッド１３４に接合される。第１チップ１１１Ａと同様に、第２チップ１１１Ｂの第１電極パッド１３１が、例えばはんだ等の導電性の接合材１５４によって、第２導電部材１４２の第３接合部１４２ｂの上面に接合される。第２チップ１１１Ｂの第２電極パッド１３２が、例えばはんだ等の導電性の接合材１５７によって、第４チップ１１２Ｂの第４電極パッド１３４に接合される。
この後、第１チップ１１１Ａの第２面１２２上に金属部材１６１Ａが接合され、第２チップ１１１Ｂの第２面１２２上に金属部材１６１Ｂが接合される。この後、樹脂部材３００で、第１導電部材１４１、第２導電部材１４２、第３導電部材１４３、第１チップ１１１Ａ、第２チップ１１１Ｂ、第３チップ１１２Ａ、第４チップ１１２Ｂ、金属部材１６１Ａ、１６１Ｂなどを封止する。樹脂部材３００は、金属部材１６１Ａ、１６１Ｂの上面を覆うように形成された後、研磨され、金属部材１６１Ａ、１６１Ｂの上面が露出される。テープ５０１を剥離することで、パッケージングされた半導体装置を配線基板１００上に実装することができる。金属部材１６１Ａ、１６１Ｂの上面上には、必要に応じて、絶縁シート１６２を介して放熱部材２００が設けられる。
図１４（ａ）及び図１４（ｂ）は、第３実施形態の半導体装置３の製造方法の他の例を示す。
図１４（ａ）に示すように、テープ５０２上に金属部材１６１Ａを搭載する。その金属部材１６１Ａ上に、第１チップ１１１Ａが搭載される。第１チップ１１１Ａの第２面１２２が、例えば、はんだや銀ペーストなどの接合材１５８によって、金属部材１６１Ａに接合される。同様に、テープ５０２上に金属部材１６１Ｂが搭載される。その金属部材１６１Ｂ上に、第２チップ１１１Ｂが搭載される。第２チップ１１１Ｂの第２面１２２が、例えば、はんだや銀ペーストなどの接合材１５８によって、金属部材１６１Ｂに接合される。
一方で、図１４（ｂ）に示すように、テープ５０１上に第１導電部材１４１及び第２導電部材１４２を搭載する。また、テープ５０１上には第３導電部材１４３も搭載される。第２導電部材１４２の第２接合部１４２ａ上には、接合材１５２を介して、第３チップ１１２Ａが搭載される。第３チップ１１２Ａの第３電極パッド１３３が、接合材１５２を介して、第２導電部材１４２の第２接合部１４２ａの上面に接合される。また、第３導電部材１４３の第４接合部１４３ａ上には、接合材１５６を介して、第４チップ１１２Ｂが搭載される。第４チップ１１２Ｂの第３電極パッド１３３が、接合材１５６を介して、第３導電部材１４３の第４接合部１４３ａの上面に接合される。
そして、テープ５０２に支持された第１チップ１１１Ａ及び第２チップ１１１Ｂを、テープ５０１に支持された第１導電部材１４１、第２導電部材１４２、及び第３導電部材１４３上に搭載する。第１チップ１１１Ａが、第１導電部材１４１上及び第２導電部材１４２上に搭載される。第１チップ１１１Ａの第１電極パッド１３１が、接合材１５１によって、第１導電部材１４１の第１接合部１４１ａの上面に接合される。第１チップ１１１Ａの第２電極パッド１３２が、接合材１５３によって、第３チップ１１２Ａの第４電極パッド１３４に接合される。第１チップ１１１Ａと同様に、第２チップ１１１Ｂの第１電極パッド１３１が、接合材１５４によって、第２導電部材１４２の第３接合部１４２ｂの上面に接合される。第２チップ１１１Ｂの第２電極パッド１３２が、接合材１５７によって、第４チップ１１２Ｂの第４電極パッド１３４に接合される。
テープ５０２を剥離した後、第１チップ１１１Ａの第２面１２２上に金属部材１６１Ａを接合し、第２チップ１１１Ｂの第２面１２２上に金属部材１６１Ｂを接合する。この後、樹脂部材３００で、第１導電部材１４１、第２導電部材１４２、第３導電部材１４３、第１チップ１１１Ａ、第２チップ１１１Ｂ、第３チップ１１２Ａ、第４チップ１１２Ｂ、金属部材１６１Ａ、１６１Ｂなどを封止する。樹脂部材３００は、金属部材１６１Ａ、１６１Ｂの上面を覆うように形成された後、研磨され、金属部材１６１Ａ、１６１Ｂの上面が露出される。テープ５０１を剥離することで、パッケージングされた半導体装置を配線基板１００上に実装することができる。金属部材１６１Ａ、１６１Ｂの上面上には、必要に応じて、絶縁シート１６２を介して放熱部材２００が設けられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～３…半導体装置、１０…第１チップ、１１…第１面、１２…第２面、１３…第１電極パッド、１４…第２電極パッド、１５…第１ゲートパッド、１６…第３電極パッド、２０…第２チップ、２１…第２半導体層、２３…第３面、２４…第４面、２５…第４電極パッド、２６…第５電極パッド、２７…第２ゲートパッド、３０…第１チップの素子部、４０…第１半導体層、７０…第１チップ、７１…第１面、７２…第２面、７３…第１電極パッド、７４…第２電極パッド、７５…第１ゲートパッド、８０…第２チップ、８１…第２半導体層、８３…第３面、８４…第４面、８５…第４電極パッド、８６…第３電極パッド、８７…第２ゲートパッド、８８…第３ゲートパッド、８９…接続部材、９０…リードフレーム、１００…配線基板、１１１Ａ…第１チップ、１１１Ｂ…第２チップ、１１２Ａ…第３チップ、１１２Ｂ…第４チップ、１２１…第１面、１２２…第２面、１２３…第３面、１２４…第４面、１３１…第１電極パッド、１３２…第２電極パッド、１３３…第３電極パッド、１３４…第４電極パッド、１３５…第２半導体層、１３６…第１ゲートパッド、１３７…第２ゲートパッド、１４１…第１導電部材、１４１ａ…第１接合部、１４２…第２導電部材、１４２ａ…第２接合部、１４２ｂ…第３接合部、１４３…第３導電部材、１４３ａ…第４接合部、１４４…第４導電部材、１４５…第５導電部材、１６１Ａ，１６１Ｂ…金属部材、１６２…絶縁シート、２００…放熱部材、３００…樹脂部材

Claims (9)

  1. 第１面と、前記第１面の反対側の第２面と、第１導電型の窒化物半導体層を含む第１半導体層と、前記第１面に設けられた第１電極パッドと、前記第１面に設けられた第２電極パッドと、前記第１面に設けられた第１ゲートパッドと、前記第１面に設けられた第３電極パッドと、を有する第１の型の第１チップと、
    前記第１チップの前記第１面上に設けられた前記第１の型と異なる第２の型の第２チップであって、前記第１チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面と、第２導電型のチャネルを含む第２半導体層と、前記第４面に設けられた第４電極パッドと、前記第３面に設けられ、前記第１チップの前記第２電極パッドに接合された第５電極パッドと、前記第３面に設けられ、前記第１チップの前記第３電極パッドに接合された第２ゲートパッドとを有する第２チップと、
    を備える半導体装置。
  2. 前記第１ゲートパッドと電気的に接続される第１ゲート端子と、前記第２電極パッドと電気的に接続される電源端子と、前記第３電極パッドと電気的に接続される第２ゲート端子と、をさらに備え、
    前記第２電極パッドは、前記第１面に平行な第１方向において前記第１ゲートパッドと前記第３電極パッドとの間に位置し、
    前記電源端子は、前記第１方向において前記第１ゲート端子と前記第２ゲート端子との間に位置する請求項１に記載の半導体装置。
  3. 第１面と、前記第１面の反対側の第２面と、第１導電型の窒化物半導体層を含む第１半導体層と、前記第１面に設けられた第１電極パッドと、前記第１面に設けられた第２電極パッドと、前記第１面に設けられた第１ゲートパッドと、を有する第１の型の第１チップと、
    前記第１チップの前記第１面上に設けられた前記第１の型と異なる第２の型の第２チップであって、前記第１チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面と、第２導電型のチャネルを含む第２半導体層と、前記第３面に設けられ、前記第１チップの前記第２電極パッドに接合された第３電極パッドと、前記第３面に設けられた第２ゲートパッドと、前記第４面に設けられた第４電極パッドと、前記第４面に設けられた第３ゲートパッドと、前記第３面と前記第４面との間を貫通し、前記第２ゲートパッドと前記第３ゲートパッドとを電気的に接続する接続部材とを有する第２チップと、
    を備える半導体装置。
  4. 前記第１ゲートパッドと電気的に接続される第１ゲート端子と、前記第２電極パッドと電気的に接続される電源端子と、前記第３ゲートパッドと電気的に接続される第２ゲート端子と、をさらに備え、
    前記電源端子は、前記第１面に平行な第１方向において前記第１ゲート端子と前記第２ゲート端子との間に位置する請求項３に記載の半導体装置。
  5. 前記第１チップは、ＨＥＭＴ（High Electron Mobility Transistor）を含み、
    前記第２チップは、ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含む請求項１～４のいずれか１つに記載の半導体装置。
  6. 第１接合部を有する第１導電部材と、
    第２接合部と第３接合部とを有する第２導電部材と、
    第４接合部を有する第３導電部材と、
    第１の型の第１チップと、
    前記第１の型の第２チップと、
    前記第２導電部材の前記第２接合部上に設けられた前記第１の型と異なる第２の型の第３チップと、
    前記第３導電部材の前記第４接合部上に設けられた前記第２の型の第４チップと、
    を備え、
    前記第１チップ及び前記第２チップのそれぞれは、第１面と、前記第１面の反対側の第２面と、第１導電型の窒化物半導体層を含む第１半導体層と、前記第１面に設けられた第１電極パッドと、前記第１面に設けられた第２電極パッドとを有し、
    前記第３チップ及び前記第４チップのそれぞれは、前記第１面に対向する第３面と、前記第３面の反対側の第４面と、第２導電型のチャネルを含む第２半導体層と、前記第４面に設けられた第３電極パッドと、前記第３面に設けられた第４電極パッドとを有し、
    前記第１チップの前記第１電極パッドは、前記第１導電部材の前記第１接合部に接合され、
    前記第３チップの前記第３電極パッドは、前記第２導電部材の前記第２接合部に接合され、
    前記第１チップの前記第２電極パッドは、前記第３チップの前記第４電極パッドに接合され、
    前記第２チップの前記第１電極パッドは、前記第２導電部材の前記第３接合部に接合され、
    前記第４チップの前記第３電極パッドは、前記第３導電部材の前記第４接合部に接合され、
    前記第２チップの前記第２電極パッドは、前記第４チップの前記第４電極パッドに接合されている半導体装置。
  7. 前記第１チップの前記第２面上及び前記第２チップの前記第２面上に設けられた放熱部材をさらに備える請求項６に記載の半導体装置。
  8. 第４導電部材をさらに備え、
    前記第３チップ及び前記第４チップのそれぞれは、前記第３面に設けられ、ワイヤによって前記第４導電部材と電気的に接続されたゲートパッドをさらに有する請求項６または７に記載の半導体装置。
  9. 前記第１チップ及び前記第２チップは、ＨＥＭＴ（High Electron Mobility Transistor）を含み、
    前記第３チップ及び前記第４チップは、ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含む請求項６～８のいずれか１つに記載の半導体装置。
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