CN115810599A - 半导体装置 - Google Patents

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pad
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杉山亨
吉冈启
矶部康裕
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

实施方式提供能够减小寄生电感的半导体装置。在实施方式中，第1型的第1芯片具有：包含第1导电型的氮化物半导体层的第1半导体层、在第1面设置的第1电极焊盘、在第1面设置的第2电极焊盘、在第1面设置的第1栅极焊盘、在第1面设置的第3电极焊盘。与第1型不同的第2型的第2芯片具有：包含第2导电型的沟道的第2半导体层、在第3面的相反侧的第4面设置的第4电极焊盘、在与第1芯片的第1面对置的第3面设置且与第1芯片的第2电极焊盘接合的第5电极焊盘和在第3面设置且与第1芯片的第3电极焊盘接合的第2栅极焊盘。

Description

半导体装置
相关申请的交叉引用
本申请享有以日本专利申请2021－148366号(申请日：2021年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
通常在功率器件中，要求在栅极没有输入信号的情况下为断开的状态(常断开)。例如使用了氮化镓(GaN)的HEMT(高电子迁移率晶体管，High Electron MobilityTransistor)在构造上具有下述特性，即，在栅极没有输入信号的情况下为导通的状态(常导通)。因此，提出了将GaNHEMT和常断开的硅MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor)级联连接而在封装内组合的功率器件。
发明内容
实施方式提供能够减小寄生电感的半导体装置。
根据实施方式，半导体装置具备：第1型的第1芯片，所述第1芯片具有第1面、所述第1面的相反侧的第2面、包含第1导电型的氮化物半导体层的第1半导体层、在所述第1面设置的第1电极焊盘、在所述第1面设置的第2电极焊盘、在所述第1面设置的第1栅极焊盘、在所述第1面设置的第3电极焊盘；以及第2芯片，所述第2芯片是在所述第1芯片的所述第1面上设置的与所述第1型不同的第2型的第2芯片，具有与所述第1芯片的所述第1面对置的第3面、所述第3面的相反侧的第4面、包含第2导电型的沟道的第2半导体层、在所述第4面设置的第4电极焊盘、在所述第3面设置且与所述第1芯片的所述第2电极焊盘接合的第5电极焊盘、在所述第3面设置且与所述第1芯片的所述第3电极焊盘接合的第2栅极焊盘。
附图说明
图1是第1实施方式及第2实施方式的半导体装置的等效电路图。
图2是第1实施方式的半导体装置的示意立体图。
图3是第1实施方式的半导体装置的示意剖视图。
图4是第1实施方式的半导体装置的示意俯视图。
图5是表示HEMT的一个例子的示意剖视图。
图6是第2实施方式的半导体装置的示意立体图。
图7是第2实施方式的半导体装置的示意剖视图。
图8是第2实施方式的半导体装置的示意俯视图。
图9是第3实施方式的半导体装置的等效电路图。
图10是第3实施方式的半导体装置的示意剖视图。
图11是第3实施方式的半导体装置的示意俯视图。
图12是第3实施方式的第1芯片(第2芯片)的第1面的示意俯视图。
图13的(a)及(b)是表示第3实施方式的半导体装置的制造方法的示意剖视图。
图14的(a)及(b)是表示第3实施方式的半导体装置的制造方法的示意剖视图。
具体实施方式
下面，参照附图，对实施方式进行说明。此外，在各附图中，对相同结构标注有相同的附图标记。在下面的说明中将第1导电型设为n型，将第2导电型设为p型而进行说明，但也可以将第1导电型设为p型，将第2导电型设为n型。
[第1实施方式]
参照图1～图5对第1实施方式的半导体装置1进行说明。
如图2所示，半导体装置1具有第1芯片10、第2芯片20和引线框架90。引线框架90是包含裸片焊盘91、漏极端子D、源极端子S、第1栅极端子G1、第2栅极端子G2及电源端子VDD在内的金属部件。第1芯片10搭载于裸片焊盘91上。第2芯片20搭载于第1芯片10上。如图1所示，第1芯片10与第2芯片20在漏极端子D与源极端子S之间级联连接。
第1芯片10包含例如在栅极没有输入信号的情况下成为导通的常导通型(第1型)的HEMT。图5是表示第1芯片10中的包含HEMT的元件部30的一个例子的示意剖视图。
第1芯片10具有第1半导体层40。第1半导体层40具有第1氮化物半导体层41与第2氮化物半导体层42的异质结构造。在基板31上设置有第1氮化物半导体层41，在第1氮化物半导体层41上设置有第2氮化物半导体层42。第2氮化物半导体层42比第1氮化物半导体层41带隙大。例如，第1氮化物半导体层41为无掺杂的GaN层，第2氮化物半导体层42为AlGaN层。在第1氮化物半导体层41中的与第2氮化物半导体层42的界面附近形成二维电子气36。
在第2氮化物半导体层42上设置有漏极电极32和源极电极33。漏极电极32及源极电极33与第2氮化物半导体层42相接。在第2氮化物半导体层42上且漏极电极32与源极电极33之间的区域，隔着绝缘膜35而设置有栅极电极34。
如图2～图4所示，第1芯片10具有第1面11、第1面11的相反侧的第2面12、第1电极焊盘13、第2电极焊盘14、第1栅极焊盘15和第3电极焊盘16。第1电极焊盘13、第2电极焊盘14、第1栅极焊盘15及第3电极焊盘16设置于第1面11。
第2面12例如是图5所示的元件部30的基板31的背面。在元件部30中的第2氮化物半导体层42上，设置有将漏极电极32、源极电极33及栅极电极34覆盖的绝缘膜，在该绝缘膜上设置有第1电极焊盘13、第2电极焊盘14、第1栅极焊盘15及第3电极焊盘16。
第1电极焊盘13是与漏极电极32电连接的漏极焊盘。第2电极焊盘14是与源极电极33电连接的源极焊盘。第1栅极焊盘15与栅极电极34电连接。第3电极焊盘16与漏极电极32、源极电极33及栅极电极34的任一个都不电连接。
如图2所示，第1芯片10搭载于引线框架90的裸片焊盘91上。第1芯片10的第2面12与裸片焊盘91的上表面接合。
第1电极焊盘13通过引线W而与漏极端子D电连接。第2电极焊盘14通过引线W而与电源端子VDD电连接。第1栅极焊盘15通过引线W而与第1栅极端子G1电连接。第3电极焊盘16通过引线W而与第2栅极端子G2电连接。
第2芯片20是在栅极没有输入信号的情况下成为断开的常断开型(第2型)，例如包含p沟道型的MOSFET。如图2及图3所示，第2芯片20搭载于第1芯片10的第1面11上。
第2芯片20具有与第1芯片10的第1面11对置的第3面23、第3面23的相反侧的第4面24、第2半导体层21、在第4面24设置的第4电极焊盘(漏极焊盘)25、在第3面23设置的第5电极焊盘(源极焊盘)26以及在第3面23设置的第2栅极焊盘27。第1芯片10的第1面11的面积比第2芯片20的第3面23的面积大。
第2半导体层21例如为硅层，包含p型的沟道。第2芯片20是在第2半导体层21的厚度方向(将第4电极焊盘25与第5电极焊盘26连结的纵向)流过电流的纵向型器件。第4电极焊盘25作为MOSFET的漏极电极发挥功能。第5电极焊盘26作为MOSFET的源极电极发挥功能。第2栅极焊盘27与MOSFET的栅极电极电连接。
如图3所示，第2芯片20的第5电极焊盘(源极焊盘)26与第1芯片10的第2电极焊盘(源极焊盘)14对置。在第2芯片20的第5电极焊盘26与第1芯片10的第2电极焊盘14之间，例如设置焊料等导电性凸块(或者接合材料)51。第2芯片20的第5电极焊盘26经由导电性凸块51而与第1芯片10的第2电极焊盘14接合，与第2电极焊盘14电连接。即，第1芯片10与第2芯片20的源极电极彼此电连接。
第2芯片20的第2栅极焊盘27与第1芯片10的第3电极焊盘16对置。在第2芯片20的第2栅极焊盘27与第1芯片10的第3电极焊盘16之间，例如设置焊料等导电性凸块(或者接合材料)52。第2芯片20的第2栅极焊盘27经由导电性凸块52与第1芯片10的第3电极焊盘16接合，与第3电极焊盘16电连接。即，第2芯片20的MOSFET的栅极电极与在第1芯片10的第1面11上设置的第3电极焊盘16电连接。
如图2所示，第2芯片20的第4电极焊盘(漏极焊盘)25通过引线W而与源极端子S电连接。
搭载有第1芯片10及第2芯片20的引线框架90安装于布线基板上。第1芯片10、第2芯片20及引线框架90由树脂覆盖而被封装化。在图2中，布线层53、54、55示出在布线基板上设置的布线层。布线层53与第1栅极端子G1电连接。布线层54与电源端子VDD电连接。布线层55与第2栅极端子G2电连接。
如图4所示，第1芯片10的第1栅极焊盘15通过布线63而与栅极驱动器61电连接。布线63包含图2所示的引线W、第1栅极端子G1及布线层53等。
与第1芯片10的源极电极及第2芯片20的源极电极电连接的第2电极焊盘14上，经由布线64而被赋予电压VDD。布线64包含图2所示的引线W、电源端子VDD及布线层54等。
与第2芯片20的第2栅极焊盘27电连接的第3电极焊盘16通过布线65而与第2芯片驱动电路62电连接。布线65包含图2所示的引线W、第2栅极端子G2及布线层55等。
根据第1实施方式的半导体装置1，通过将第2芯片20搭载于第1芯片10上，从而封装内的能够搭载第1芯片10的区域扩展。由此，能够增大第1芯片10的芯片尺寸，能够减小导通电阻。
第1芯片10的第2电极焊盘(源极焊盘)14与第2芯片20的第5电极焊盘(源极焊盘)26不经由引线而是通过导电性凸块51连接。由此，能够减小第1芯片10与第2芯片20的源极电极彼此的连接部的寄生电感，能够减小功率电流环中的阻尼振荡(ringing)。
在使第2芯片20的第5电极焊盘26与第1芯片10的第2电极焊盘14接合时，使第2芯片20中的设置有第5电极焊盘26的第3面23与第1芯片10中的设置有第2电极焊盘14的第1面11对置。在第2芯片20的第3面23还设置有第2栅极焊盘27。根据第1实施方式，在第1芯片10的第1面11设置不与第1芯片10的各电极电连接的第3电极焊盘16，使第2芯片20的第2栅极焊盘27与该第3电极焊盘16接合。由此，经由与第3电极焊盘16连接的引线W等，能够使第2芯片20的栅极电极与外部电路电连接。
包含p沟道型MOSFET的第2芯片20在与第1芯片10的级联连接中进行理想的开尔文连接。即，第1芯片10与第2芯片20的源极电极彼此的连接部(第2电极焊盘14、电源端子VDD)作为与第1芯片10的栅极电流环(在图4中通过白色粗箭头表示)的返回线连接的驱动器源极端子发挥功能。由此，相比于将n沟道型MOSFET与第1芯片10级联连接的结构，能够缩短栅极电流环，能够实现栅极电流环中的由寄生电感的减小引起的阻尼振荡的减小。
如图4所示，第2电极焊盘14在与第1面11平行的第1方向d1上位于第1栅极焊盘15和第3电极焊盘16之间。如图2所示，与第2电极焊盘14电连接的电源端子VDD在第1方向d1上位于与第1栅极焊盘15电连接的第1栅极端子G1和与第3电极焊盘16电连接的第2栅极端子G2之间。由此，如图4所示，能够将形成栅极电流环的布线63和布线64沿与第1方向d1交叉的方向平行地接近配置，能够减小栅极信号中的噪声。
[第2实施方式]
参照图6～图8对第2实施方式的半导体装置2进行说明。在第2实施方式中，对与第1实施方式相同的结构标注相同的附图标记，有时省略说明。
如图6所示，半导体装置2具有第1芯片70、第2芯片80和引线框架90。第1芯片70搭载于引线框架90的裸片焊盘91上。第2芯片80搭载于第1芯片70上。与第1实施方式同样地，如图1所示，第1芯片70与第2芯片80在漏极端子D与源极端子S之间级联连接。
第1芯片70包含例如在栅极没有输入信号的情况下成为导通的常导通型的HEMT。第1芯片70能够包含与第1实施方式的第1芯片10相同的图5所示的元件部30。
第1芯片70具有第1面71、第1面71的相反侧的第2面72、第1电极焊盘73、第2电极焊盘74和第1栅极焊盘75。第1电极焊盘73、第2电极焊盘74及第1栅极焊盘75设置于第1面71。
第2面72例如是图5所示的元件部30的基板31的背面。在元件部30中的第2氮化物半导体层42上设置有将漏极电极32、源极电极33及栅极电极34覆盖的绝缘膜，在该绝缘膜上设置有第1电极焊盘73、第2电极焊盘74及第1栅极焊盘75。
第1电极焊盘73是与漏极电极32电连接的漏极焊盘。第2电极焊盘74是与源极电极33电连接的源极焊盘。第1栅极焊盘75与栅极电极34电连接。
如图6所示，第1芯片70搭载于引线框架90的裸片焊盘91上。第1芯片70的第2面72与裸片焊盘91的上表面接合。第1电极焊盘73通过引线W而与漏极端子D电连接。第2电极焊盘74通过引线W而与电源端子VDD电连接。第1栅极焊盘75通过引线W而与第1栅极端子G1电连接。
第2芯片80是在栅极没有输入信号的情况下成为断开的常断开型，例如包含p沟道型的MOSFET。如图6及图7所示，第2芯片80搭载于第1芯片70的第1面71上。
第2芯片80具有与第1芯片70的第1面71对置的第3面83和第3面83的相反侧的第4面84。第1芯片70的第1面71的面积比第2芯片80的第3面83的面积大。另外，第2芯片80具有第2半导体层81、第3电极焊盘(源极焊盘)86、第2栅极焊盘87、第4电极焊盘(漏极焊盘)85、第3栅极焊盘88和连接部件89。
第3电极焊盘(源极焊盘)86和第2栅极焊盘87设置于第3面83。第4电极焊盘(漏极焊盘)85和第3栅极焊盘88设置于第4面84。连接部件89是在将第3面83与第4面84之间贯通的贯通孔内设置的导电性部件。连接部件89将第3面83与第4面84之间贯通，将第2栅极焊盘87与第3栅极焊盘88电连接。
第2半导体层81例如为硅层，包含p型的沟道。第2芯片80是在第2半导体层81的厚度方向(将第4电极焊盘85和第3电极焊盘86连结的纵向)流过电流的纵向型器件。第4电极焊盘85作为MOSFET的漏极电极发挥功能。第3电极焊盘86作为MOSFET的源极电极发挥功能。第2栅极焊盘87与MOSFET的栅极电极电连接。
第2芯片80的第3电极焊盘(源极焊盘)86与第1芯片70的第2电极焊盘(源极焊盘)74对置。在第2芯片80的第3电极焊盘86与第1芯片70的第2电极焊盘74之间，例如设置焊料等导电性凸块(或者接合材料)51。第2芯片80的第3电极焊盘86经由导电性凸块51而与第1芯片70的第2电极焊盘74接合，与第2电极焊盘74电连接。即，第1芯片70与第2芯片80的源极电极彼此电连接。
如图6所示，第2芯片80的第4电极焊盘(漏极焊盘)85通过引线W而与源极端子S电连接。第2芯片80的第3栅极焊盘88通过引线W而与第2栅极端子G2电连接。即，第2芯片80的MOSFET的栅极电极经由第2栅极焊盘87、连接部件89、第3栅极焊盘88及引线W而与第2栅极端子G2电连接。
搭载有第1芯片70及第2芯片80的引线框架90安装于布线基板上。第1芯片70、第2芯片80及引线框架90由树脂覆盖而被封装化。在图6中，布线层53、54、55表示在布线基板设置的布线层。布线层53与第1栅极端子G1电连接。布线层54与电源端子VDD电连接。布线层55与第2栅极端子G2电连接。
如图8所示，第1芯片70的第1栅极焊盘75通过布线63而与栅极驱动器61电连接。布线63包含图6所示的引线W、第1栅极端子G1及布线层53等。
与第1芯片70的源极电极及第2芯片80的源极电极电连接的第2电极焊盘74上，经由布线64而被赋予电压VDD。布线64包含图6所示的引线W、电源端子VDD及布线层54等。
第2芯片80的第3栅极焊盘88通过布线65而与第2芯片驱动电路62电连接。布线65包含图6所示的引线W、第2栅极端子G2及布线层55等。
根据第2实施方式的半导体装置2，通过将第2芯片80搭载于第1芯片70上，从而封装内的能够搭载第1芯片70的区域扩展。由此，能够增大第1芯片70的芯片尺寸，能够减小导通电阻。
第1芯片70的第2电极焊盘(源极焊盘)74与第2芯片80的第3电极焊盘(源极焊盘)86不经由引线而是通过导电性凸块51连接。由此，能够减小第1芯片70与第2芯片80的源极电极彼此的连接部中的寄生电感，能够减小功率电流环中的阻尼振荡。
在使第2芯片80的第3电极焊盘86与第1芯片70的第2电极焊盘74接合时，使第2芯片80中的设置有第3电极焊盘86的第3面83与第1芯片70中的设置有第2电极焊盘74的第1面71对置。在第2芯片80的第3面83还设置有第2栅极焊盘87。根据第2实施方式，在第2芯片80中的第3面83的相反侧的第4面84设置第3栅极焊盘88，通过连接部件89将第4面84的第3栅极焊盘88与第3面83的第2栅极焊盘87连接。由此，能够将引线W连接于第2芯片80中的在不与第1芯片70对置的第4面84设置的第3栅极焊盘88，使第2芯片80的栅极电极与外部电路电连接。
包含p沟道型MOSFET的第2芯片80在与第1芯片70的级联连接中进行理想的开尔文连接。即，第1芯片70与第2芯片80的源极电极彼此的连接部(第2电极焊盘74、电源端子VDD)作为与第1芯片70的栅极电流环(在图8中通过白色粗箭头表示)的返回线连接的驱动器源极端子发挥功能。由此，相比于将n沟道型MOSFET与第1芯片70级联连接的结构，能够缩短栅极电流环，能够实现栅极电流环中的由寄生电感的减小引起的阻尼振荡的减小。
如图6所示，与第2电极焊盘74电连接的电源端子VDD在与第1面71平行的第1方向d1上位于与第1栅极焊盘75电连接的第1栅极端子G1和与第3栅极焊盘88电连接的第2栅极端子G2之间。由此，如图8所示，能够使形成栅极电流环的布线63和布线64沿与第1方向d1交叉的方向平行地接近配置，能够减小栅极信号中的噪声。
[第3实施方式]
参照图9～图14的(b)对第3实施方式的半导体装置3进行说明。
半导体装置3具有布线基板100、第1导电部件141、第2导电部件142、第3导电部件143、第1芯片111A、第2芯片111B、第3芯片112A和第4芯片112B。
如图9所示，在第1端子101与第2端子102之间，串联连接有高电位侧器件110A和低电位侧器件110B。高电位侧器件110A包含级联连接的第1芯片111A和第3芯片112A。低电位侧器件110B包含级联连接的第2芯片111B和第4芯片112B。
第1导电部件141、第2导电部件142及第3导电部件143是金属部件，例如包含铜。第1导电部件141、第2导电部件142及第3导电部件143设置于布线基板100上，经由在布线基板100形成的布线层而与外部电路连接。
如图10所示，第1导电部件141具有第1接合部141a。第2导电部件142具有第2接合部142a和第3接合部142b。第3导电部件143具有第4接合部143a。第1接合部141a的上表面的高度及第3接合部142b的上表面的高度比第2接合部142a的上表面的高度及第4接合部143a的上表面的高度高。在本说明书中，“高度”表示从布线基板100的上表面起的高度。第1接合部141a及第3接合部142b例如可以是包含硅芯片的结构。
第1芯片111A及第2芯片111B包含例如在栅极没有输入信号的情况下成为导通的常导通型的HEMT。第1芯片111A及第2芯片111B能够包含与第1实施方式的第1芯片10相同的图5所示的元件部30。即，第1芯片111A及第2芯片111B分别包含第1半导体层40，该第1半导体层40包含n型的氮化物半导体层42。
第1芯片111A及第2芯片111B分别具有与布线基板100的上表面对置的第1面121、第1面121的相反侧的第2面122、在第1面121设置的第1电极焊盘131和在第1面121设置的第2电极焊盘132。另外，第1芯片111A及第2芯片111B分别如图12所示具有在第1面121设置的第1栅极焊盘136。
第2面122例如是图5所示的元件部30的基板31的背面。在元件部30中的第2氮化物半导体层42上，设置有将漏极电极32、源极电极33及栅极电极34覆盖的绝缘膜，在该绝缘膜上设置有第1电极焊盘131、第2电极焊盘132及第1栅极焊盘136。
第1电极焊盘131是与漏极电极32电连接的漏极焊盘。第2电极焊盘132是与源极电极33电连接的源极焊盘。第1栅极焊盘136与栅极电极34电连接。
第3芯片112A及第4芯片112B是在栅极没有输入信号的情况下成为断开的常断开型，例如包含p沟道型的MOSFET。第3芯片112A及第4芯片112B分别具有第3面123、第3面123的相反侧的第4面124、包含p型的沟道的第2半导体层135、在第4面124设置的第3电极焊盘133和在第3面123设置的第4电极焊盘134。
第3芯片112A设置于第2导电部件142的第2接合部142a上。第4芯片112B设置于第3导电部件143的第4接合部143a上。第3芯片112A的第3面123与第1芯片111A的第1面121对置。第4芯片112B的第3面123与第2芯片111B的第1面121对置。
第2半导体层135例如为硅层，包含p型的沟道。第3芯片112A及第4芯片112B是在第2半导体层135的厚度方向(将第3电极焊盘133和第4电极焊盘134连结的纵向)流过电流的纵向型器件。第3电极焊盘133作为MOSFET的漏极电极发挥功能。第4电极焊盘134作为MOSFET的源极电极发挥功能。
另外，如图11所示，第3芯片112A及第4芯片112B分别具有在第3面123设置的第2栅极焊盘137。第2栅极焊盘137与MOSFET的栅极电极电连接。
如图10所示，第1芯片111A的第1电极焊盘131与第1导电部件141的第1接合部141a的上表面对置。第1芯片111A的第1电极焊盘131例如通过焊料等导电性的接合材料151而与第1导电部件141的第1接合部141a的上表面接合，与第1导电部件141电连接。
第3芯片112A的第3电极焊盘133例如通过焊料、银膏等导电性的接合材料152而与第2导电部件142的第2接合部142a接合，与第2导电部件142电连接。
第1芯片111A的第2电极焊盘132与第3芯片112A的第4电极焊盘134对置，例如通过焊料等导电性的接合材料153而与第3芯片112A的第4电极焊盘134接合。即，将第1芯片111A和第3芯片112A的源极电极彼此电连接。
第2芯片111B的第1电极焊盘131与第2导电部件142的第3接合部142b的上表面对置。第2芯片111B的第1电极焊盘131例如通过焊料等导电性的接合材料154而与第2导电部件142的第3接合部142b的上表面接合，与第2导电部件142电连接。通过第2导电部件142将第3芯片112A的第3电极焊盘133与第2芯片111B的第1电极焊盘131电连接。
第4芯片112B的第3电极焊盘133例如通过焊料、银膏等导电性的接合材料156而与第3导电部件143的第4接合部143a接合，与第3导电部件143电连接。
第2芯片111B的第2电极焊盘132与第4芯片112B的第4电极焊盘134对置，例如通过焊料等导电性的接合材料157而与第4芯片112B的第4电极焊盘134接合。即，第2芯片111B与第4芯片112B的源极电极彼此电连接。
如图11所示，半导体装置3还具有第4导电部件144和第5导电部件145。第4导电部件144及第5导电部件145为金属部件，例如包含铜。第4导电部件144及第5导电部件145设置于布线基板100上，经由在布线基板100形成的布线层而与外部电路连接。
与第3芯片112A的第2栅极焊盘137和第4芯片112B的第2栅极焊盘137相对应而在布线基板100上设置有2个第4导电部件144。与第1芯片111A的第1栅极焊盘136和第2芯片111B的第1栅极焊盘136相对应而在布线基板100上设置有2个第5导电部件145。
第1芯片111A没有叠加于第3芯片112A的第2栅极焊盘137之上。第2芯片111B没有叠加于第4芯片112B的第2栅极焊盘137之上。第3芯片112A及第4芯片112B各自的第2栅极焊盘137通过引线W而与各个第4导电部件144电连接。
第1芯片111A及第2芯片111B各自的第1栅极焊盘136与各个第5导电部件145的上表面对置。第1芯片111A及第2芯片111B各自的第1栅极焊盘136例如通过焊料等导电性的接合材料而与各个第5导电部件145的上表面接合，与第5导电部件145电连接。
如图10所示，半导体装置3还具有金属部件161A、161B、绝缘片162和散热部件200。金属部件161A、161B、绝缘片162及散热部件200设置于第1芯片111A的第2面122上及第2芯片111B的第2面122上。
金属部件161A、161B例如包含铜。第1芯片111A及第2芯片111B各自的第2面122例如通过焊料、银膏等导热性优异的接合材料158而与金属部件161A、161B接合。在第1芯片111A的第2面122上设置的金属部件161A与在第2芯片111B的第2面122上设置的金属部件161B彼此分离。
在金属部件161A、161B上隔着导热性优异的绝缘片162而设置有散热部件200。散热部件200例如是具有多个散热片的金属部件。散热部件200和布线基板100例如通过多个销165而相互地被固定。金属部件161A、161B、绝缘片162及散热部件200彼此密接。
半导体装置3还具有在布线基板100与绝缘片162之间设置的树脂部件300(在图10中通过单点划线表示)。树脂部件300将第1导电部件141、第2导电部件142、第3导电部件143、第4导电部件144、第5导电部件145、第1芯片111A、第2芯片111B、第3芯片112A、第4芯片112B及金属部件161A、161B覆盖。
根据第3实施方式的半导体装置3，将高电位侧器件110A和低电位侧器件110B进行1体封装化，高电位侧器件110A和低电位侧器件110B在封装内通过第2导电部件142电连接。由此，能够减小高电位侧器件110A与低电位侧器件110B的电连接部中的寄生电感及电阻。
第1芯片111A及第2芯片111B的第2面122不与布线基板100接合，而是朝向布线基板100的上方。因此，能够在第2面122设置金属部件161A、161B、散热部件200。由此，能够提高第1芯片111A及第2芯片111B的散热性，特别是能够抑制高输出时的效率降低。
接下来，对第3实施方式的半导体装置3的制造方法的一个例子进行说明。
如图13的(a)所示，在带部501上搭载第1导电部件141及第2导电部件142。另外，在带部501上还搭载第3导电部件143。在第2导电部件142的第2接合部142a上，例如经由焊料、银膏等导电性的接合材料152而搭载第3芯片112A。第3芯片112A的第3电极焊盘133经由接合材料152而与第2导电部件142的第2接合部142a的上表面接合。另外，在第3导电部件143的第4接合部143a上，例如经由焊料、银膏等导电性的接合材料156而搭载第4芯片112B。第4芯片112B的第3电极焊盘133经由接合材料156而与第3导电部件143的第4接合部143a的上表面接合。
接下来，如图13的(b)所示，第1芯片111A搭载于第1导电部件141上及第2导电部件142上。第1芯片111A的第1电极焊盘131例如通过焊料等导电性的接合材料151而与第1导电部件141的第1接合部141a的上表面接合。第1芯片111A的第2电极焊盘132例如通过焊料等导电性的接合材料153而与第3芯片112A的第4电极焊盘134接合。与第1芯片111A同样地，第2芯片111B的第1电极焊盘131例如通过焊料等导电性的接合材料154而与第2导电部件142的第3接合部142b的上表面接合。第2芯片111B的第2电极焊盘132例如通过焊料等导电性的接合材料157而与第4芯片112B的第4电极焊盘134接合。
然后，在第1芯片111A的第2面122上接合金属部件161A，在第2芯片111B的第2面122上接合金属部件161B。然后，通过树脂部件300将第1导电部件141、第2导电部件142、第3导电部件143、第1芯片111A、第2芯片111B、第3芯片112A、第4芯片112B、金属部件161A、161B等进行封装。树脂部件300在形成为将金属部件161A、161B的上表面覆盖后，被研磨，金属部件161A、161B的上表面被露出。通过将带部501剥离，从而能够将被封装后的半导体装置安装于布线基板100上。在金属部件161A、161B的上表面上，根据需要隔着绝缘片162而设置散热部件200。
图14的(a)及图14的(b)表示第3实施方式的半导体装置3的制造方法的其他例。
如图14的(a)所示，在带部502上搭载金属部件161A。在该金属部件161A上搭载第1芯片111A。第1芯片111A的第2面122例如通过焊料、银膏等接合材料158而与金属部件161A接合。同样地，在带部502上搭载金属部件161B。在该金属部件161B上搭载第2芯片111B。第2芯片111B的第2面122例如通过焊料、银膏等接合材料158而与金属部件161B接合。
另一方面，如图14的(b)所示，在带部501上搭载第1导电部件141及第2导电部件142。另外，在带部501上还搭载第3导电部件143。在第2导电部件142的第2接合部142a上经由接合材料152而搭载第3芯片112A。第3芯片112A的第3电极焊盘133经由接合材料152而与第2导电部件142的第2接合部142a的上表面接合。另外，在第3导电部件143的第4接合部143a上经由接合材料156而搭载第4芯片112B。第4芯片112B的第3电极焊盘133经由接合材料156而与第3导电部件143的第4接合部143a的上表面接合。
而且，将支撑于带部502的第1芯片111A及第2芯片111B在支撑于带部501的第1导电部件141、第2导电部件142及第3导电部件143上进行搭载。第1芯片111A搭载于第1导电部件141上及第2导电部件142上。第1芯片111A的第1电极焊盘131通过接合材料151而与第1导电部件141的第1接合部141a的上表面接合。第1芯片111A的第2电极焊盘132通过接合材料153而与第3芯片112A的第4电极焊盘134接合。与第1芯片111A同样地，第2芯片111B的第1电极焊盘131通过接合材料154而与第2导电部件142的第3接合部142b的上表面接合。第2芯片111B的第2电极焊盘132通过接合材料157而与第4芯片112B的第4电极焊盘134接合。
在将带部502剥离后，在第1芯片111A的第2面122上接合金属部件161A，在第2芯片111B的第2面122上接合金属部件161B。然后，通过树脂部件300将第1导电部件141、第2导电部件142、第3导电部件143、第1芯片111A、第2芯片111B、第3芯片112A、第4芯片112B、金属部件161A、161B等进行封装。树脂部件300在形成为将金属部件161A、161B的上表面覆盖后，被研磨，金属部件161A、161B的上表面被露出。通过将带部501剥离，从而能够将被封装后的半导体装置安装于布线基板100上。在金属部件161A、161B的上表面上，根据需要，隔着绝缘片162而设置散热部件200。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示出的，并不是要对发明的范围进行限定。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、变更。这些实施方式以及其变形包含于发明的范围及主旨，并且包含于权利要求书所记载的发明和其等同的范围。

Claims (9)

1.一种半导体装置，其中，具备：
第1型的第1芯片，所述第1芯片具有：第1面、所述第1面的相反侧的第2面、包含第1导电型的氮化物半导体层的第1半导体层、在所述第1面设置的第1电极焊盘、在所述第1面设置的第2电极焊盘、在所述第1面设置的第1栅极焊盘、在所述第1面设置的第3电极焊盘；以及
第2芯片，是在所述第1芯片的所述第1面上设置的与所述第1型不同的第2型的第2芯片，所述第2芯片具有：与所述第1芯片的所述第1面对置的第3面、所述第3面的相反侧的第4面、包含第2导电型的沟道的第2半导体层、在所述第4面设置的第4电极焊盘、在所述第3面设置且与所述第1芯片的所述第2电极焊盘接合的第5电极焊盘、在所述第3面设置且与所述第1芯片的所述第3电极焊盘接合的第2栅极焊盘。
2.如权利要求1所述的半导体装置，其中，
还具有：与所述第1栅极焊盘电连接的第1栅极端子、与所述第2电极焊盘电连接的电源端子、与所述第3电极焊盘电连接的第2栅极端子，
所述第2电极焊盘在与所述第1面平行的第1方向上位于所述第1栅极焊盘与所述第3电极焊盘之间，
所述电源端子在所述第1方向上位于所述第1栅极端子与所述第2栅极端子之间。
3.一种半导体装置，其中，具备：
第1型的第1芯片，所述第1芯片具有：第1面、所述第1面的相反侧的第2面、包含第1导电型的氮化物半导体层的第1半导体层、在所述第1面设置的第1电极焊盘、在所述第1面设置的第2电极焊盘、在所述第1面设置的第1栅极焊盘；以及
第2芯片，是在所述第1芯片的所述第1面上设置的与所述第1型不同的第2型的第2芯片，所述第2芯片具有：与所述第1芯片的所述第1面对置的第3面、所述第3面的相反侧的第4面、包含第2导电型的沟道的第2半导体层、在所述第3面设置且与所述第1芯片的所述第2电极焊盘接合的第3电极焊盘、在所述第3面设置的第2栅极焊盘、在所述第4面设置的第4电极焊盘、在所述第4面设置的第3栅极焊盘、将所述第3面与所述第4面之间贯通且将所述第2栅极焊盘与所述第3栅极焊盘电连接的连接部件。
4.如权利要求3所述的半导体装置，其中，
还具有：与所述第1栅极焊盘电连接的第1栅极端子、与所述第2电极焊盘电连接的电源端子、与所述第3栅极焊盘电连接的第2栅极端子，
所述电源端子在与所述第1面平行的第1方向上位于所述第1栅极端子与所述第2栅极端子之间。
5.如权利要求1至4中任一项所述的半导体装置，其中，
所述第1芯片包含HEMT即高电子迁移率晶体管，
所述第2芯片包含p沟道型的MOSFET即金属氧化物半导体场效应晶体管。
6.一种半导体装置，其中，具备：
第1导电部件，具有第1接合部；
第2导电部件，具有第2接合部和第3接合部；
第3导电部件，具有第4接合部；
第1型的第1芯片；
所述第1型的第2芯片；
第2型的第3芯片，在所述第2导电部件的所述第2接合部上设置，所述第2型与所述第1型不同；以及
所述第2型的第4芯片，在所述第3导电部件的所述第4接合部上设置，
所述第1芯片及所述第2芯片分别具有：第1面、所述第1面的相反侧的第2面、包含第1导电型的氮化物半导体层的第1半导体层、在所述第1面设置的第1电极焊盘、在所述第1面设置的第2电极焊盘，
所述第3芯片及所述第4芯片分别具有：与所述第1面对置的第3面、所述第3面的相反侧的第4面、包含第2导电型的沟道的第2半导体层、在所述第4面设置的第3电极焊盘、在所述第3面设置的第4电极焊盘，
所述第1芯片的所述第1电极焊盘与所述第1导电部件的所述第1接合部接合，
所述第3芯片的所述第3电极焊盘与所述第2导电部件的所述第2接合部接合，
所述第1芯片的所述第2电极焊盘与所述第3芯片的所述第4电极焊盘接合，
所述第2芯片的所述第1电极焊盘与所述第2导电部件的所述第3接合部接合，
所述第4芯片的所述第3电极焊盘与所述第3导电部件的所述第4接合部接合，
所述第2芯片的所述第2电极焊盘与所述第4芯片的所述第4电极焊盘接合。
7.如权利要求6所述的半导体装置，其中，
还具有在所述第1芯片的所述第2面上及所述第2芯片的所述第2面上设置的散热部件。
8.如权利要求6或7所述的半导体装置，其中，
还具有第4导电部件，
所述第3芯片及所述第4芯片分别还具有栅极焊盘，该栅极焊盘设置于所述第3面，且通过引线而与所述第4导电部件电连接。
9.如权利要求6或7所述的半导体装置，其中，
所述第1芯片及所述第2芯片包含HEMT即高电子迁移率晶体管，
所述第3芯片及所述第4芯片包含p沟道型的MOSFET即金属氧化物半导体场效应晶体管。
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