CN117936486A - 一种功率器件封装结构及其制备方法 - Google Patents

Abstract

本发明涉及一种功率器件封装结构及其制备方法，属于功率器件领域，用于改善封装工艺复杂以及寄生电阻、寄生电感过高的问题。该功率器件封装结构包括：引线框架，包括第一连接区，所述第一连接区内包括第一金属区和第二金属区；第一半导体器件，设置在所述第一连接区上，所述第一半导体器件的第一表面包括第一电极和第二电极，所述第一电极在垂直方向至少部分重合于第一金属区，所述第二电极在垂直方向至少部分重合于第二金属区；其中，所述第一电极电连接至第一金属区，所述第二电极电连接至第二金属区。本发明封装工艺简单，且可以有效降低寄生电阻和寄生电感。

Description

一种功率器件封装结构及其制备方法

技术领域

本发明涉及功率器件领域，特别地涉及一种功率器件封装结构。

背景技术

半导体封装在电子工业中具有关键作用，它通过提供物理保护、实现电气连接、强化热管理和机械支撑等功能，确保半导体芯片能够在各种环境下稳定、可靠地工作。封装技术的进步促进了器件的小型化、高密度集成，提升了散热效率和整体可靠性，并且通过标准化和自动化生产降低了成本，便于大规模生产和组装，从而推动了电子产品技术的持续发展与创新。

现有技术中，器件的电极和引线框架或其他器件电极的连接存在诸多问题，使得器件性能受到影响。

比如，对于一些Cascode（共源共栅）器件，需要至少3个芯片来完成，装片工艺复杂，流程长，需要的焊料也更多。图1是现有技术中常规的氮化镓Cascode器件封装示意图。如图所示，其中包括芯片11、芯片12和芯片13。芯片11可以是一种HEMT器件，芯片12可以是一种用于辅助电连接的基岛，芯片13可以是一种MOS器件。其中，芯片11的漏极通过连接线104电连接至引线框架10的漏极接触区14，芯片11的源极通过连接线101电连接至芯片12，通过芯片12电连接至芯片13的漏极，芯片13的栅极通过连接线105电连接至引线框架10的栅极接触区15，芯片13的源极通过连接线102电连接至引线框架10的源极接触区（未示出），芯片11的栅极通过连接线103电连接至引线框架10的源极接触区（未示出）。

图2是图1封装结构的等效电路图，其中连接线101的电感为Lint1，连接线102的电感为Lint2，连接线103的电感为Lint3，连接线104的电感为Ld，连接线105的电感为Lg（寄生电阻与图中类似）。从图中可以看出，这种封装方式的连接线非常多，工艺复杂。更为严重的是，连接线的存在增加了寄生电感和寄生电阻，对于功率器件性能造成一定的影响。

类似地，对于现有的D-MODE结构器件、E-Mode结构器件或者垂直结构器件等半导体器件同样存在上述问题。

因此，亟需一种新的结构来改善封装工艺复杂以及寄生电阻、寄生电感过高的问题。

发明内容

针对现有技术中存在的技术问题，本发明提出了一种功率器件封装结构，包括：引线框架，包括第一连接区，所述第一连接区内包括第一金属区和第二金属区；第一半导体器件，设置在所述第一连接区上，所述第一半导体器件的第一表面包括第一电极、第二电极和第三电极，所述第一电极在垂直方向至少部分重合于第一金属区，所述第二电极在垂直方向至少部分重合于第二金属区；其中，所述第一电极电连接至第一金属区，所述第二电极电连接至第二金属区，所述第三电极电连接至所述引线框架。

可选地，其中，所述第一连接区进一步包括第三金属区；所述第三电极设置在所述第一半导体器件的第一表面，所述第三电极在垂直方向至少部分重合于第三金属区；其中，所述第三电极电连接至第三金属区。

可选地，其中，所述引线框架，包括第二连接区，其中所述第二连接区包括第三金属区；所述第三电极设置在所述第一半导体器件的第二表面；所述第三电极通过条带键合连接至所述第二连接区。

可选地，其中，所述引线框架上设置有第二半导体器件，其中所述第二半导体器件的第一电极连接至所述第一半导体器件的第三电极，所述第二半导体器件的第二电极通过引线框架电连接至所述第一半导体器件的第一电极，所述第二半导体器件的第三电极连接至第三金属区。

可选地，其中，所述第一半导体器件的第一电极和第二电极通过桥接基岛电连接至所述第一金属区和第二金属区。

可选地，其中，所述桥接基岛至少包括至少两个桥接区，所述两个桥接区包括通孔，其中第一桥接区的通孔数量少于第二桥接区，所述通孔内包括导电材料。

可选地，其中，第一桥接区在垂直方向至少部分重合于所述第一电极或第一金属区，第二桥接区在垂直方向至少部分重合于所述第二电极或第二金属区。

本发明还包括一种功率器件封装结构的制备方法，其中包括：提供一引线框架，包括第一连接区，所述第一连接区内包括第一金属区和第二金属区；提供第一半导体器件，所述第一半导体器件的第一表面包括第一电极、第二电极和第三电极，其中所述第一电极在垂直方向至少部分重合于第一金属区，所述第二电极在垂直方向至少部分重合于第二金属区；通过焊料将所述第一电极电连接至第一金属区，将所述第二电极电连接至第二金属区，将所述第三电极电连接至所述引线框架。

可选地，其中，所述第一连接区进一步包括第三金属区；所述第三电极设置在所述第一半导体器件的第一表面，所述第三电极在垂直方向至少部分重合于第三金属区；通过焊料将所述第三电极电连接至第三金属区。

可选地，其中，所述引线框架，包括第二连接区，其中所述第二连接区包括第三金属区；所述第三电极设置在所述第一半导体器件的第二表面；通过条带键合将所述第三电极连接至第二连接区。

可选地，其中，所述引线框架上设置有第二半导体器件，其中所述第二半导体器件的第一电极连接至所述第一半导体器件的第三电极；通过焊料将所述第二半导体器件的第二电极电连接至引线框架，并点耦合至所述第一半导体器件的第一电极；通过焊料将所述第二半导体器件的第三电极连接至第三金属区。

可选地，进一步包括：在所述第一半导体器件和所述引线框架之间设置桥接基岛；通过桥接基岛所述第一半导体器件的第一电极和第二电极分别电连接至所述第一金属区和第二金属区。

可选地，其中，所述桥接基岛至少包括至少两个桥接区，所述两个桥接区包括通孔，其中第一桥接区的通孔数量少于第二桥接区，所述通孔内包括导电材料。

可选地，其中，第一桥接区在垂直方向至少部分重合于所述第一电极或第一金属区，第二桥接区在垂直方向至少部分重合于所述第二电极或第二金属区。

利用本发明，可以直接通过焊料等装片材料将芯片正面焊接到框架表面，后续常规塑封、分离，即可完成器件封装。与常规器件相比，可减少正面连接线的数量，降低寄生电阻和寄生电感对功率器件的影响。本发明整体工艺流程简单，无需像传统倒装工艺一样在芯片正面生长铜柱锡球，在成本方面可有大幅降低。本发明既可以用飞线的方式进行电连接，也可以是条带键和的方式进行电连接，工艺更加简单。另外，本发明在装片工艺上可以减少芯片的使用，装片工艺流程减少，所需要的焊料也进一步减少，对于成本可有进一步降低。本发明还减少了器件的连接线，可以减少连接的寄生电阻和寄生电感，提升器件的效率和性能。

附图说明

下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：

图1是现有技术中常规的氮化镓Cascode器件封装示意图；

图2是图1封装结构的等效电路图；

图3是根据本发明的一个实施例一种封装框架结构示意图；

图4是根据本发明的一个实施例一种E-MODE器件结构示意图；

图5是根据本发明的一个实施例一种E-MODE器件装片结构示意图；

图6是根据本发明的一个实施例一种E-MODE器件装片A-A方向截面示意图；

图7是根据本发明的一个实施例一种垂直结构芯片示意图；

图8是根据本发明的另一个实施例一种封装框架结构示意图；

图9是根据本发明的一个实施例一种垂直结构芯片封装结构示意图；

图10是根据本发明的一个实施例一种D-MODE器件结构示意图；

图11是根据本发明的另一个实施例一种封装框架结构示意图；

图12是根据本发明的一个实施例一种Cascode器件封装示意图；

图13是图12封装结构的等效电路图；

图14是根据本发明的一个实施例一种桥接基岛结构示意图；

图15是根据本发明的一个实施例一种桥接基岛安装结构示意图；

图16是根据本发明的一个实施例一种功率器件封装结构的制备方法流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

针对现有技术中存在的技术问题，本发明提出了一种功率器件封装结构，如图3至6所示。其中，图3为图6中的引线框架23的结构示意图，图4为图6中第一半导体器件21的结构示意图。如图所示，该功率器件封装结构包括：引线框架23，引线框架23包括第一连接区20。在第一连接区20内包括第一金属区201和第二金属区202。第一半导体器件21，设置在第一连接区20上。第一半导体器件21的第一表面包括第一电极211、第二电极212和第三电极213。第一电极211在垂直方向至少部分重合于第一金属区201，第二电极212在垂直方向至少部分重合于第二金属区202。其中，第一电极211电连接至第一金属区201，第二电极212电连接至第二金属区202。

在一些实施例中，第一连接区20进一步包括第三金属区203。第三电极213设置在第一半导体器件21的第一表面，第三电极213在垂直方向至少部分重合于第三金属区203。其中，第三电极213电连接至第三金属区203。

对于本实施例，第一半导体器件21可以是一种E-Mode器件，尤其是氮化镓E-Mode器件的装片。第一电极211可以是E-Mode器件的源极，第二电极212可以是E-Mode器件的栅极，第三电极213可以是E-Mode器件的漏极。

在本实施例中，可以直接通过焊料22等装片材料，将第一半导体器件21的第一表面（或称正面）焊接到引线框架23表面。然后经过塑封、分离，即可完成氮化镓E-Mode器件封装。

与传统E-Mode器件封装显著的区别是，从图5的角度看，是E-Mode芯片背面（即第二表面）朝上，正面直接通过正装的装片工艺，将各个电极与定制框架金属区进行对准焊接。无需打线，尽可能的减少了Wire Bond工艺带来的寄生电阻和寄生电感造成的影响。而且整体工艺流程简单，无需像传统倒装工艺一样在E-Mode芯片正面生长铜柱锡球，成本方面极大地降低。

在一些实施例中，封装结构还可以是如图7至图9所示的结构。在一些实施例中，该封装结构包括半导体器件21和引线框架23。其中，图9中蓝色部分为第一半导体器件21。其中，第一半导体器件21的第一电极211和第二电极212设置在第一半导体器件21的第一表面，第三电极213设置在第一半导体器件21的第二表面。在一些实施例中，第一表面和第二表面是相对的两个面。在一些实施例中，引线框架23包括其中，包括第一金属区201和第二金属区202，二者共同构成第一连接区20。引线框架23还包括第二连接区26，其中第二连接区26包括第三金属区203。在进行封装时，第一电极211和第二电极212分别对应于第一金属区201和第二金属区202，进行电连接处理。此时，位于第一半导体器件21第二表面的第三电极213露出。通过条带键合27的方式将第三电极213电连接至第二连接区26的第三金属区203。

在一些实施例中，第一半导体器件21可以是一种垂直结构器件。在一些实施例中，第一电极211可以是垂直结构器件的源极，第二电极212可以是垂直结构器件的栅极，第三电极213可以是垂直结构器件的漏极。

现有技术中，往往通过飞线（wire bond）的方式进行连接（类似图1的方式）。这样不但工艺复杂，而且会产生寄生电阻和寄生电容。本发明中，针对垂直型结构器件，同样可以直接通过焊料等装片材料，将芯片正面（即第一表面）焊接到框架表面。后续常规塑封、分离，即可完成器件封装。与常规的垂直型结构器件相比，减少了正面连接线的数量，降低寄生电阻和寄生电感对功率器件的影响。对于本实施例来说，可以用飞线的方式进行电连接，也可以也可以是图中条带键和的方式进行电连接，工艺更加简单。

在一些实施例中，封装的器件可能是多个，如图10至13所示。其中，引线框架23上设置有第一半导体器件21和第二半导体器件24，其中第二半导体器件24的第一电极通过第一连接线421电连接至第一半导体器件21的第三电极213，第二半导体器件24的第二电极通过第二连接线423电连接至引线框架23，第二半导体器件24的第三电极通过第三连接线424电连接至第三金属区203。其中，第一半导体器件21的第一电极211和第二电极212以类似图9的方式电连接至引线框架23。

在一些实施例中，第一半导体器件21可以是一种MOS器件，第二半导体器件24可以是一种D-mode器件。在一些实施例中，图12可以是一种caccode的封装结构。

在一些实施例中，图13是图12所示结构的等效电路图。如图13和图2所示的等效电路，本发明方案中不存在寄生电容Lg和Lint2。

针对Cascode器件，同样可以使用本发明方法，对MOS进行装片，再使用对D-Mode芯片装片，最终再通过连接线或者条带键合的方式形成Cascode电路结构。与常规的Cascode器件封装相比，由至少3个芯片来完成节省成只需要2个芯片即可。装片工艺流程减少，所需要的焊料也进一步减少，对于成本有极大的降低。并且减少了MOS器件的连接线，可以极大的减少Cascode连接的寄生电阻和寄生电感，提升Cascode器件的效率和性能。

在一些实施例中，如图14和15所示。第一半导体器件21的第一电极211和第二电极212通过桥接基岛56电连接至第一金属区201和第二金属区202。

在一些实施例中，其中，桥接基岛56至少包括至少两个桥接区，两个桥接区包括通孔53，其中第一桥接区51的通孔数量多于第二桥接区52，通孔53内包括导电材料。在一些实施例中，其中，第一桥接区51在垂直方向至少部分重合于第一电极或第一金属区201，第二桥接区52在垂直方向至少部分重合于第二电极或第二金属区202。

在一些实施例中，第一半导体器件21和第二半导体器件24的第一电极可以是它们各自的源极，第二电极可以是它们各自的栅极，第三电极可以是它们各自的漏极。

桥接基岛的设计中可能包含各种先进的工艺技术，这些都极大地提高了基岛的电气性能和机械强度，使得桥接基岛在承载芯片封装、模块连接、系统整合等领域表现出卓越的效能。此外，桥接基岛的优点还包括优良的散热性能，尤其在现代高功率、高密度电子设备中，良好的散热设计能够有效延长元器件寿命，提高设备运行可靠性。同时，桥接基岛还具有高度的设计灵活性，可按照具体的应用场景进行定制化设计，满足各类特殊功能需求。

本发明还包括一种功率器件封装结构的制备方法，如图16所示，其中包括：

S601：提供一引线框架23，包括第一连接区20，第一连接区20内包括第一金属区201和第二金属区202。

S602：提供第一半导体器件21，第一半导体器件21的第一表面包括第一电极211、第二电极212和第三电极213，其中第一电极211在垂直方向至少部分重合于第一金属区201，第二电极212在垂直方向至少部分重合于第二金属区202。

S603：通过焊料将第一电极211电连接至第一金属区201，将第二电极212电连接至第二金属区202，将第三电极213电连接至引线框架23。

在一些实施例中，其中，第一连接区20进一步包括第三金属区203；第三电极213设置在第一半导体器件21的第一表面，第三电极213在垂直方向至少部分重合于第三金属区203；通过焊料将第三电极213电连接至第三金属区203。

在一些实施例中，其中，引线框架23，包括第二连接区26，其中第二连接区26包括第三金属区203；第三电极213设置在第一半导体器件21的第二表面；通过条带键合27将第三电极213连接至第二连接区26。

在一些实施例中，其中，引线框架23上设置有第二半导体器件24，其中第二半导体器件24的第一电极连接至第一半导体器件21的第三电极213；通过焊料将第二半导体器件24的第二电极电连接至引线框架，并电耦合至第一半导体器件21的第一电极211；通过焊料将第二半导体器件24的第三电极连接至第三金属区203。

与传统器件封装显著的区别是，本发明方法是芯片背面（即第二表面）朝上，正面直接通过正装的装片工艺，将各个电极与定制框架金属区进行对准焊接。无需打线，尽可能的减少了Wire Bond工艺带来的寄生电阻和寄生电感造成的影响。而且整体工艺流程简单，无需像传统倒装工艺一样在E-Mode芯片正面生长铜柱锡球，成本方面极大地降低。

针对Cascode器件，同样可以使用本发明方法，对MOS进行装片，再使用对D-Mode芯片装片，最终再通过连接线或者条带键合的方式形成Cascode电路结构。与常规的Cascode器件封装相比，由至少3个芯片来完成节省成只需要2个芯片即可。装片工艺流程减少，所需要的焊料也进一步减少，对于成本有极大的降低。并且减少了MOS器件的连接线，可以极大的减少Cascode连接的寄生电阻和寄生电感，提升Cascode器件的效率和性能。

在一些实施例中，进一步包括：在第一半导体器件21和引线框架23之间设置桥接基岛；通过桥接基岛第一半导体器件21的第一电极211和第二电极212分别电连接至第一金属区和第二金属区。

在一些实施例中，其中，桥接基岛至少包括至少两个桥接区，两个桥接区包括通孔，其中第一桥接区的通孔数量少于第二桥接区，通孔内包括导电材料。

在一些实施例中，其中，第一桥接区在垂直方向至少部分重合于第一电极或第一金属区，第二桥接区在垂直方向至少部分重合于第二电极或第二金属区。

本方法中，桥接基岛的设计中可能包含各种先进的工艺技术，这些都极大地提高了基岛的电气性能和机械强度，使得桥接基岛在承载芯片封装、模块连接、系统整合等领域表现出卓越的效能。此外，桥接基岛的优点还包括优良的散热性能，尤其在现代高功率、高密度电子设备中，良好的散热设计能够有效延长元器件寿命，提高设备运行可靠性。同时，桥接基岛还具有高度的设计灵活性，可按照具体的应用场景进行定制化设计，满足各类特殊功能需求。

上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (14)

1.一种功率器件封装结构，其特征在于，包括：

引线框架，包括第一连接区，所述第一连接区内包括第一金属区和第二金属区；

第一半导体器件，设置在所述第一连接区上，所述第一半导体器件的第一表面包括第一电极、第二电极和第三电极，所述第一电极在垂直方向至少部分重合于第一金属区，所述第二电极在垂直方向至少部分重合于第二金属区；

其中，所述第一电极电连接至第一金属区，所述第二电极电连接至第二金属区，所述第三电极电连接至所述引线框架。

2.根据权利要求1所述的功率器件封装结构，其特征在于，其中，所述第一连接区进一步包括第三金属区；

所述第三电极设置在所述第一半导体器件的第一表面，所述第三电极在垂直方向至少部分重合于第三金属区；

其中，所述第三电极电连接至第三金属区。

3.根据权利要求1所述的功率器件封装结构，其特征在于，其中，所述引线框架，包括第二连接区，其中所述第二连接区包括第三金属区；

所述第三电极设置在所述第一半导体器件的第二表面；

所述第三电极通过条带键合连接至所述第二连接区。

4.根据权利要求3所述的功率器件封装结构，其特征在于，其中，所述引线框架上设置有第二半导体器件，其中所述第二半导体器件的第一电极连接至所述第一半导体器件的第三电极，所述第二半导体器件的第二电极通过引线框架电连接至所述第一半导体器件的第一电极，所述第二半导体器件的第三电极连接至第三金属区。

5.根据权利要求3或4所述的功率器件封装结构，其特征在于，其中，所述第一半导体器件的第一电极和第二电极通过桥接基岛电连接至所述第一金属区和第二金属区。

6.根据权利要求5所述的功率器件封装结构，其特征在于，其中，所述桥接基岛至少包括至少两个桥接区，所述两个桥接区包括通孔，其中第一桥接区的通孔数量少于第二桥接区，所述通孔内包括导电材料。

7.根据权利要求6所述的功率器件封装结构，其特征在于，其中，第一桥接区在垂直方向至少部分重合于所述第一电极或第一金属区，第二桥接区在垂直方向至少部分重合于所述第二电极或第二金属区。

8.一种功率器件封装结构的制备方法，其特征在于，其中包括：

提供一引线框架，包括第一连接区，所述第一连接区内包括第一金属区和第二金属区；

提供第一半导体器件，所述第一半导体器件的第一表面包括第一电极、第二电极和第三电极，其中所述第一电极在垂直方向至少部分重合于第一金属区，所述第二电极在垂直方向至少部分重合于第二金属区；

通过焊料将所述第一电极电连接至第一金属区，将所述第二电极电连接至第二金属区，将所述第三电极电连接至所述引线框架。

9.根据权利要求8所述的功率器件封装结构的制备方法，其特征在于，其中，所述第一连接区进一步包括第三金属区；所述第三电极设置在所述第一半导体器件的第一表面，所述第三电极在垂直方向至少部分重合于第三金属区；

通过焊料将所述第三电极电连接至第三金属区。

10.根据权利要求8所述的功率器件封装结构的制备方法，其特征在于，其中，所述引线框架，包括第二连接区，其中所述第二连接区包括第三金属区；所述第三电极设置在所述第一半导体器件的第二表面；

通过条带键合将所述第三电极连接至第二连接区。

11.根据权利要求10所述的功率器件封装结构的制备方法，其特征在于，其中，所述引线框架上设置有第二半导体器件，其中所述第二半导体器件的第一电极连接至所述第一半导体器件的第三电极；

通过焊料将所述第二半导体器件的第二电极电连接至引线框架，并点耦合至所述第一半导体器件的第一电极；

通过焊料将所述第二半导体器件的第三电极连接至第三金属区。

12.根据权利要求10或11所述的功率器件封装结构的制备方法，其特征在于，进一步包括：

在所述第一半导体器件和所述引线框架之间设置桥接基岛；

通过桥接基岛所述第一半导体器件的第一电极和第二电极分别电连接至所述第一金属区和第二金属区。

13.根据权利要求12所述的功率器件封装结构的制备方法，其特征在于，其中，所述桥接基岛至少包括至少两个桥接区，所述两个桥接区包括通孔，其中第一桥接区的通孔数量少于第二桥接区，所述通孔内包括导电材料。

14.根据权利要求13所述的功率器件封装结构的制备方法，其特征在于，其中，第一桥接区在垂直方向至少部分重合于所述第一电极或第一金属区，第二桥接区在垂直方向至少部分重合于所述第二电极或第二金属区。