CN113410217A - 一种双管芯合封的共源共栅SiC功率器件 - Google Patents

一种双管芯合封的共源共栅SiC功率器件 Download PDF

Info

Publication number
CN113410217A
CN113410217A CN202110836964.XA CN202110836964A CN113410217A CN 113410217 A CN113410217 A CN 113410217A CN 202110836964 A CN202110836964 A CN 202110836964A CN 113410217 A CN113410217 A CN 113410217A
Authority
CN
China
Prior art keywords
sic
tube core
led out
substrate
power device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110836964.XA
Other languages
English (en)
Inventor
彭虎
杜睿
卢烁今
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Huatai Electronics Co Ltd
Original Assignee
Suzhou Huatai Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Huatai Electronics Co Ltd filed Critical Suzhou Huatai Electronics Co Ltd
Priority to CN202110836964.XA priority Critical patent/CN113410217A/zh
Publication of CN113410217A publication Critical patent/CN113410217A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种双管芯合封的共源共栅SiC功率器件，其中包含合封的SiC‑JFET管芯和Si‑LDMOS管芯，Si‑LDMOS管芯的漏极与SiC‑JFET管芯的源极相连，SiC‑JFET管芯的漏极从背面引出，作为SiC功率器件成品的漏极引出，Si‑LDMOS管芯的栅极引出作为SiC功率器件成品的栅极引出，Si‑LDMOS管芯的源极从背面引出，与SiC‑JFET管芯的栅极相连并引出作为SiC功率器件成品的源极引出。本发明提出了一种新封装结构，通过加大引线框架面积，将SI‑LDMOS管芯焊接在框架上，相应PIN脚直接引出，最大程度降低封装的共源极寄生电感。本发明通过若干优化封装方案，显著降低合封器件的源极寄生电感，提升SiC功率器件的开关性能。

Description

一种双管芯合封的共源共栅SiC功率器件
技术领域
本发明属于功率器件技术领域，具体涉及一种双管芯合封的共源共栅SiC功率器件。
背景技术
目前，常规的共源共栅结构的碳化硅(Cascode SiC)功率器件，通常采用Si-VDMOS(Vertical-Diffused Metal-Oxide-Semiconductor，垂直扩散金属氧化物半导体场效应晶体管)器件与SiC-JFET(碳化硅结型场效应管)进行双管芯合封。其对应的常规结构的VDMOS器件，其漏极通常由背面引出(Drain-down)，而栅极、源极分布于管芯的另一侧，很难通过单基岛和框架结构直接将MOS器件的源极引出到外部。而通常通过背面金属化、焊接等一系列工艺将相应电极通过基板引出外部的方法，可以获得较低的封装寄生串联电阻和封装寄生串联电感；这就意味着采用VDMOS器件进行合封设计的Cascode SiC功率器件，其源极串联电感、电阻通常较高。对于常规的平面封装方案，可以通过采用双基岛结构实现Cascode连接方式(即Si-MOS管的漏端(Drain)需要与SiC-JFET器件的源端(Source)相连，MOS器件的源极(Source)需要与JFET器件的栅极(Gate)相连)，常规SiC功率器件方案采用四组bonding线(键合线，其中与功率回路相关的bonding线两组)，并同时需要借助双基岛，才能够实现所需的电气连接。方案相对复杂，主功率回路电流路径交错曲折，封装引入的寄生杂散较大，这在很大程度上限制了封装后成品器件的整体性能(如器件的开关速度、开关振荡等性能)。
发明内容
本发明的主要目的在于提供一种双管芯合封的共源共栅SiC功率器件，从而克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：一种双管芯合封的共源共栅SiC功率器件，其特征在于，所述SiC功率器件包含合封的SiC-JFET管芯和Si-LDMOS管芯，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出，作为SiC功率器件成品的漏极引出，所述SI-LDMOS管芯的栅极引出作为SiC功率器件成品的栅极引出，所述SI-LDMOS管芯的源极从背面引出，与SIC-JFET管芯的栅极相连并引出作为SiC功率器件成品的源极引出。本发明提出了一种新封装结构，通过加大引线框架面积，将SI-LDMOS管芯焊接在框架上，相应PIN脚直接引出，最大程度降低封装的共源极寄生电感。
在一优选实施例中，所述SiC功率器件包括第一基板和第二基板，所述SI-LDMOS管芯直接固定于所述第一基板上，所述SIC-JFET管芯通过所述第二基板固定于所述第一基板上，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极引出作为SiC功率器件的栅极引出，所述SIC-JFET管芯的栅极通过第一基板与SI-LDMOS管芯的源极相连，所述SI-LDMOS管芯的源极从背面引出到第一基板作为SiC功率器件的源极引出。
在一优选实施例中，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与所述第一基板之间通过连接件相连，以及所述SI-LDMOS管芯的栅极以及所述SIC-JFET管芯的漏极通过连接件引出，所述SI-LDMOS管芯的源极通过与第一基板相连的引线框架引出。
在一优选实施例中，所述SiC功率器件包括第一基板、第二基板和第一引线框架，所述SIC-JFET管芯和第二基板均直接固定于所述第一基板上，所述SI-LDMOS管芯固定于一第一引线框架上，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出到第一基板上，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极通过第二基板引出作为SiC功率器件的栅极，所述SIC-JFET管芯的栅极通过第一引线框架与所述SI-LDMOS管芯的源极相连，所述SI-LDMOS管芯的源极从背面引出到第一引线框架上，作为SiC功率器件的源极引出。
在一优选实施例中，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与所述第一引线框架之间、所述SI-LDMOS管芯的栅极与第二基板之间通过连接件相连，所述第二基板通过连接件引出SiC功率器件的栅极，以及所述SIC-JFET管芯的漏极通过与第一基板相连的第二引线框架引出。
在一优选实施例中，所述SiC功率器件包括第一基板和第二基板，所述SIC-JFET管芯固定于所述第一基板上，所述SI-LDMOS管芯固定于所述第二基板上，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出到第一基板上，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极引出作为SiC功率器件的栅极引出，所述SIC-JFET管芯的栅极与第二基板相连，所述SI-LDMOS管芯的源极从背面引出到第二基板，引出作为SiC功率器件的源极。
在一优选实施例中，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与第二基板之间通过连接件相连，所述SI-LDMOS管芯的栅极通过连接件引出，所述SI-LDMOS管芯的源极通过与第二基板相连的引线框架引出。
在一优选实施例中，所述连接件为引线或铝带或铜夹。
与现有技术相比较，本发明的有益效果至少在于：本发明利用源极背面引出的LDMOS(横向扩散金属氧化物半导体场效应晶体管)器件替代传统的VDMOS器件，配合SiC-JFET(碳化硅结型场效应管)形成共源共栅结构，用以实现双管芯合封的Cascode SiC功率器件，与常规Cascode SiC功率器件相比，本发明所提出的Cascode SiC功率器件可以简化封装方案，将Cascode器件源极引出的方式由常规的引线绑定(键合)优化为直接通过管芯与基板的焊接，由裸露焊盘或与基板直接相连的框架连接到成品的外部PIN脚。经过优化，Cascode SiC功率器件的源极串联寄生电感大幅下降，在应用中连接驱动电路后，整体电路的CSI(Common Source Inductance，共源极寄生电感感量)大幅下降，这将加快开关速度，提高有效驱动电压，同时显著抑制器件的开关振荡现象。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明SiC功率器件的内部结构示意图；
图2是本发明实施例1中SiC功率器件的封装结构示意图；
图3是本发明实施例2中SiC功率器件的封装结构示意图；
图4是本发明实施例3中SiC功率器件的封装结构示意图；
图5是本发明实施例4中SiC功率器件的封装结构示意图；
图6是本发明实施例5中SiC功率器件的封装结构示意图。
具体实施方式
通过应连同所附图式一起阅读的以下具体实施方式将更完整地理解本发明。本文中揭示本发明的详细实施例；然而，应理解，所揭示的实施例仅具本发明的示范性，本发明可以各种形式来体现。因此，本文中所揭示的特定功能细节不应解释为具有限制性，而是仅解释为权利要求书的基础且解释为用于教示所属领域的技术人员在事实上任何适当详细实施例中以不同方式采用本发明的代表性基础。
本发明所揭示的一种双管芯合封的共源共栅SiC功率器件，利用源极背面引出结构的LDMOS器件，与高压JFET器件合封形成共源共栅结构的SiC功率器件，通过优化封装方案，显著降低合封器件的共源极寄生电感感量，提升器件的开关性能。如图1所示，其具体包括JFET器件1和LDMOS器件2，其中，JFET器件1作为主器件(管芯)，在关断状态下承受高源漏电压，具体为SiC-JFET器件。LDMOS器件2作为驱动器件，通过LDMOS器件2的导通、关断，实现共源共栅结构整体的导通和关断，具体为Si-LDMOS器件。
具体地，如图1所示，LDMOS器件2的漏极d与JFET器件1的源极s相连接，该中点作为合封器件(即SiC功率器件)的内部节点不引到外部；JFET器件1的漏极d引出作为合封器件的漏极D引出到外部，LDMOS器件2的栅极g引出并作为合封器件的栅极G引出到外部；LDMOS器件2的源极s与JFET器件1的栅极g相连并引出作为合封器件的源极S引出到外部。
下面以几个具体实施例，来详细描述JFET器件与LDMOS器件合封的封装结构。
实施例1
如图2所示，本发明实施例1所揭示的一种双管芯合封的共源共栅SiC功率器件10，封装方式为平面封装方式，具体为TO外形封装。具体包括第一基板11、第二基板12、引线框架14、SIC-JFET管芯15和SI-LDMOS管芯16，其中，SI-LDMOS管芯16直接焊接固定于第一基板11上，SIC-JFET管芯15通过第二基板12固定于第一基板11上，实施时，第二基板12具体为覆铜绝缘基板。SI-LDMOS管芯16的漏极D1与SIC-JFET管芯15的源极S2相连，SIC-JFET管芯15的漏极D2从对应管芯的背面引出，作为SiC功率器件10的漏极D引出，SI-LDMOS管芯16的栅极G1引出作为SiC功率器件10的栅极G引出，SIC-JFET管芯15的栅极G2通过第一基板11与SI-LDMOS管芯16的源极相连，SI-LDMOS管芯16的源极从对应管芯的背面引出(Source-down)到第一基板11作为SiC功率器件10的源极S引出。本实施例1中，SI-LDMOS管芯16的漏极D1与SIC-JFET管芯15的源极S2之间、SIC-JFET管芯15的栅极G2与第一基板11之间通过引线13(具体可为键合线)相连，以及SI-LDMOS管芯16的栅极G1以及SIC-JFET管芯15的漏极D2通过引线13引出，SI-LDMOS管芯16的源极通过与第一基板11相连的引线框架14引出。在其他实施例中，引线13可以替换为铝带或铜夹等类似方式，且相应规格、打线数量可以根据器件实际需求的通流能力、导通电阻等参数进行调整。本实施例1中，SiC功率器件10的漏极D到源极S的电流路径为：成品漏极引脚(图中标记D)-引线-基岛(第二基板12)-器件(SIC-JFET管芯15)-引线-器件(SI-LDMOS管芯16)-基岛(第一基板11)-成品源极引脚(图中标记S)，其中源极通过引线框架14结构直接引出，寄生参数得到优化。
实施例2
如图3所示，本发明实施例2所揭示的一种双管芯合封的共源共栅SiC功率器件20，封装方式为平面封装方式，具体为TO外形封装。具体包括第一基板21、第二基板22、第一引线框架23、第二引线框架24、SIC-JFET管芯26和SI-LDMOS管芯27，其中，SIC-JFET管芯26和第二基板22均直接固定于第一基板21上，SI-LDMOS管芯27固定于一第一引线框架23上，SI-LDMOS管芯27的漏极D1与SIC-JFET管芯26的源极S2相连，SIC-JFET管芯26的漏极从对应管芯的背面引出到第一基板21上，作为SiC功率器件20的漏极D引出，SI-LDMOS管芯27的栅极G1通过第二基板22引出作为SiC功率器件20的栅极G，SIC-JFET管芯26的栅极G2通过第一引线框架23与SI-LDMOS管芯27的源极相连，SI-LDMOS管芯27的源极从对应管芯的背面引出到第一引线框架23上，作为SiC功率器件20的源极S引出。本实施例2中，SI-LDMOS管芯27的漏极D1与SIC-JFET管芯26的源极S2之间、SIC-JFET管芯26的栅极G2与第一引线框架23之间、SI-LDMOS管芯27的栅极G1与第二基板22之间通过引线25(具体可为键合线)相连，第二基板22通过引线25引出SiC功率器件20的栅极G，以及SIC-JFET管芯26的漏极通过与第一基板21相连的第二引线框架24引出。
本实施例2中，该TO外形的封装方案通过定制化的框架设计，将器件20的源极S对应的打线框架部分加长加宽，将SI-LDMOS管芯27直接焊接在第一引线框架23上。该方案漏极D到源极S的电流路径为：漏极引脚(图中标记D，第二引线框架24)-基岛(第一基板21)-器件(SIC-JFET管芯26)-引线-器件(SI-LDMOS管芯27)-源极引脚(图中标记S，第一引线框架23)，相比前述实施例1的方案，该方案可节约一组bonding线(键合线)，其中SI-LDMOS管芯27的源极通过第一引线框架23直接引出，最大程度上降低了封装引入的源极寄生参数。
实施例3
如图4所示，本发明实施例3所揭示的一种双管芯合封的共源共栅SiC功率器件30，封装方式同样也为平面封装方式，具体为TO外形封装。具体包括第一基板31、第二基板32、第一引线框架33、第二引线框架34、SIC-JFET管芯36和SI-LDMOS管芯37，其中，SIC-JFET管芯36和第二基板32均直接固定于第一基板31上，SI-LDMOS管芯37固定于一第一引线框架33上，SI-LDMOS管芯37的漏极D1与SIC-JFET管芯36的源极S2相连，SIC-JFET管芯36的漏极从对应管芯的背面引出到第一基板31上，作为SiC功率器件30的漏极D引出，SI-LDMOS管芯37的栅极G1通过第二基板32引出作为SiC功率器件30的栅极G，SIC-JFET管芯36的栅极G2通过第一引线框架33与SI-LDMOS管芯37的源极相连，SI-LDMOS管芯37的源极从对应管芯的背面引出到第一引线框架33上，作为SiC功率器件30的源极S引出。本实施例3中，SI-LDMOS管芯37的漏极D1与SIC-JFET管芯36的源极S2之间通过铜夹38相连，SIC-JFET管芯36的栅极G2与第一引线框架33之间、SI-LDMOS管芯37的栅极G1与第二基板32之间通过引线35(具体可为键合线)相连，第二基板32通过引线35引出SiC功率器件30的栅极G，以及SIC-JFET管芯36的漏极通过与第一基板31相连的第二引线框架34引出。与实施例2不同的是，本实施例3将SI-LDMOS管芯37的漏极D1与SIC-JFET管芯36的源极S2之间替换为通过铜夹38方式相连，可进一步降低功率回路的寄生串联电感，抑制器件开关振荡，提高器件性能。
实施例4
如图5所示，本发明实施例4所揭示的一种双管芯合封的共源共栅SiC功率器件40，封装方式同样也为平面封装方式，具体为DFN外形的表贴式封装方案，该封装方案采用双基岛结构。具体包括第一基板41、第二基板42、引线框架43、SIC-JFET管芯45和SI-LDMOS管芯46，其中，SIC-JFET管芯45固定于第一基板41上，SI-LDMOS管芯46固定于第二基板42上，SI-LDMOS管芯46的漏极D1与SIC-JFET管芯45的源极S2相连，SIC-JFET管芯45的漏极从对应管芯的背面引出到第一基板41上，作为SiC功率器件40的漏极D引出，SI-LDMOS管芯46的栅极引出作为SiC功率器件40的栅极G引出，SIC-JFET管芯45的栅极G2与第二基板42相连，SI-LDMOS管芯46的源极从对应管芯的背面引出到第二基板42，引出作为SiC功率器件40的源极S。本实施例4中，SI-LDMOS管芯46的漏极D1与SIC-JFET管芯45的源极S2之间、SIC-JFET管芯45的栅极G2与第二基板42之间通过引线44(具体可为键合线)相连，SI-LDMOS管芯46的栅极G1通过引线44引出，SI-LDMOS管芯46的源极通过与第二基板42相连的引线框架43引出。
本实施例4中，该封装方案采用双基岛结构，功率器件40的漏极D通过Drain-down结构的SIC-JFET管芯45直接经由基岛EP(裸露焊盘，即第一基板41)引出；功率器件40的源极S通过Source-down结构的SI-LDMOS管芯46同样直接由基岛(即第二基板42)的引线框架43引出，漏极D到源极S的电流路径为：漏极基岛(EP)(图中标记D，第一基板41)-器件(SIC-JFET管芯45)-引线-器件(SI-LDMOS管芯46)-基岛(第二基板42)-源极引脚(图中标记S，引线框架43)，该封装方案可大幅降低CSI，提升器件性能。
实施例5
如图6所示，本发明实施例5所揭示的一种双管芯合封的共源共栅SiC功率器件50，封装方式同样也为平面封装方式，具体为DFN外形的表贴式封装方案，该封装方案采用双基岛结构。具体包括第一基板51、第二基板52、引线框架53、SIC-JFET管芯55和SI-LDMOS管芯56，其中，SIC-JFET管芯55固定于第一基板51上，SI-LDMOS管芯56固定于第二基板52上，SI-LDMOS管芯56的漏极D1与SIC-JFET管芯55的源极S2相连，SIC-JFET管芯55的漏极从对应管芯的背面引出到第一基板51上，作为SiC功率器件50的漏极D引出，SI-LDMOS管芯56的栅极引出作为SiC功率器件50的栅极G引出，SIC-JFET管芯55的栅极G2与第二基板52相连，SI-LDMOS管芯56的源极从对应管芯的背面引出到第二基板52，引出作为SiC功率器件50的源极S。本实施例5中，SI-LDMOS管芯56的漏极D1与SIC-JFET管芯55的源极S2之间替换为通过铜夹57方式相连，SIC-JFET管芯55的栅极G2与第二基板52之间通过引线54(具体可为键合线)相连，SI-LDMOS管芯56的栅极G1通过引线54引出，SI-LDMOS管芯56的源极通过与第二基板52相连的引线框架53引出。与实施例4不同的是，本实施例5将SI-LDMOS管芯56的漏极D1与SIC-JFET管芯55的源极S2之间替换为通过铜夹57方式相连，相比于引线键合，铜夹焊接方式将提供更低的寄生参数，进一步提高器件性能。
本发明提出利用源极背面引出的Si-LDMOS器件替代传统的Si-VDMOS器件，配合SiC-JFET形成Cascode结构，用以实现双管芯合封的Cascode SiC功率器件，与常规CascodeSiC功率器件相比，该发明所提出的Cascode SiC功率器件可以简化封装方案，将Cascode器件源极引出的方式由常规的引线绑定(键合)优化为直接通过管芯与基板的焊接，由裸露焊盘或与基板直接相连的框架连接到成品的外部PIN脚。经过优化，Cascode SiC功率器件的源极串联寄生电感大幅下降，在应用中连接驱动电路后，整体电路的CSI大幅下降，这将加快开关速度，提高有效驱动电压，同时显著抑制器件的开关振荡现象。
本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本发明案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。

Claims (10)

1.一种双管芯合封的共源共栅SiC功率器件，其特征在于，所述SiC功率器件包含合封的SiC-JFET管芯和Si-LDMOS管芯，所述Si-LDMOS管芯的漏极与SiC-JFET管芯的源极相连，所述SiC-JFET管芯的漏极从背面引出，作为SiC功率器件成品的漏极引出，所述Si-LDMOS管芯的栅极引出作为SiC功率器件成品的栅极引出，所述Si-LDMOS管芯的源极从背面引出，与SiC-JFET管芯的栅极相连并引出作为SiC功率器件成品的源极引出。
2.根据权利要求1所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SiC功率器件包括第一基板和第二基板，所述SI-LDMOS管芯直接固定于所述第一基板上，所述SIC-JFET管芯通过所述第二基板固定于所述第一基板上，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极引出作为SiC功率器件的栅极引出，所述SIC-JFET管芯的栅极通过第一基板与SI-LDMOS管芯的源极相连，所述SI-LDMOS管芯的源极从背面引出到第一基板作为SiC功率器件的源极引出。
3.根据权利要求2所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与所述第一基板之间通过连接件相连，以及所述SI-LDMOS管芯的栅极以及所述SIC-JFET管芯的漏极通过连接件引出，所述SI-LDMOS管芯的源极通过与第一基板相连的引线框架引出。
4.根据权利要求3所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述连接件为引线或铝带或铜夹。
5.根据权利要求1所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SiC功率器件包括第一基板、第二基板和第一引线框架，所述SIC-JFET管芯和第二基板均直接固定于所述第一基板上，所述SI-LDMOS管芯固定于一第一引线框架上，所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极相连，所述SIC-JFET管芯的漏极从背面引出到第一基板上，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极通过第二基板引出作为SiC功率器件的栅极，所述SIC-JFET管芯的栅极通过第一引线框架与所述SI-LDMOS管芯的源极相连，所述SI-LDMOS管芯的源极从背面引出到第一引线框架上，作为SiC功率器件的源极引出。
6.根据权利要求4所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与所述第一引线框架之间、所述SI-LDMOS管芯的栅极与第二基板之间通过连接件相连，所述第二基板通过连接件引出SiC功率器件的栅极，以及所述SIC-JFET管芯的漏极通过与第一基板相连的第二引线框架引出。
7.根据权利要求6所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述连接件为引线或铝带或铜夹。
8.根据权利要求1所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SiC功率器件包括第一基板和第二基板，所述SIC-JFET管芯固定于所述第一基板上，所述SI-LDMOS管芯固定于所述第二基板上，所述SI-LDMOS管芯的漏极与JFET器件的源极相连，所述SIC-JFET管芯的漏极从背面引出到第一基板上，作为SiC功率器件的漏极引出，所述SI-LDMOS管芯的栅极引出作为SiC功率器件的栅极引出，所述SIC-JFET管芯的栅极与第二基板相连，所述SI-LDMOS管芯的源极从背面引出到第二基板，引出作为SiC功率器件的源极。
9.根据权利要求8所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述SI-LDMOS管芯的漏极与SIC-JFET管芯的源极之间、所述SIC-JFET管芯的栅极与第二基板之间通过连接件相连，所述SI-LDMOS管芯的栅极通过连接件引出，所述SI-LDMOS管芯的源极通过与第二基板相连的引线框架引出。
10.根据权利要求9所述的一种双管芯合封的共源共栅SiC功率器件，其特征在于：所述连接件为引线或铝带或铜夹。
CN202110836964.XA 2021-07-23 2021-07-23 一种双管芯合封的共源共栅SiC功率器件 Pending CN113410217A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110836964.XA CN113410217A (zh) 2021-07-23 2021-07-23 一种双管芯合封的共源共栅SiC功率器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110836964.XA CN113410217A (zh) 2021-07-23 2021-07-23 一种双管芯合封的共源共栅SiC功率器件

Publications (1)

Publication Number Publication Date
CN113410217A true CN113410217A (zh) 2021-09-17

Family

ID=77687499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110836964.XA Pending CN113410217A (zh) 2021-07-23 2021-07-23 一种双管芯合封的共源共栅SiC功率器件

Country Status (1)

Country Link
CN (1) CN113410217A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116940A (zh) * 2023-10-25 2023-11-24 青岛嘉展力芯半导体有限责任公司 共源共栅结构及电子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116940A (zh) * 2023-10-25 2023-11-24 青岛嘉展力芯半导体有限责任公司 共源共栅结构及电子装置

Similar Documents

Publication Publication Date Title
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US8461623B2 (en) Power semiconductor module
US11996354B2 (en) Semiconductor device
CN103972193B (zh) 功率晶体管装置和用于制造功率晶体管装置的方法
US20120126313A1 (en) Ultra thin die to improve series resistance of a fet
US6900537B2 (en) High power silicon carbide and silicon semiconductor device package
CN113410217A (zh) 一种双管芯合封的共源共栅SiC功率器件
JP2001068498A (ja) 半導体装置
CN216084887U (zh) 一种双管芯合封的共源共栅GaN功率器件
CN211700263U (zh) 多基岛引线框架以及电机驱动芯片的封装结构
CN215418167U (zh) 一种双管芯合封的共源共栅SiC功率器件
KR102339135B1 (ko) 브리지 레그 회로 조립체 및 풀-브리지 회로 조립체
CN111640717A (zh) 一种导通均匀性高的半导体功率器件
CN217134372U (zh) 一种开关电源的封装结构
CN218568833U (zh) 功率模块及车辆
CN211508926U (zh) 功率mosfet半桥模块以及封装结构
CN211743131U (zh) 一种mosfet封装结构
CN214477437U (zh) 双电晶体的封装结构
CN113394209B (zh) 氮化镓器件封装结构
CN113241337A (zh) 新型dfn支架引线结构
CN114496965B (zh) 一种半导体封装打线结构
US20220148947A1 (en) Semiconductor device package
CN116913911B (zh) 级联型GaN HEMT封装器件及其制备方法
CN210607241U (zh) 氮化镓开关器件及开关管及电子设备
CN218160367U (zh) Cascode封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 215000 10-1f, creative industry park, 328 Xinghu street, Suzhou Industrial Park, Jiangsu Province

Applicant after: Suzhou Huatai Electronic Technology Co.,Ltd.

Address before: 215000 10-1f, creative industry park, 328 Xinghu street, Suzhou Industrial Park, Jiangsu Province

Applicant before: SUZHOU HUATAI ELECTRONIC TECHNOLOGY Co.,Ltd.

CB02 Change of applicant information