CN218160367U - Cascode封装结构 - Google Patents

Cascode封装结构 Download PDF

Info

Publication number
CN218160367U
CN218160367U CN202222260862.0U CN202222260862U CN218160367U CN 218160367 U CN218160367 U CN 218160367U CN 202222260862 U CN202222260862 U CN 202222260862U CN 218160367 U CN218160367 U CN 218160367U
Authority
CN
China
Prior art keywords
lead
cascode
electrically connected
chip
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202222260862.0U
Other languages
English (en)
Inventor
占志刚
柳永胜
陈辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Yingjiatong Semiconductor Co ltd
Original Assignee
Suzhou Yingjiatong Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Yingjiatong Semiconductor Co ltd filed Critical Suzhou Yingjiatong Semiconductor Co ltd
Priority to CN202222260862.0U priority Critical patent/CN218160367U/zh
Application granted granted Critical
Publication of CN218160367U publication Critical patent/CN218160367U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本实用新型揭示了一种Cascode封装结构，所述封装结构包括：引线框架、基板、HEMT芯片、MOSFET芯片、及若干引线。本实用新型中的HEMT芯片直接封装在引线框架上，而MOSFET芯片通过基板间接封装在引线框架上，基板上隔离槽的设置一方面可以隔绝MOSFET芯片底部漏极的干扰电流及两个芯片之间的寄生电感，另一方面可以兼容焊点切线工艺。

Description

Cascode封装结构
技术领域
本实用新型属于半导体封装技术领域，具体涉及一种Cascode封装结构。
背景技术
氮化镓作为第三代半导体材料，由于其禁带宽度大于2.2eV，因此又被称为宽禁带半导体材料，除禁带宽度更大以外，还有高击穿电场(更耐高压)、高电子饱和漂移速率(更大的功率输出)、以及良好的耐温特性等优势，所以氮化镓材料也被广泛运用于功率半导体器件。
参图1所示为现有技术中Cascode结构(共源共栅级联结构)的电路原理图，Cascode结构具有输出阻抗大的特点，其将D-mode(耗尽型)GaN HEMT功率芯片和Si基MOS管进行级联，D-mode GaN HEMT功率芯片的源极(Source)与Si基MOS管的漏极(Drain)相连。
根据市场需求，Cascode封装结构需要能适用于高压高流器件(如650V、60A高压高流氮化镓车规器件等)，且Cascode封装结构需要隔绝Si基MOS管底部的漏极与D-mode GaNHEMT功率芯片的源极所产生的寄生电感(阻碍电流的变化)，从而避免器件在开关时振荡问题。
因此，针对上述技术问题，有必要提供一种Cascode封装结构。
实用新型内容
有鉴于此，本实用新型的目的在于提供一种Cascode封装结构。
为了实现上述目的，本实用新型一实施例提供的技术方案如下：
一种Cascode封装结构，所述封装结构包括：
引线框架，所述引线框架包括框架本体及若干引脚，所述框架本体上形成有封装基岛；
基板，封装于封装基岛上，所述基板包括绝缘本体、位于绝缘本体上表面的第一导电层及位于绝缘本体下表面的第二导电层，所述基板上形成有隔离槽，所述第一导电层包括位于隔离槽内部的第一导电区及位于隔离槽外部的第二导电区；
HEMT芯片，封装于封装基岛上，HEMT芯片包括位于顶部的第一栅极、第一源极及第一漏极；
MOSFET芯片，封装于基板中第二导电区上，MOSFET芯片包括位于顶部的第二栅极、第二源极及位于底部的第二漏极，第二漏极与第二导电区电性连接；
所述第一栅极与第一导电区之间电性连接有第一引线，第二源极与第一导电区之间电性连接有第二引线，第一源极与第二导电区之间电性连接有第三引线。
一实施例中，所述引线框架包括第一引脚、第二引脚和第三引脚，所述封装基岛与第二引脚电性连接。
一实施例中，所述第一漏极与封装基岛之间电性连接有第四引线。
一实施例中，所述第二栅极与第一引脚之间电性连接有第五引线，所述第二源极与第三引脚之间电性连接有第六引线。
一实施例中，所述隔离槽延伸形成于绝缘本体内部或贯穿所述绝缘本体。
一实施例中，所述隔离槽的宽度为0.1mm～1mm。
一实施例中，所述HEMT芯片为D-mode GaN HEMT功率芯片；和/或，所述MOSFET芯片为Si基MOS管。
一实施例中，所述基板为陶瓷基板；和/或，所述第一导电层和第二导电层为铜导电层。
一实施例中，所述引线框架为TO247引线框架。
本实用新型具有以下有益效果：
本实用新型中的HEMT芯片直接封装在引线框架上，而MOSFET芯片通过基板间接封装在引线框架上，基板上隔离槽的设置一方面可以隔绝MOSFET芯片底部漏极的的干扰电流及两个芯片之间的寄生电感，另一方面可以兼容焊点切线工艺。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中Cascode结构(共源共栅级联结构)的电路原理图；
图2为本实用新型一具体实施例中Cascode封装结构的结构示意图；
图3为本实用新型一具体实施例中引线框架的结构示意图；
图4为本实用新型一具体实施例中基板的平面结构示意图；
图5为本实用新型一具体实施例中基板的剖视结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本实用新型中的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
本实用新型公开了一种Cascode封装结构，包括：
引线框架，引线框架包括框架本体及若干引脚，框架本体上形成有封装基岛；
基板，封装于封装基岛上，基板包括绝缘本体、位于绝缘本体上表面的第一导电层及位于绝缘本体下表面的第二导电层，基板上形成有隔离槽，第一导电层包括位于隔离槽内部的第一导电区及位于隔离槽外部的第二导电区；
HEMT芯片，封装于封装基岛上，HEMT芯片包括位于顶部的第一栅极、第一源极及第一漏极；
MOSFET芯片，封装于基板中第二导电区上，MOSFET芯片包括位于顶部的第二栅极、第二源极及位于底部的第二漏极，第二漏极与第二导电区电性连接；
第一栅极与第一导电区之间电性连接有第一引线，第二源极与第二导电区之间电性连接有第二引线，第一源极与第二导电区之间电性连接有第三引线。
以下结合具体实施例对本实用新型作进一步说明。
参图2所示，本实施例中的一种Cascode封装结构，该封装结构包括引线框架10、基板20、HEMT芯片30、MOSFET芯片40及若干引线。
参图3所示，本实施例中的引线框架10以TO247引线框架为例进行说明，其包括框架本体11及若干引脚，框架本体上形成有封装基岛111，引脚包括第一引脚121、第二引脚122和第三引脚123，封装基岛与第二引脚电性连接。
TO247引线框架为现有技术中的引线框架，其他结构此处不再进行一一赘述。
本实施例中的封装基岛111上封装有基板20，参图2并结合图4、图5所示，基板20包括绝缘本体21、位于绝缘本体上表面的第一导电层221及位于绝缘本体下表面的第二导电层222，基板上形成有隔离槽23，第一导电层221包括位于隔离槽内部的第一导电区2211及位于隔离槽外部的第二导电区2212。
本实施例中的隔离槽23延伸形成于绝缘本体21内部，在其他实施例中，隔离槽23也可以贯穿绝缘本体21设置。
另外，隔离槽的宽度为0.1mm～1mm，如本实施例中隔离槽的宽度为2.25mm，形状为长方形，在其他实施例中隔离槽的宽度和形状并不限定于此，凡是能够将上表面第一导电层隔离呈两个导电区的技术方案均属于本实用新型所保护的范围，此处不再一一举例进行说明。
优选地，本实施例中的基板为陶瓷基板，第一导电层和第二导电层为铜导电层，铜导电层可以防止陶瓷基板在切割和封装前道工艺时产生氧化异常。
参图2所示，HEMT芯片30封装于封装基岛111上，HEMT芯片30包括位于顶部的第一栅极G1、第一源极S1及第一漏极D1。
其中，本实施例中的HEMT芯片为D-mode GaN HEMT功率芯片，例如650V、60A高压高流氮化镓车规器件等，在其他实施例中也可以为其他型号的功率芯片。
继续参图2所示，MOSFET芯片40封装于基板20中第二导电区2212上，MOSFET芯片40包括位于顶部的第二栅极G2、第二源极S2及位于底部的第二漏极D2，第二漏极D2与第二导电区2212电性连接。
其中，本实施例中的MOSFET芯片为Si基MOS管，在其他实施例中也可以为其他MOS管。
当HEMT芯片和MOSFET芯片封装完成后，需要通过引线将对应的电极或引脚进行焊接，优选地采用Al线焊点切线工艺。根据图1中Cascode结构的电路原理图，需要将D-modeGaN HEMT功率芯片的第一栅极G1与Si基MOS管的第二源极S2导通，但是Si基MOS管不支持Al线焊点切线工艺，而基板20上可支持Al线焊点切线工艺。
因此，本实施例中将导通路径承接在隔离槽内部，通过隔离槽23隔离出来的第一导电区2211实现第一栅极G1与第二源极S2的桥接；并且，通过隔离槽23的设置，能够隔绝Si基MOS管底部第二漏极的干扰电流，即隔绝了Si基MOS管底部第二漏极与D-mode GaN HEMT功率芯片第一源极所产生的寄生电感。
具体地，本实施例中的第一栅极G1与第一导电区2221之间电性连接有第一引线51，第二源极S2与第一导电区2211之间电性连接有第二引线52，第一源极S1与第二导电区2212之间电性连接有第三引线53。另外，第一漏极D1与封装基岛111之间电性连接有第四引线54，第二栅极G2与第一引脚121之间电性连接有第五引线55，第二源极S2与第三引脚123之间电性连接有第六引线56。
由于封装基岛111、基板20上可支持Al线焊点切线工艺，因此，上述提及的各个引线均可以通过焊点切线工艺进行，而无需在D-mode GaN HEMT功率芯片和Si基MOS管上进行焊点切线。
通过上述封装结构，最终Cascode封装结构的栅极G通过引线框架上的第一引脚121引出，第一引脚121通过第六引线56与MOSFET芯片的栅极相连；Cascode封装结构的源极S通过引线框架上的第三引脚123引出，第三引脚123通过第五引线与MOSFET芯片的源极相连；Cascode封装结构的漏极D通过框架本体11与HEMT芯片的漏极相连。
由以上技术方案可以看出，本实用新型具有以下优点：
本实用新型中的HEMT芯片直接封装在引线框架上，而MOSFET芯片通过基板间接封装在引线框架上，基板上隔离槽的设置一方面可以隔绝MOSFET芯片底部漏极的的干扰电流及两个芯片之间的寄生电感，另一方面可以兼容焊点切线工艺。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (9)

1.一种Cascode封装结构，其特征在于，所述封装结构包括：
引线框架，所述引线框架包括框架本体及若干引脚，所述框架本体上形成有封装基岛；
基板，封装于封装基岛上，所述基板包括绝缘本体、位于绝缘本体上表面的第一导电层及位于绝缘本体下表面的第二导电层，所述基板上形成有隔离槽，所述第一导电层包括位于隔离槽内部的第一导电区及位于隔离槽外部的第二导电区；
HEMT芯片，封装于封装基岛上，HEMT芯片包括位于顶部的第一栅极、第一源极及第一漏极；
MOSFET芯片，封装于基板中第二导电区上，MOSFET芯片包括位于顶部的第二栅极、第二源极及位于底部的第二漏极，第二漏极与第二导电区电性连接；
所述第一栅极与第一导电区之间电性连接有第一引线，第二源极与第一导电区之间电性连接有第二引线，第一源极与第二导电区之间电性连接有第三引线。
2.根据权利要求1所述的Cascode封装结构，其特征在于，所述引线框架包括第一引脚、第二引脚和第三引脚，所述封装基岛与第二引脚电性连接。
3.根据权利要求2所述的Cascode封装结构，其特征在于，所述第一漏极与封装基岛之间电性连接有第四引线。
4.根据权利要求2所述的Cascode封装结构，其特征在于，所述第二栅极与第一引脚之间电性连接有第五引线，所述第二源极与第三引脚之间电性连接有第六引线。
5.根据权利要求1所述的Cascode封装结构，其特征在于，所述隔离槽延伸形成于绝缘本体内部或贯穿所述绝缘本体。
6.根据权利要求1所述的Cascode封装结构，其特征在于，所述隔离槽的宽度为0.1mm～1mm。
7.根据权利要求1所述的Cascode封装结构，其特征在于，所述HEMT芯片为D-mode GaNHEMT功率芯片；和/或，所述MOSFET芯片为Si基MOS管。
8.根据权利要求1所述的Cascode封装结构，其特征在于，所述基板为陶瓷基板；和/或，所述第一导电层和第二导电层为铜导电层。
9.根据权利要求1所述的Cascode封装结构，其特征在于，所述引线框架为TO247引线框架。
CN202222260862.0U 2022-08-26 2022-08-26 Cascode封装结构 Active CN218160367U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202222260862.0U CN218160367U (zh) 2022-08-26 2022-08-26 Cascode封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202222260862.0U CN218160367U (zh) 2022-08-26 2022-08-26 Cascode封装结构

Publications (1)

Publication Number Publication Date
CN218160367U true CN218160367U (zh) 2022-12-27

Family

ID=84554391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202222260862.0U Active CN218160367U (zh) 2022-08-26 2022-08-26 Cascode封装结构

Country Status (1)

Country Link
CN (1) CN218160367U (zh)

Similar Documents

Publication Publication Date Title
US11171122B2 (en) Semiconductor device
US9324645B2 (en) Method and system for co-packaging vertical gallium nitride power devices
US20140377911A1 (en) Package configurations for low emi circuits
CN102005441A (zh) 混合封装栅极可控的半导体开关器件及制备方法
US9099441B2 (en) Power transistor arrangement and method for manufacturing the same
TW201230292A (en) A semiconductor device for DC/DC converter
US9263440B2 (en) Power transistor arrangement and package having the same
CN114284231A (zh) 一种级联型GaN基功率器件的封装结构及封装方法
CN116190370B (zh) 一种级联型GaN功率器件封装结构
CN218160367U (zh) Cascode封装结构
CN117080195A (zh) 级联型GaN HEMT器件封装结构
CN116230714A (zh) 氮化镓集成功率芯片及其制造方法
CN113394209A (zh) 氮化镓器件封装结构
CN112768427A (zh) 氮化镓hemt的封装结构及封装方法
JPS6022345A (ja) 半導体装置
US20230081850A1 (en) Semiconductor device
US12040263B2 (en) Semiconductor device with die mounted to an insulating substrate and corresponding method of manufacturing semiconductor devices
US20230361006A1 (en) Semiconductor device
CN215815838U (zh) 一种氮化镓hemt芯片整合封装结构与电子装置
TW202226485A (zh) 半導體裝置
CN113410200B (zh) 一种芯片封装框架和芯片封装结构
CN221727115U (zh) 半导体结构
CN116913911B (zh) 级联型GaN HEMT封装器件及其制备方法
US11862553B2 (en) Semiconductor device
CN218299797U (zh) 一种多芯片合封的半导体封装结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant