JPWO2017010554A1 - 半導体装置 - Google Patents

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Abstract

実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、第１の端部と第２の端部を有し、第２の端部が第２のゲートに電気的に接続されたコンデンサと、第２の端部と第２のゲートとの間に電気的に接続された第１のアノードと、第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、第１の端部と、第１のゲートとの間に設けられた第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードを有し、第１の抵抗と並列に設けられた第２のダイオードと、を備える。

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して広いバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
しかし、このような回路構成においては、２つのトランジスタの接続部に過電圧が生じた場合の素子の破壊や特性劣化が問題となる。
特開２０１４−１８７７２６号公報
本発明が解決しようとする課題は、直列接続されるノーマリーオフトランジスタとノーマリーオントランジスタの信頼性が向上した半導体装置を提供することにある。
実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、前記第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、第１の端部と第２の端部を有し、前記第２の端部が前記第２のゲートに電気的に接続されたコンデンサと、前記第２の端部と前記第２のゲートとの間に電気的に接続された第１のアノードと、前記第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、前記第１の端部と、前記第１のゲートとの間に設けられた第１の抵抗と、前記第１の端部に電気的に接続された第２のアノードと、前記第１のゲートに電気的に接続された第２のカソードを有し、前記第１の抵抗と並列に設けられた第２のダイオードと、を備える。
第１の実施形態の半導体装置の回路図。 比較形態の半導体装置の回路図である。 第２の実施形態の半導体装置の回路図。 第３の実施形態の半導体装置の回路図。 第４の実施形態の半導体装置の回路図。 第５の実施形態の半導体装置の回路図。 第６の実施形態の半導体装置の回路図。 第７の実施形態の半導体装置の回路図。 第８の実施形態の半導体装置の回路図。 第９の実施形態の半導体装置の回路図。 第９の実施形態の半導体装置の作用及び効果の説明図。 第９の実施形態の半導体装置の作用及び効果の説明図。 第９の実施形態の半導体装置の作用及び効果の説明図。 第９の実施形態の半導体装置の作用及び効果の説明図。 第１０の実施形態の半導体装置の回路図。 第１１の実施形態の半導体装置の回路図。 第１２の実施形態の半導体装置の回路図。 第１３の実施形態の半導体装置の回路図。 第１４の実施形態の半導体装置の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
（第１の実施形態）
本実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、第１の端部と第２の端部を有し、第２の端部が第２のゲートに電気的に接続されたコンデンサと、コンデンサと第２のゲートとの間に電気的に接続された第１のアノードと、第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、第１の端部と、第１のゲートとの間に設けられた第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードを有し、第１の抵抗と並列に設けられた第２のダイオードと、を備える。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、コンデンサ３０、第１のダイオード４０、第１の抵抗５０、第２のダイオード６０を備える。また、半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。
本実施形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列接続されてパワーモジュールを構成する。
ノーマリーオフトランジスタ１０は、ゲートに電圧を印加しない限り導通しないトランジスタである。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
また、ノーマリーオントランジスタ２０は、ゲートに電圧を印加しなくても導通するトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系半導体を用いたＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。
なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０〜３０Ｖである。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００〜１２００Ｖである。
ノーマリーオフトランジスタ１０は、第１のソース１１、第１のドレイン１２、第１のゲート１３を有する。ノーマリーオントランジスタ２０は、第２のソース２１、第２のドレイン２２、第２のゲート２３を有する。
第１のソース１１は、ソース端子１００に電気的に接続される。第１のドレイン１２は、第２のソース２１に電気的に接続される。第１のゲート１３は、ゲート端子３００に電気的に接続される。
第２のソース２１は、第１のドレイン１２に電気的に接続される。第２のドレイン２２は、ドレイン端子２００に電気的に接続される。第２のゲート２３は、ゲート端子３００に電気的に接続される。以下、第１のドレイン１２と第２のソース２１とが接続される領域を接続部と称する。
コンデンサ３０は、第１の端部３１と第２の端部３２を有する。コンデンサ３０は、ゲート端子３００と第２のゲート２３との間に設けられる。第１の端部３１がゲート端子３００に電気的に接続される。また、第２の端部３２が第２のゲート２３に電気的に接続される。
第１のダイオード４０は、第１のアノード４１と第１のカソード４２を有する。第１のアノード４１は、コンデンサ３０の第２の端部３２と、第２のゲート２３との間に電気的に接続される。また、第１のカソード４２は、第２のソース２１に電気的に接続される。
第１のダイオード４０は、例えば、ＰｉＮダイオード又はショットキーバリアダイオードである。
第１の抵抗５０は、コンデンサ３０の第１の端部３１と、第１のゲート１３との間に設けられる。第１の抵抗５０の一端は、ゲート端子３００に電気的に接続される。第１の抵抗５０の他端は、第１のゲート１３に電気的に接続される。
第２のダイオード６０は、第２のアノード６１と第２のカソード６２を有する。第２のアノード６１は、コンデンサ３０の第１の端部３１に電気的に接続される。第２のカソード６２は、第１のゲート１３に電気的に接続される。第２のダイオード６０は、第１の抵抗５０と並列に設けられる。
第２のダイオード６０は、例えば、ＰｉＮダイオード又はショットキーバリアダイオードである。
次に、本実施形態の半導体装置の作用及び効果について説明する。本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。以下、本実施形態の半導体装置の動作について説明する。
ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部、すなわち、ノーマリーオフトランジスタ１０の第１のドレイン１２、又は、ノーマリーオントランジスタ２０の第２のソース２１に、デバイス動作中に過電圧が生じる恐れがある。過電圧は、例えば、半導体装置がオン状態からオフ状態に移行する際に過渡電流が発生し、ソース端子１００とドレイン端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。
過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この過電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する恐れがある、あるいは、ゲート絶縁膜が破壊される恐れがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、ゲート絶縁膜が破壊されると半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。
また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、ノーマリーオントランジスタ２０の第２のソース２１側に電荷がトラップされる。トラップされた電荷により、電流コラプスが生じる恐れがある。
電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。このため、接続部に過電圧が生じることを抑制することが望ましい。
本実施形態の半導体装置では、オン状態においては、ソース端子１００には０Ｖ、ドレイン端子２００には正の電圧、例えば、オン抵抗とドレイン電流の積が印加される。そして、ゲート端子３００には正の電圧、例えば、１０Ｖが印加される。
この時、ノーマリーオフトランジスタ１０の第１のゲート１３には、正の電圧が印加される。このため、ノーマリーオフトランジスタ１０はオンする。
ノーマリーオントランジスタ２０の第２のゲート２３は、第１のダイオード４０を介して、第２のソース２１及び第１のドレイン１２との接続部に接続されている。第２のソース２１は、ノーマリーオフトランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。したがって、第２のゲート２３は０Ｖ近傍の正の電圧、より正確には第２のソース２１の電圧に第１のダイオード４０の順方向降下電圧（Ｖｆ）を加えた電圧となる。このため、ノーマリーオントランジスタ２０もオンすることになる。よって、ソース端子１００とドレイン端子２００間に、オン電流が流れることになる。
半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２と第２のソース２１との接続部に高い電圧がかかり、耐圧の低いノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
本実施形態では、半導体装置がオフ状態からオン状態に移行する際には、電流が第１の抵抗５０に並列に設けられた第２のダイオード６０を流れる。このため、ノーマリーオフトランジスタ１０の第１のゲート１３の充電は、第１の抵抗５０の影響を受けない。したがって、第１のゲート１３が速やかに充電できる。よって、半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。
次に、半導体装置がオン状態からオフ状態となる場合を考える。この場合、ソース端子１００とドレイン端子２００の印加電圧は変化せず、ゲート端子３００の印加電圧が正の電圧から０Ｖ、例えば、１０Ｖから０Ｖに降下する。
ノーマリーオントランジスタ２０の第２のゲート２３は、コンデンサ３０が存在することから、ゲート端子３００の振幅分だけ、電位が低下する。例えば、第２のソース２１のオン時の電圧が０Ｖと仮定する。この場合、第２のゲート２３の電位は、第１のダイオード４０の順方向降下電圧（Ｖｆ）からゲート端子３００の振幅分、例えば、１０Ｖ低下し、（Ｖｆ−１０）Ｖの負電位となる。
そして、第２のソース２１と第２のゲート２３との間の電圧が、ノーマリーオントランジスタ２０の閾値電圧以下となることにより、ノーマリーオントランジスタ２０はオフする。
ノーマリーオフトランジスタ１０の第１のゲート１３には、０Ｖが印加される。このため、ノーマリーオフトランジスタ１０もオフする。よって、ソース端子１００とドレイン端子２００間の電流が遮断される。
第１の抵抗５０を設けることにより、ノーマリーオフトランジスタ１０のオフタイミングと、ノーマリーオントランジスタ２０のオフタイミングを所望の時間だけ遅延させることができる。したがって、半導体装置がオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。
ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフすることにより、接続部に過電圧がかかることが抑制される。なぜなら、ノーマリーオントランジスタ２０が先にオフすることで、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができるからである。
本実施形態の半導体装置は、以上のように、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
更に、上述のように、本実施形態の半導体装置では、半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンする。また、半導体装置がオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。したがって、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間の接続部に高電圧又は過電圧が生じることが抑制される。よって、半導体装置の信頼性が向上する。
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、第１のダイオード４０の第１のカソード４２が、第２のソース２１ではなく第１のソース１１に電気的に接続される点で、本実施形態の半導体装置と異なっている。比較形態では、第１のカソード４２がソース端子１００にクランプされている。
比較形態の半導体装置でも、本実施形態同様、半導体装置がオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。したがって、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間の接続部に過電圧が生じることが抑制される。
比較形態の半導体装置では、電源の投入時に接続部に過電圧が生じる恐れがある。本実施形態では、接続部に第１のダイオード４０が接続される。したがって、接続部の寄生容量が比較形態に比べ大きくなる。よって、半導体装置への電源の投入時に接続部に過電圧が生じることが抑制される。
また、比較形態の半導体装置では、第２のゲート２３に正のサージ電圧（電流）が印加された場合、第２のソース２１と第２のゲート２３との間に高電圧が印加され、ノーマリーオントランジスタ２０のゲート絶縁膜が破壊される恐れがある。本実施形態の半導体装置では、第２のゲート２３に入った正電荷が、第１のダイオード４０を通って、第２のソース２１に直接流入する。したがって、第２のソース２１と第２のゲート２３との間に高電圧が印加されることが抑制される。
発明者の検討により、特にＧａＮ系半導体のＨＥＭＴでは、ゲート絶縁膜の耐圧が、ゲートが正バイアスの場合に、ゲートが負バイアスの場合の耐圧に比べ、格段に低いことが明らかになっている。したがって、本実施形態の半導体装置は、特に、ノーマリーオントランジスタ２０が、ＧａＮ系半導体のＨＥＭＴである場合に効果的である。
また、本実施形態の半導体装置は、比較形態の半導体装置と異なり、第１のダイオード４０の第１のカソード４２に接続される配線が、他の配線と交差しない。したがって、回路基板等に本実施形態の半導体装置を実装する際、実装が容易である。
本実施形態の半導体装置において、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くすることが望ましい。これにより、ノーマリーオフトランジスタのオフ時の第１のソース１１と第１のドレイン１２との間の耐圧を、ノーマリーオントランジスタの第２のソース２１と第２のゲート２３との間の耐圧よりも低くする。
そうすると、例えば、サージ等により接続部に過電圧が生じた場合であっても、ノーマリーオフトランジスタ１０のアバランシェ降伏が生じることにより、接続部の電荷を逃がすことができる。したがって、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に印加される電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低くすることが可能となる。
したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
なお、一般に、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は、ゲートが負バイアスの場合３０Ｖを超える。したがって、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は３０Ｖ以下であることが望ましい。
また、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値電圧（Ｖｔｈ）の絶対値よりも十分高いことが望ましい。ノーマリーオントランジスタ２０を確実にオフできるようにするためである。この観点からノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値電圧（Ｖｔｈ）の絶対値＋５Ｖ以上あることが望ましい。仮に、Ｖｔｈ＝−１０Ｖの場合、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、１５Ｖ以上であることが望ましい。
コンデンサ３０の容量が、ノーマリーオントランジスタ２０の入力容量の１０倍以上１００倍以下であることが望ましい。ノーマリーオントランジスタ２０の第２のゲート２３に印加される負電圧は、コンデンサ３０の容量とノーマリーオントランジスタ２０の入力容量の比によって決まる。このため、コンデンサ３０の容量が大きい方が望ましい。
コンデンサ３０の容量が、ノーマリーオントランジスタ２０の入力容量の１０倍以上あれば、ゲート端子３００に印加される振幅のうち９割以上を印加することが可能である。また、１００倍を超えるとコンデンサが大きくなりすぎるため半導体装置のサイズの増大が懸念される。
なお、ノーマリーオントランジスタ２０の入力容量とは、第２のゲート２３と、第２のソース２１及び第２のドレイン２２間の容量である。入力容量は、第２のソース２１と第２のドレイン２２とのバイアスが０Ｖ、且つ、ピンチオフ状態の値とする。
また、第１のダイオード４０は、ショットキーバリアダイオードであることが望ましい。第２のゲート２３に、負のサージ電圧（電流）が印加された場合、第２のソース２１と第２のゲート２３間の電圧が、ノーマリーオントランジスタ２０の閾値電圧を下回り、ノーマリーオントランジスタ２０がオン動作しなくなる恐れがある。
負の電荷を第２のゲート２３から逃がす経路は、第１のダイオード４０のリーク電流のみとなる。したがって、第１のダイオード４０は、リーク電流が比較的大きいショットキーバリアダイオードであることが望ましい。
第１の抵抗５０の抵抗値は、１Ω以上１００Ω以下であることが望ましい。この範囲を下回ると有意な遅延時間とならない恐れがある。この範囲を上回ると遅延時間が長くなりすぎ、半導体装置のスイッチング速度が低下するため望ましくない。
ノーマリーオフトランジスタ１０の入力容量と、第１の抵抗５０の抵抗値との積が２０ｎｓｅｃより大きいことが望ましい。すなわち、ノーマリーオフトランジスタ１０の入力容量をＣ、第１の抵抗５０の抵抗値をＲとした場合、下記式（１）を充足することが望ましい。
ＣＲ＞２０ｎｓｅｃ ・・・（１）
半導体装置がオン状態からオフ状態となる場合、ノーマリーオントランジスタ２０がオフ状態になるまでの時間は、約２０ｎｓｅｃである。したがって、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０を先にオフさせるためには、ノーマリーオフトランジスタ１０は２０ｎｓｅｃより長い間オン状態にある必要がある。
ノーマリーオフトランジスタ１０のスイッチング時間は、時定数（ＣＲ）で決まる。したがって、接続部の過電圧を抑制する観点から、上記式（１）が充足されることが望ましい。
例えば、ノーマリーオフトランジスタ１０の入力容量（Ｃ）が５００ｐＦとした場合に、上記式（１）を充足する第１の抵抗５０の抵抗値（Ｒ）は約４０Ωとなる。
また、ノーマリーオフトランジスタ１０の入力容量と、第１の抵抗の抵抗値との積が１００ｎｓｅｃより大きいことが望ましい。すなわち、ノーマリーオフトランジスタ１０の入力容量をＣ、第１の抵抗５０の抵抗値をＲとした場合、下記式（２）を充足することが望ましい。
ＣＲ＞１００ｎｓｅｃ ・・・（２）
半導体装置がＭＨｚオーダーの高い動作周波数で用いられる場合、動作時の半導体装置のオフ期間の間も含め、常に、ノーマリーオフトランジスタ１０をオン状態に保つことが望ましい。なぜなら、ノーマリーオフトランジスタ１０の充放電が抑制され、低損失な半導体装置が実現できるからである。
ノーマリーオフトランジスタ１０をオン状態に保つためには、ノーマリーオフトランジスタ１０のスイッチング時間を長くすれば良い。例えば、５ＭＨｚで動作させる場合、オンオフのデューティー比（ｄｕｔｙ比）を０．５とすると、ノーマリーオフトランジスタ１０のオフ期間は１００ｎｓｅｃである。したがって、損失を低減する観点から、上記式（２）が充足されることが望ましい。
なお、ノーマリーオフトランジスタ１０の入力容量とは、第１のゲート１３と、第１のソース１１及び第１のドレイン１２間の容量である。入力容量は、第１のソース１１と第１のドレイン１２とのバイアスが０Ｖ、且つ、ピンチオフ状態の値とする。
本実施形態の半導体装置によれば、直列接続されるノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の信頼性を向上させることが可能となる。
（第２の実施形態）
本実施形態の半導体装置は、複数の第１のダイオードが直列接続される以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、２個の第１のダイオード４０が直列接続されている。
本実施形態によれば、半導体装置のオン状態では、第２のソース２１の電圧に第１のダイオード４０の順方向降下電圧（Ｖｆ）×２の電圧を加えた電圧が、第２のゲート２３に印加されることになる。したがって、ノーマリーオントランジスタ２０のオーバードライブが可能となりオン電流を増加させることが可能である。
なお、ここでは２個の第１のダイオード４０を直列接続する場合を例に説明したが、直列接続される第１のダイオード４０の数は、３個以上であってもかまわない。ｎ（ｎは２以上の整数）個の場合、第２のソース２１の電圧に第１のダイオード４０の順方向降下電圧（Ｖｆ）×ｎの電圧を加えた電圧が、第２のゲート２３に印加されることになる。
本実施形態によれば、第１の実施形態の効果に加え、オン電流の増大を実現することが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、一端がコンデンサの第１の端部と第１の抵抗との間に電気的に接続される第２の抵抗を、更に備えること以外は、第１の実施形態と同様である。言い換えれば、ゲート端子と、コンデンサ及び第１のゲートとの間に設けられる第２の抵抗を、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、ゲート端子３００と、コンデンサ３０及び第１のゲート１３との間に設けられる第２の抵抗７０を備えている。第２の抵抗７０は、一端がコンデンサ３０の第１の端部３１と第１の抵抗５０との間に電気的に接続される。また、第２の抵抗７０は、他端がゲート端子３００に接続される。
パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第２の抵抗７０を設けることで、ゲート端子３００に印加されるゲート電圧の、第１のゲート１３、第２のゲート２３への伝搬を遅延させることができる。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
本実施形態によれば、第１の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、コンデンサの第２の端部と第２のゲートとの間に設けられた第３の抵抗を、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ３０の第２の端部３２と第２のゲート２３との間に、第３の抵抗５５を備えている。
上述のように、パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第３の抵抗５５を設けることで、ゲート端子３００に印加されるゲート電圧の第２のゲート２３への伝搬を遅延させることができる。
ゲート電圧の第１のゲート１３への伝搬は、第１の抵抗５０又は第２のダイオード６０で独立に調整することが可能である。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
本実施形態によれば、第１の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、第１のソースに電気的に接続された第３のアノードと、第１のドレインに電気的に接続された第３のカソードを有し、順方向降下電圧が、ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低いショットキーバリアダイオードを、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にショットキーバリアダイオード８０が設けられる。
ショットキーバリアダイオード８０は、第３のアノード８１と第３のカソード８２とを有する。そして、第３のアノード８１は第１のソース１１に接続される。また、第３のカソード８２は、第１のドレイン１２及び第２のソース２１に接続される。
ショットキーバリアダイオード８０の順方向降下電圧（Ｖｆ）は、ノーマリーオフトランジスタの寄生ボディダイオード（図示せず）の順方向降下電圧（Ｖｆ）よりも低い。
ショットキーバリアダイオード８０を設けない場合には、ソース端子１００がドレイン端子２００に対し正の電圧となる還流モード時に、電流はノーマリーオフトランジスタ１０の寄生ボディダイオードを流れる。本実施形態では、ノーマリーオフトランジスタ１０の寄生ボディダイオードの順方向降下電圧（Ｖｆ）よりも低い順方向降下電圧（Ｖｆ）を有するショットキーバリアダイオード８０を設ける。これにより、還流モード時に電流はショットキーバリアダイオード８０を流れる。
ショットキーバリアダイオードは、ＰｉＮダイオードと異なり多数キャリアのみを用いて動作する。したがって、ＰｉＮダイオードと比較してリカバリー特性に優れる。よって、本実施形態では、第１の実施形態の効果に加え、還流モード時のリカバリー特性を向上させることが可能となる。また、順方向降下電圧（Ｖｆ）が小さいため、還流モード時の導通損失やスイッチング損失も低減することが可能である。
また、ショットキーバリアダイオード８０の寄生容量により、接続部でのサージ等による過電圧の印加が抑制される。また、ショットキーバリアダイオード８０のリーク電流によって、接続部から電荷を逃すことできるため、接続部の過電圧の印加が抑制される。したがって、更に信頼性の向上した半導体装置が実現される。また、ショットキーバリアダイオード８０のリーク電流によって、ノーマリーオフトランジスタ１０の第１のドレイン１２の電圧上昇も抑制される。よって、安定した動作も実現される。
なお、ショットキーバリアダイオードは、アバランシェ保証がないため、ショットキーバリアダイオード８０の耐圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも高いことが望ましい。
（第６の実施形態）
本実施形態の半導体装置は、第１のソースに電気的に接続された第４のアノードと、第１のドレインに電気的に接続された第４のカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲートとの間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード８５が設けられる。
ツェナーダイオード８５は、第４のアノード８６と第４のカソード８７を有する。第４のアノード８６は、第１のソース１１に電気的に接続される。また、第４のカソード８７は、第１のドレイン１２及び第２のソース２１に電気的に接続される。
ツェナーダイオード８５のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。これにより、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン１２との間の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３との間の耐圧よりも低くなる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部にサージ等による過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード８５に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード８５のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード８５を用いることにより、更に安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード８５により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。
（第７の実施形態）
本実施形態の半導体装置は、第１、第３、第４、第５、第６の実施形態の構成をすべて備える。したがって、第１、第３、第４、第５、第６の実施形態と重複する内容の記載は省略する。
図８は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１、第３、第４、第５、第６の実施形態の構成をすべて備えることにより、これらの実施形態の効果を組み合わせた効果が実現される。
（第８の実施形態）
本実施形態の半導体装置は、第１のソースに電気的に接続された第５のアノードと、第２のドレインに電気的に接続された第５のカソードを有する第５のダイオードを、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の回路図である。ノーマリーオフトランジスタ１０は、ボディダイオード（図示せず）を備えている。なお、ノーマリーオントランジスタ２０は、ボディダイオード（寄生ダイオード）を備えていない。
半導体装置は、第１のソース１１に接続される第５のアノード９１と、第２のドレイン２２に接続される第５のカソード９２を有する第５のダイオード９０を備える。第５のダイオード９０は、ソース端子１００の電圧がドレイン端子２００よりも高くなるような場合（還流モード）に、ソース端子１００側からドレイン端子２００側に電流を流す機能を備える。いわゆる、還流ダイオードである。
第５のダイオード９０は、ノーマリーオフトランジスタ１０のボディダイオードと比較してリカバリー特性に優れるダイオードであることが望ましい。第５のダイオード９０は、ノーマリーオフトランジスタ１０のボディダイオードよりも短いリカバリー時間を有することが望ましい。第５のダイオード９０は、例えば、ＰｉＮダイオードやＰｉＮダイオードと比較して、リカバリー特性に優れるショットキーバリアダイオード、又は、ファーストリカバリーダイオードである。
また、第５のダイオード９０は、Ｓｉよりもバンドギャップの広いワイドバンドギャップ半導体を用いたダイオードであることが望ましい。ワイドバンドギャップ半導体を用いたダイオードは、Ｓｉを用いたダイオードよりも高い耐圧を実現できる。ワイドバンドギャップ半導体としては、例えば、ＧａＮ系半導体、ＳｉＣ、ダイヤモンド等がある。
本実施形態の半導体装置では、還流モードにおいて、ノーマリーオフトランジスタ１０のボディダイオードに流れる還流電流を抑制する。そして、第５のダイオード９０を備える電流経路に還流電流を流す。
第５のダイオード９０には、ノーマリーオフトランジスタ１０のボディダイオードよりもリカバリー時間の短いリカバリー特性に優れたダイオードが用いられる。したがって、本実施形態によれば、還流電流が流れる際のリカバリー特性の向上した半導体装置が実現される。よって、例えば、本実施形態の半導体装置をモータ制御系のインバータ回路のスイッチング素子として用いた場合、還流モード時のスイッチング損失を抑制することが可能となる。
また、分流が抑制されるため、温度環境等が変化しても、還流モード時の特性が不安定となることを抑制できる。
以上、本実施形態によれば、第１の実施形態の効果に加え、リカバリー特性が向上した半導体装置が実現される。
（第９の実施形態）
本実施形態の半導体装置は、第２の端部と第２のゲートとの間に電気的に接続された第６のアノードと、第１のソースに電気的に接続された第６のカソードを有する第６のダイオードを、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ３０の第２の端部３２とノーマリーオントランジスタ２０の第２のゲート２３に電気的に接続される第６のアノード１１１と、ノーマリーオフトランジスタ１０の第１のソース１１に電気的に接続される第６のカソード１１２を有する第６のダイオード１１０を備える。
本実施形態の半導体装置は、第６のダイオード１１０を備えることにより、半導体装置が長時間オフ状態にある場合に起こり得る半導体装置の破壊が抑制され、信頼性が向上する。
以下、本実施形態の作用及び効果について説明する。図１１〜図１４は、本実施形態の半導体装置の作用及び効果を説明する図である。
図１１は、第１の実施形態の半導体装置の回路図である。図１２は、図１１に示す第１の実施形態の半導体装置がオフ状態にある場合のノーマリーオントランジスタ２０の第２のゲート２３の電位の時間変化、及び、ノーマリーオフトランジスタ１０の第１のドレイン１２の時間変化を示す。
図１２では、第２のソース２１基準の第２のゲート２３の電位をＶｇｓ２０と表記する。また、第１のソース１１基準の第２のゲート２３の電位をＶｇｇ２０と表記する。Ｖｇｇ２０は、ソース端子１００基準とも言い換えることが可能である。
図１２では、ノーマリーオフトランジスタ１０の第１のドレイン１２の電位をＶｄｓ１０と表記する。ノーマリーオフトランジスタ１０の第１のドレイン１２の電位は、言い換えれば、ノーマリーオントランジスタ２０の第２のソース２１の電位である。Ｖｇｓ２０＝Ｖｇｇ２０−Ｖｄｓ１０の関係となる。
半導体装置がオフ状態にある場合、第２のゲート２３の電位Ｖｇｓ２０及びＶｇｇ２０は、ノーマリーオントランジスタ２０の閾値電圧Ｖｔｈよりも低い負の電圧である。オフ状態で時間が経過すると、図１２の時間ｔ０と時間ｔ１間のように、第２のゲート２３の電位はリーク電流により上昇し始める。
第２のゲート２３の電位Ｖｇｓ２０及びＶｇｇ２０が、時間ｔ１で閾値電圧Ｖｔｈに達すると、ノーマリーオントランジスタ２０のチャネルリークが生じ始める。このため、第１のドレイン１２の電位Ｖｄｓ１０が上昇し始める。
第１のドレイン１２の電位Ｖｄｓ１０が上昇するとノーマリーオントランジスタ２０の第２のゲート２３の電位Ｖｇｓ２０は、低下する方向となる。このため、チャネルリークが抑制される。したがって、ノーマリーオントランジスタ２０のチャネルリークが生じて、第１のドレイン１２の電位Ｖｄｓ１０が上昇し始めたとしても、第２のゲート２３の電位Ｖｇｓ２０は、閾値電圧Ｖｔｈに保たれる。よって、ノーマリーオントランジスタ２０のオフ状態が継続する。
一方、第１のソース１１基準の第２のゲート２３の電位Ｖｇｇ２０は、リーク電流により上昇を続ける。そして、第２のゲート２３の電位Ｖｇｇ２０は、時間ｔ２で０Ｖになった後も、リーク電流により上昇を続ける。第１のドレイン１２の電位Ｖｄｓ１０も時間ｔ２以降上昇を続ける。
その後、時間ｔ３で、第１のドレイン１２の電位Ｖｄｓ１０が、例えば、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧Ｖｘに到達する。この場合、アバランシェ電流が流れることにより、第１のドレイン１２の電位Ｖｄｓ１０はＶｘで固定されることになる。
第２のゲート２３の電位Ｖｇｇ２０は上昇を続けるため、第２のゲート２３の電位Ｖｇｓ２０は、閾値電圧Ｖｔｈを超え、ノーマリーオントランジスタ２０がオン状態になる。結果的に、半導体装置が時間ｔ３以降に破壊に至る。
図１３は、本実施形態の半導体装置の回路図である。図１４は、図１３に示す本実施形態の半導体装置がオフ状態にある場合のノーマリーオントランジスタ２０の第２のゲート２３の電位の時間変化、及び、ノーマリーオフトランジスタ１０の第１のドレイン１２の時間変化を示す。
本実施形態の半導体装置は、第１の実施形態の半導体装置に加えて、第６のダイオード１１０を備える。したがって、時間ｔ２において、第２のゲート２３の電位Ｖｇｇ２０が０Ｖを超え、第６のダイオード１１０の順方向降下電圧に達すると、第２のゲート２３から第１のソース１１に正の電荷が逃がされる。よって、第２のゲート２３の電位Ｖｇｇ２０の上昇は０Ｖ近傍で止まる。
第２のゲート２３の電位Ｖｇｇ２０の上昇が止まるため、第２のゲート２３の電位Ｖｇｓ２０は、閾値電圧Ｖｔｈに保たれる。したがって、ノーマリーオントランジスタ２０のオフ状態が継続する。よって、長時間のオフ状態に置かれた場合でも、半導体装置が破壊することが抑制される。
なお、第６のダイオード１１０としては、例えば、ＰｉＮダイオード又はショットキーバリアダイオードを用いることが可能である。第２のゲート２３へのリーク電流を抑制する観点からは、逆バイアス時のリーク電流の比較的小さいＰｉＮダイオードであることが望ましい。
本実施形態によれば、第１の実施形態の効果に加え、半導体装置が長時間オフ状態にある場合に起こり得る半導体装置の破壊が抑制され、信頼性が向上する。
（第１０の実施形態）
本実施形態の半導体装置は、第６のダイオードに代えて、第２のゲートと第１のソースとの間に電気的に接続された第４の抵抗を、更に備えること以外は、第９の実施形態と同様である。したがって、第９の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、ノーマリーオントランジスタ２０の第２のゲート２３と、ノーマリーオフトランジスタ１０の第１のソース１１との間に電気的に接続される第４の抵抗１２０を備える。
本実施形態の半導体装置は、半導体装置が長時間オフ状態に置かれ、第２のゲート２３の電位Ｖｇｇ２０が０Ｖを超えた場合、第２のゲート２３から第４の抵抗１２０を介して第１のソース１１に正の電荷が逃がされる。したがって、第２のゲート２３の電位Ｖｇｇ２０の上昇は０Ｖ近傍で止まる。
本実施形態によれば、第９の実施形態と同様、長時間のオフ状態に置かれた場合でも、半導体装置が破壊することが抑制され、信頼性が向上する。また、ダイオードよりも安価な電気抵抗を用いることで、半導体装置のコストが低減可能となる。
（第１１の実施形態）
本実施形態の半導体装置は、第６のダイオードに代えて、第２の端部と第２のゲートとに間に電気的に接続された第７のアノードと、第１の端部に電気的に接続された第７のカソードを有する第７のダイオードを、更に備えること以外は、第９の実施形態と同様である。したがって、第９の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ３０の第２の端部３２とノーマリーオントランジスタ２０の第２のゲート２３との間に電気的に接続された第７のアノード１３１と、コンデンサ３０の第１の端部３１に電気的に接続された第７のカソード１３２とを有する第７のダイオード１３０を備える。言い換えれば、コンデンサ３０に電気的に並列に接続される第７のダイオード１３０を備える。
本実施形態の半導体装置は、半導体装置が長時間オフ状態に置かれ、第２のゲート２３の電位Ｖｇｇ２０が０Ｖを超え、第７のダイオード１３０の順方向降下電圧に達すると、第２のゲート２３から０Ｖに固定されているゲート端子３００に正の電荷が逃がされる。よって、第２のゲート２３の電位Ｖｇｇ２０の上昇は０Ｖ近傍で止まる。
本実施形態によれば、第９の実施形態と同様、長時間のオフ状態に置かれた場合でも、半導体装置が破壊することが抑制され、信頼性が向上する。
（第１２の実施形態）
本実施形態の半導体装置は、第６のダイオードに代えて、第２の端部と第１の端部との間に電気的に接続された第５の抵抗を、更に備えること以外は、第９の実施形態と同様である。したがって、第９の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ３０の第２の端部３２と第１の端部３１との間に電気的に接続された第５の抵抗１４０を備える。言い換えれば、コンデンサ３０に電気的に並列に接続される第５の抵抗１４０を備える。
本実施形態の半導体装置は、半導体装置が長時間オフ状態に置かれ、第２のゲート２３の電位Ｖｇｇ２０が０Ｖを超えた場合、第２のゲート２３から第５の抵抗１４０を介して０Ｖに固定されたゲート端子３００に正の電荷が逃がされる。したがって、第２のゲート２３の電位Ｖｇｇ２０の上昇は０Ｖ近傍で止まる。
本実施形態によれば、第９の実施形態と同様、長時間のオフ状態に置かれた場合でも、半導体装置が破壊することが抑制され、信頼性が向上する。また、ダイオードよりも安価な電気抵抗を用いることで、半導体装置のコストが低減可能となる。
（第１３の実施形態）
本実施形態の半導体装置は、第１のソースに電気的に接続された第４のアノードと、第１のドレインに電気的に接続された第４のカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲートとの間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、更に備えること以外は第９の実施形態と同様である。したがって、第９の実施形態と重複する内容については記述を省略する。
図１８は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード８５が設けられる。
ツェナーダイオード８５は、第４のアノード８６と第４のカソード８７を有する。第４のアノード８６は、第１のソース１１に電気的に接続される。また、第４のカソード８７は、第１のドレイン１２及び第２のソース２１に電気的に接続される。
ツェナーダイオード８５のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。これにより、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン１２との間の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３との間の耐圧よりも低くなる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部にサージ等による過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード８５に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード８５のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード８５を用いることにより、更に安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード８５により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。
本実施形態によれば、第９の実施形態と同様、長時間のオフ状態に置かれた場合でも、半導体装置が破壊することが抑制され、信頼性が向上する。また、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊、電流コラプスが防止され、半導体装置の信頼性が向上する。
（第１４の実施形態）
本実施形態の半導体装置は、第６の実施形態の半導体装置の回路図に対応するパワーモジュールである。
図１９は、本実施形態の半導体装置の模式図である。図１９（ａ）は模式上面図、図１９（ｂ）は図１９（ａ）のＡＡ’断面図である。本実施形態の半導体装置は、実装基板上に半導体チップ等の電子部品が実装されたパワーモジュールである。
実装基板５００の表面に、電子部品として、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、コンデンサ３０、第１のダイオード４０、第１の抵抗５０、第２のダイオード６０、及び、ツェナーダイオード８５が実装されている。実装基板５００は、表面に表面ソース端子１００、表面ドレイン端子２００、表面ゲート端子３００を備える。
本実施形態のパワーモジュールは、図７に示される第６の実施形態の半導体装置の回路図に基づき実装されている。各電子部品間、及び、各電子部品とソース端子１００、ドレイン端子２００、又は、ゲート端子３００の間は、例えば、ワイヤボンディング５０３で電気的に接続される。
実装基板５００は、裏面に裏面ソース端子１０１、裏面ドレイン端子２０１、裏面ゲート端子を備える。表面ソース端子１００と裏面ソース端子１０１、表面ドレイン端子２００と裏面ドレイン端子２０１、及び、表面ゲート端子３００と裏面ゲート端子は、実装基板５００内に設けられた貫通ビア５０１を介して電気的に接続されている。半導体モジュールは、裏面ソース端子１０１、裏面ドレイン端子２０１、及び、裏面ゲート端子を用いて、回路基板等への実装が可能となっている。
本実施形態のパワーモジュールによれば、直列接続されるノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の信頼性を向上させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (16)

  1. 第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、
    第１の端部と第２の端部を有し、前記第２の端部が前記第２のゲートに電気的に接続されたコンデンサと、
    前記第２の端部と前記第２のゲートとの間に電気的に接続された第１のアノードと、前記第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、
    前記第１の端部と、前記第１のゲートとの間に設けられた第１の抵抗と、
    前記第１の端部に電気的に接続された第２のアノードと、前記第１のゲートに電気的に接続された第２のカソードを有し、前記第１の抵抗と並列に設けられた第２のダイオードと、
    を備える半導体装置。
  2. 前記ノーマリーオントランジスタは、ＧａＮ系半導体を用いたＨＥＭＴである請求項１記載の半導体装置。
  3. 前記コンデンサの容量が、前記ノーマリーオントランジスタの入力容量の１０倍以上である請求項１又は請求項２記載の半導体装置。
  4. 前記第１のダイオードは、ショットキーバリアダイオードである請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ノーマリーオフトランジスタは、Ｓｉ（シリコン）を用いた縦型ＭＯＳＦＥＴである請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記ノーマリーオフトランジスタの入力容量と、前記第１の抵抗の抵抗値との積が２０ｎｓｅｃより大きい請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記ノーマリーオフトランジスタの入力容量と、前記第１の抵抗の抵抗値との積が１００ｎｓｅｃより大きい請求項１乃至請求項５いずれか一項記載の半導体装置。
  8. 一端が前記第１の端部と前記第１の抵抗との間に電気的に接続される第２の抵抗を、更に備える請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第２の端部と前記第２のゲートとの間に設けられた第３の抵抗を、更に備える請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記第１のソースに電気的に接続された第３のアノードと、前記第１のドレインに電気的に接続された第３のカソードを有し、順方向降下電圧が、前記ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低いショットキーバリアダイオードを、更に備える請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記第１のソースに電気的に接続された第４のアノードと、前記第１のドレインに電気的に接続された第４のカソードを有し、ツェナー電圧が前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲートとの間の耐圧よりも低く、前記ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、更に備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記第１のソースに電気的に接続された第５のアノードと、前記第２のドレインに電気的に接続された第５のカソードを有する第５のダイオードを、更に備える請求項１乃至請求項９いずれか一項記載の半導体装置。
  13. 前記第２の端部と前記第２のゲートとの間に電気的に接続された第６のアノードと、前記第１のソースに電気的に接続された第６のカソードを有する第６のダイオードを、更に備える請求項１乃至請求項１２いずれか一項記載の半導体装置。
  14. 前記第２のゲートと前記第１のソースとの間に電気的に接続された第４の抵抗を、更に備える請求項１乃至請求項１２いずれか一項記載の半導体装置。
  15. 前記第２の端部と前記第２のゲートとの間に電気的に接続された第７のアノードと、前記第１の端部に電気的に接続された第７のカソードを有する第７のダイオードを、更に備える請求項１乃至請求項１２いずれか一項記載の半導体装置。
  16. 前記第２の端部と前記第１の端部との間に電気的に接続された第５の抵抗を、更に備える請求項１乃至請求項１２いずれか一項記載の半導体装置。
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