JP7358227B2

JP7358227B2 - 半導体装置

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Publication number: JP7358227B2
Application number: JP2019229760A
Authority: JP
Inventors: 洪洪; 康裕磯部; 啓吉岡; 亨杉山; 正明岩井; 直範細川; 正明小野村; 仁小林; 哲也大野
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-12-19
Filing date: 2019-12-19
Publication date: 2023-10-10
Anticipated expiration: 2039-12-19
Also published as: JP2021100293A; US20210194475A1; US11290100B2

Description

本発明の実施形態は、半導体装置に関する。

次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現できる。また、これにより寄生容量を小さくできるため、高速駆動のパワー半導体デバイスを実現できる。

ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ノーマリーオントランジスタである。すなわち、通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通する。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフトランジスタを、実現することが困難であるという問題がある。

数百Ｖ～１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタを接続して、ノーマリーオフ動作を実現する回路構成が提案されている。

特許第６３９２４５８号公報

本発明が解決しようとする課題は、安定したノーマリーオフ動作を実現する半導体装置を提供することである。

実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第１端部と、第２制御電極に電気的に接続された第２端部と、を有する第１コンデンサと、第２端部及び第２制御電極に電気的に接続された第１アノードと、第３電極に電気的に接続された第１カソードと、を有するツェナーダイオードと、第３端部と、第１制御電極に電気的に接続された第４端部と、を有する第１抵抗と、第３端部に電気的に接続された第２アノードと、第２カソードと、を有する第１ダイオードと、第２カソードに電気的に接続された第５端部と、第４端部及び第１制御電極に電気的に接続された第６端部と、を有する第２抵抗と、第２端部、第１アノード及び第２制御電極に電気的に接続された第３アノードと、第１電極に電気的に接続された第３カソードと、を有する第２ダイオードと、第４端部、第６端部及び第１制御電極に電気的に接続された第７端部と、第１電極に電気的に接続された第８端部と、を有する第２コンデンサと、第１端部、第３端部及び第２アノードに接続されたゲートドライブ回路と、を備え、ゲートドライブ回路を用いてハイレベル電圧とローレベル電圧を有する信号を出力し、第１抵抗の抵抗値をＲ _１、ノーマリーオフトランジスタの寄生容量をＣ _ｉｓｓ、ハイレベル電圧をＶ _{ｇ_on} 、ノーマリーオフトランジスタのゲート閾値電圧をＶ _ｔｈ、第２抵抗の抵抗値をＲ _２、第２コンデンサの静電容量をＣ _２、ゲートドライブ回路を用いてハイレベル電圧を出力する時間をｔ _１としたときに、（数式３）である。

実施形態の電力変換システムの模式図である。実施形態の半導体装置の回路図である。実施形態の第１の他の態様の半導体装置の回路図である。実施形態の第２の他の態様の半導体装置の回路図である。Ｖ_ｇ＿ｏｎの一例を示す模式図である。Ｖ_ｇ＿ｏｎの一例及び第２制御電極に入力される電圧の一例を示す模式図である。比較形態の半導体装置における第１端部の電圧及び第２制御電極に入力される電圧の一例を示す模式図である。実施形態の半導体装置における第１制御電極に入力される電圧の一例を示す模式図である。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。

また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。

また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。

（実施形態）
実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第１端部と、第２制御電極に電気的に接続された第２端部と、を有する第１コンデンサと、第２端部及び第２制御電極に電気的に接続された第１アノードと、第３電極に電気的に接続された第１カソードと、を有するツェナーダイオードと、第３端部と、第１制御電極に電気的に接続された第４端部と、を有する第１抵抗と、第３端部に電気的に接続された第２アノードと、第２カソードと、を有する第１ダイオードと、第２カソードに電気的に接続された第５端部と、第４端部及び第１制御電極に電気的に接続された第６端部と、を有する第２抵抗と、第２端部、第１アノード及び第２制御電極に電気的に接続された第３アノードと、第１電極に電気的に接続された第３カソードと、を有する第２ダイオードと、第４端部、第６端部及び第１制御電極に電気的に接続された第７端部と、第１電極に電気的に接続された第８端部と、を有する第２コンデンサと、を備える。

図１は、本実施形態の電力変換システム９００の模式図である。

電力変換システム９００は、電力変換装置８００と、モーター８１０と、を備える。

電力変換装置８００は、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆと、直流電源３００と、コンバータ４００と、平滑コンデンサ５００と、を備える。なお、後述するように、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆは、複数のトランジスタ、及びその他の素子等を含んでいてもかまわない。

直流電源３００は、直流電圧を出力する。コンバータ４００はＤＣ－ＤＣコンバータであり、直流電源３００が出力した直流電圧を、他の直流電圧に変換する。平滑コンデンサ５００は、コンバータ４００によって出力された電圧を平滑化する。

トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆのそれぞれは、後述する半導体装置１００を有する。トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆにより、平滑コンデンサ５００によって平滑化された直流電圧は交流に変換される。

例えば、トランジスタ２００ａは、第１トランジスタ電極２０２と第２トランジスタ電極２０４を有する。また、トランジスタ２００ｂは第３トランジスタ電極２０６と第４トランジスタ電極２０８を有する。トランジスタ２００ａとトランジスタ２００ｂは、第１トランジスタ電極２０２と第４トランジスタ電極２０８が電気的に接続されることにより、互いに電気的に接続されている。

同様に、トランジスタ２００ｃとトランジスタ２００ｄ及びトランジスタ２００ｅとトランジスタ２００ｆは、それぞれ互いに電気的に接続されている。

モーター８１０は、コイル８１０ｕ、８１０ｖ及び８１０ｗを有する。コイル８１０ｕ、８１０ｗ及び８１０ｖの一端は、互いに中性点８２０において電気的に接続されている。コイル８１０ｕの他端は、トランジスタ２００ａとトランジスタ２００ｂの間に電気的に接続されている。コイル８１０ｖの他端は、トランジスタ２００ｃとトランジスタ２００ｄの間に電気的に接続されている。また、コイル８１０ｗの他端は、トランジスタ２００ｅとトランジスタ２００ｆの間に電気的に接続されている。

なお、本実施形態の電力変換装置８００におけるグランドは、例えば、複数設けられた平滑コンデンサ５００の間に電気的に接続されていても良い。また、例えば、電力変換装置８００におけるグランドは、トランジスタ２００ｂとトランジスタ２００ｄとトランジスタ２００ｆが互いに電気的に接続された電線に、電気的に接続されていても良い。

図２は、本実施形態の半導体装置１００の回路図である。本実施形態の半導体装置１００は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。

半導体装置１００は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０と、第１コンデンサ３０と、ツェナーダイオード４０と、第１抵抗５０と、第１ダイオード６０と、第２抵抗６５と、第２ダイオード７０と、第２コンデンサ７５と、第３ダイオード８０と、第１端子１０１と、第２端子１０２と、第３端子１０３と、を備える。

ノーマリーオフトランジスタ１０は、第１電極１１と、第２電極１２と、第１制御電極１３と、を有する。

ノーマリーオフトランジスタ１０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いたｎ型のＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。例えば、第１電極１１はソース電極であり、第２電極１２はドレイン電極であり、第１制御電極１３はゲート電極である。しかし、ノーマリーオフトランジスタ１０は、これに限定されるものではない。例えば、ノーマリーオフトランジスタ１０は、ｐ型のＭＯＳＦＥＴであっても良い。

ノーマリーオフトランジスタ１０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。

ノーマリーオントランジスタ２０は、第３電極２１と、第４電極２２と、第２制御電極２３と、を有する。第３電極２１は、第２電極１２に電気的に接続されている。

ノーマリーオントランジスタ２０は、ゲートに電圧を入力しない場合にもドレイン電流が流れるトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ系半導体を用いたＨＥＭＴである。例えば、第３電極２１はソース電極であり、第４電極２２はドレイン電極であり、第２制御電極２３はゲート電極である。

ノーマリーオントランジスタ２０の耐圧は、ノーマリーオフトランジスタ１０の耐圧より高い。ノーマリーオントランジスタ２０の耐圧は、例えば６００Ｖ以上１２００Ｖ以下である。

第１コンデンサ３０は、第１端部３１と、第２端部３２と、を有する。第２端部３２は、第２制御電極２３に電気的に接続されている。

第１コンデンサ３０の静電容量Ｃ_１は、ノーマリーオントランジスタ２０の入力容量の１０倍以上であることが好ましい。

ツェナーダイオード４０は、第１アノード４１と、第１カソード４２と、を有する。第１アノード４１は、第２端部３２及び第２制御電極２３に電気的に接続されている。第１カソード４２は、第３電極２１及び第２電極１２に電気的に接続されている。

ツェナーダイオード４０のツェナー電圧Ｖｚは、第２制御電極２３と第３電極２１の間のノーマリーオントランジスタ２０の耐圧よりも低いことが好ましい。

第１抵抗５０は、第３端部５１と、第４端部５２と、を有する。第３端部５１は、第１端部３１に電気的に接続されている。第４端部５２は、第１制御電極１３に電気的に接続されている。

第１抵抗５０は、電気抵抗、抵抗素子又は電気抵抗素子である。

第１ダイオード６０は、第２アノード６１と、第２カソード６２と、を有する。第２アノード６１は、第１端部３１及び第３端部５１に電気的に接続されている。

第２抵抗６５は、第５端部６６と、第６端部６７と、を有する。第５端部６６は、第２カソード６２に電気的に接続されている。第６端部６７は、第４端部５２及び第１制御電極１３に電気的に接続されている。

第１ダイオード６０と第２抵抗６５が直列に接続された素子は、第１抵抗５０に対し並列に接続されている。

第２抵抗６５は、電気抵抗、抵抗素子又は電気抵抗素子である。

第２ダイオード７０は、第３アノード７１と、第３カソード７２と、を有する。第３アノード７１は、第２端部３２、第１アノード４１及び第２制御電極２３に電気的に接続されている。第３カソード７２は、第１電極１１に電気的に接続されている。

第２コンデンサ７５は、第７端部７６と、第８端部７７と、を有する。第７端部７６は、第４端部５２、第６端部６７及び第１制御電極１３に電気的に接続されている。第８端部７７は、第１電極１１に電気的に接続されている。

第２コンデンサ７５の静電容量をＣ_２、ノーマリーオフトランジスタ１０のゲートソース間容量をＣ_ｇｓ、ノーマリーオフトランジスタ１０のゲートドレイン間容量をＣ_ｇｄとしたときに、

であることが好ましい。

第３ダイオード８０は、第４アノード８１と、第４カソード８２と、を有する。第４アノード８１は、第２端部３２、第３アノード７１、第１アノード４１及び第２制御電極２３に電気的に接続されている。第４カソード８２は、第１端部３１、第３端部５１及び第２アノード６１に接続されている。

第１端子１０１は、第１電極１１及び第８端部７７に電気的に接続されている。第２端子１０２は、第４電極２２に電気的に接続されている。第３端子１０３は、第１端部３１、第４カソード８２、第３端部５１及び第２アノード６１に電気的に接続されている。第１端子１０１、第２端子１０２及び第３端子１０３は、半導体装置１００と他の電気回路等を接続するための端子である。

第１ダイオード６０、第２ダイオード７０及び第３ダイオード８０は、ショットキーバリアダイオードであることが好ましい。応答速度が高いためである。なお、第１ダイオード６０、第２ダイオード７０及び第３ダイオード８０は、例えば、ＰＮ接合ダイオードであっても良い。

第１コンデンサ３０及び第２コンデンサ７５は、セラミックコンデンサであることが好ましい。セラミックコンデンサは、周波数特性に優れているためである。しかし、第１コンデンサ３０及び第２コンデンサ７５は、他のフィルムコンデンサ、アルミ電解コンデンサ、又はタンタル電解コンデンサ等であっても良い。

本実施形態の半導体装置１００は、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直列に電気的に接続することにより、ノーマリーオフ動作を実現する。

例えば半導体装置１００がトランジスタ２００ｂ（図１）に用いられる場合、第３トランジスタ電極２０６は第１端子１０１を介して第１電極１１及び第８端部７７に電気的に接続され、第４トランジスタ電極２０８は第２端子１０２を介して第４電極２２に電気的に接続されている。

図３は、実施形態の第１の他の態様の半導体装置１１０の回路図である。

信号源９７は、例えば方形波又は矩形波等の信号を出力する。

ゲートドライブ回路９６は、信号源９７及び第３端子１０３に電気的に接続されている。そして、ゲートドライブ回路９６は、第３端子１０３を介して、第１端部３１、第３端部５１、第２アノード６１及び第４カソード８２に電気的に接続されている。ゲートドライブ回路９６は、信号源９７から出力された信号に基づいて、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を駆動する信号を出力する。

ゲートドライブ回路９６は、例えば、電子回路である。ゲートドライブ回路９６は、例えば、演算回路等のハードウェアとプログラム等のソフトウェアの組み合わせで構成されるコンピュータである。ゲートドライブ回路９６は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。

図４は、実施形態の第２の他の態様の半導体装置１２０の回路図である。

半導体装置１２０においては、半導体装置１１０に制御回路９８が接続されている。制御回路９８は、例えば、電子回路である。制御回路９８は、例えば、演算回路等のハードウェアとプログラム等のソフトウェアの組み合わせで構成されるコンピュータである。制御回路９８は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。

図５は、ゲートドライブ回路により発生される電圧の一例を示す模式図である。図５（ａ）は、第３端子１０３に入力される電圧が、時間ｔ_１の間に出力される０Ｖと、時間ｔ_２の間に出力されるＶ_ｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図５（ｂ）は、第３端子１０３に入力される電圧が、時間ｔ_１の間に出力されるＶ_１と、時間ｔ_２の間に出力されるＶ_１とＶ_２の和と、の繰り返しとなる方形波である場合を示している。図５（ｂ）の場合は、Ｖ_ｇ＿ｏｎ＝Ｖ_１＋Ｖ_２（Ｖ_ｇ＿ｏｎ＝｜Ｖ_１｜＋｜Ｖ_２｜）である。図５（ｃ）は、時間ｔ_１の間に負の電圧が出力される場合を示している。図５（ｃ）の場合は、Ｖ_ｇ＿ｏｎ＝｜Ｖ_２｜－｜Ｖ_１｜である。このように、第３端子１０３に入力される電圧は、時間変化する電圧である。そして、例えば、第３端子１０３に入力される最大の電圧がＶ_ｇ＿ｏｎである。なお、図５ではｔ_１＝ｔ_２として図示を行ったが、ｔ_１とｔ_２は異なっていてもかまわない。また、第３端子１０３に入力される電圧は、図５に示したものに限定されない。また、Ｖ_ｇ＿ｏｎの測定は、市販のオシロスコープ等を用いて容易に行うことができる。

図５に示した、第３端子１０３に入力される電圧は、例えば、図３及び図４に示した信号源９７及びゲートドライブ回路９６を用いて生成される。なお、他の公知の電気回路等を用いて、第３端子１０３に入力される電圧が生成されてもかまわない。そして、図５に示した、第３端子１０３に入力される電圧は、第１端部３１、第３端部５１、第２アノード６１及び第４カソード８２に入力される。

時間ｔ_１の間に出力される電圧は、ローレベル電圧の一例である。時間ｔ_２の間に出力される電圧は、ハイレベル電圧の一例である。

次に、実施形態の半導体装置１００、半導体装置１１０及び半導体装置１２０の動作について述べる。

例えば、図３及び図４に示した信号源９７及びゲートドライブ回路９６を用いて、図５（ａ）に示すような、０Ｖと、Ｖ_ｇ＿ｏｎを往復する方形波を出力する。

図６は、ゲートドライブ回路により発生される電圧の一例、及び第２制御電極２３に入力される電圧の一例を示す模式図である。図６（ａ）は、ゲートドライブ回路９６の出力電圧が、時間ｔ_１の間に出力される０Ｖと、時間ｔ_２の間に出力されるＶ_ｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図６（ｂ）は、図６（ａ）に示した電圧が第３端子１０３に入力された場合に、第２制御電極２３に入力される電圧の一例である。

第３端子１０３にＶ_ｇ＿ｏｎが入力されているとき、第１コンデンサ３０から第２ダイオード７０を経由して電流が流れる。第２制御電極２３と第３電極２１の間には、第２ダイオード７０の順方向電圧Ｖ_Ｆに相当する電圧が入力される。これにより、ノーマリーオントランジスタ２０は、オンになる。一方、第３端子１０３に０Ｖが入力されているときには、ノーマリーオントランジスタ２０のゲートソース間容量を介して第１コンデンサ３０へと電流が流れる。第２制御電極２３と第３電極２１の間には、Ｖ_ＦとＶ_ｇ＿ｏｎの差分に相当する負の電圧（Ｖ_Ｆ－Ｖ_ｇ＿ｏｎ）が入力される。これにより、ノーマリーオントランジスタ２０をオフにすることが可能である。

第３端子１０３にＶ_ｇ＿ｏｎが出力されているとき、Ｖ_ｇ＿ｏｎがノーマリーオフトランジスタ１０のゲート閾値電圧Ｖ_ｔｈより大きければ、ノーマリーオフトランジスタはオンになる。

ここで、半導体装置がオフからオンに移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンになることが望ましい。もし、ノーマリーオントランジスタ２０が先にオンすると、第２電極１２と第３電極２１との接続部に高い電圧が加わるため、耐圧の低いノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。

本実施形態の半導体装置１００では、半導体装置がオフ状態からオン状態に移行する際には、ゲートドライブ回路９６から出力された電流は、第１ダイオード６０を流れる。このため、第１制御電極１３の充電には、第１抵抗５０の影響を受けない。従って、第１制御電極１３を速やかに充電できる。よって、半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。

また、第１抵抗５０を設けることにより、ノーマリーオフトランジスタ１０のオフのタイミングを、ノーマリーオントランジスタ２０のオフのタイミングから所望の時間だけ遅延させることができる。さらに適切な第１ダイオード６０、第１抵抗５０及び第２抵抗６５の組合せにより、第３端子１０３に０Ｖが入力されている場合に、ノーマリーオフトランジスタ１０をオンにし続けることが可能である。

なお、信号源９７及びゲートドライブ回路９６により０Ｖが出力され、ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０が共にオフである場合を考える。第４電極２２に高い電圧が加わると、第３電極２１の電圧が高くなる。このときに、ノーマリーオントランジスタ２０のオフ状態が保たれないおそれがある。そのため、第３ダイオード８０を設けて、ゲートドライブ回路９６と第２制御電極２３を短絡させて、ノーマリーオントランジスタ２０のオフ状態が保たれるようにしている。

第１端部３１、第３端部５１、第２アノード６１及び第８カソード８２にハイレベル電圧が入力される時間をｔ_１、ハイレベル電圧をＶ_{ｇ_on}、ノーマリーオフトランジスタ１０のゲート閾値電圧をＶ_ｔｈ、第２抵抗６５の抵抗値をＲ_２、第２コンデンサ７５の静電容量をＣ_２としたときに、

であることが好ましい。

また、第１端部３１、第３端部５１、第２アノード６１及び第８カソード８２にハイレベル電圧が入力される時間をｔ_１、第１抵抗５０の抵抗値をＲ_１、ノーマリーオフトランジスタ１０の寄生容量をＣ_ｉｓｓ、ハイレベル電圧をＶ_{ｇ_on}、ノーマリーオフトランジスタ１０のゲート閾値電圧をＶ_ｔｈ、第２抵抗の抵抗値をＲ_２、第２コンデンサの静電容量をＣ_２としたときに、

であることが好ましい。

なお、ノーマリーオフトランジスタ１０の寄生容量Ｃ_ｉｓｓは、ノーマリーオフトランジスタ１０のゲートソース間容量Ｃ_ｇｓとノーマリーオフトランジスタ１０のゲートドレイン間容量Ｃ_ｇｄの和である。

制御回路９８は、第２コンデンサ７５の静電容量をＣ_２、第２抵抗６５の抵抗値をＲ_２としたときに、

に基づいて半導体装置１２０を動作させることが好ましい。

また、制御回路９８は、第１抵抗５０の抵抗値をＲ_１、第２抵抗６５の抵抗値をＲ_２、第２コンデンサ７５の静電容量をＣ_２、ノーマリーオフトランジスタ１０の寄生容量をＣ_ｉｓｓとしたときに、

以下に、実施形態の半導体装置１００、半導体装置１１０及び半導体装置１２０の作用効果をまとめて記載する。

図７は、比較形態の半導体装置における第１端部３１の電圧及び第２制御電極２３に入力される電圧の一例を示す模式図である。図７（ａ）は、信号源９７及びゲートドライブ回路９６から出力される電圧の一例である。図７（ｂ）は、比較形態の半導体装置における第１端部３１に入力される電圧の一例を示す模式図である。図７（ｃ）は、比較形態の半導体装置における第２制御電極２３に入力される電圧の一例を示す模式図である。なお図７（ａ）に示した波形はあくまで一例であり、例えば図５、図６及び図８に示した波形と一致しない。

例えば、信号源９７及びゲートドライブ回路９６を用いて、パルス幅の短いＶ_ｇ＿ｏｎを１パルスだけ出力する場合を考える。この場合、図７（ａ）及び図７（ｂ）に示すように、ゲートドライブ回路９６から出力されているＶ_ｇ＿ｏｎの電圧と比較して、第１端部３１に入力される電圧は低い電圧になる。これは、パルス幅が短すぎるため、第１コンデンサ３０に十分な電荷が蓄積されないためである。そしてこの場合、図７（ｃ）に示すように、第２制御電極２３に入力される電圧はｔ_１時間内に第１コンデンサ３０に蓄積された電荷により充電される。第１コンデンサ３０に蓄積される電荷量はノーマリーオントランジスタ２０のチャネルを十分に閉じるに必須な電荷量より多いことが好ましい。そのため、パルス幅の短いＶ_ｇ＿ｏｎが１パルスだけ出力された場合には、ノーマリーオントランジスタ２０がオフにならないという問題点があった。

そこで、実施形態の半導体装置１００、半導体装置１１０及び半導体装置１２０は、第２抵抗６５と、第２コンデンサ７５と、を備える。

パルス幅の短いＶ_ｇ＿ｏｎが出力された場合に、ノーマリーオフトランジスタ１０をオフにし続けることができれば、ノーマリーオントランジスタ２０をオフにし続けることができる。この点について以下に説明する。ノーマリーオフトランジスタ１０がオフである場合には、第３電極２１の電位が、例えば、半導体装置１００、半導体装置１１０及び半導体装置１２０の外部に設けられた外部電源の電圧Ｖ_ＤＤにまで高くなり得る。第３電極２１の電位が高くなれば、第２制御電極２３の電圧と第３電極２１の電圧の差が、負の大きな電圧になり得る。そのため、ノーマリーオントランジスタ２０をオフにすることが可能になる。

第２抵抗６５及び第２コンデンサ７５は、ノーマリーオフトランジスタ１０に接続されたＲＣ回路として機能する。これにより、第１制御電極１３への電荷の充電が遅くなるため、パルス幅の短いＶ_ｇ＿ｏｎが１パルスだけ出力された場合に、ノーマリーオフトランジスタ１０をオフにし続けることが可能になる。結果として、パルス幅の短いＶ_ｇ＿ｏｎが１パルスだけ出力された場合に、ノーマリーオントランジスタ２０をオフにし続けることが可能となる。

第２コンデンサ７５の静電容量をＣ_２、ノーマリーオフトランジスタ１０のゲートソース間容量をＣ_ｇｓ、ノーマリーオフトランジスタ１０のゲートドレイン間容量をＣ_ｇｄとしたときに、数式１を満たすことが好ましい。第２コンデンサ７５の静電容量Ｃ_２を十分に大きなものとして、ノーマリーオフトランジスタ１０をオフにし続けるためである。

図８は、実施形態の半導体装置１００、半導体装置１１０及び半導体装置１２０における第１制御電極１３に入力される電圧の一例を示す模式図である。図８（ａ）は、ゲートドライブ回路９６の出力電圧が、時間ｔ_１の間に出力される０Ｖと、時間ｔ_２の間に出力されるＶ_ｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図８（ｂ）は、図８（ａ）に示した電圧が第３端子１０３に入力された場合に、第１制御電極１３に入力される電圧の一例を示す模式図である。

上述のように、実施形態の半導体装置１００、半導体装置１１０及び半導体装置１２０においては、ノーマリーオフトランジスタ１０にＲＣ回路が接続されていると考えられる。そのため、図８（ｂ）に示したように、第１制御電極１３に入力される電圧は、１ｓｔＰｕｌｓｅが印加されたときには、時間経過と共に高くなり、Ｖ_ａになる。１ｓｔＰｕｌｓｅが印加されなくなったときには、第１制御電極１３に入力される電圧は、時間経過と共に低くなる。２ｎｄＰｕｌｓｅが印加されたときには、時間経過と共に高くなり、Ｖ_ｂになる。

１ｓｔＰｕｌｓｅでノーマリーオフトランジスタ１０をオンさせないためには、Ｖ_ａがノーマリーオフトランジスタ１０のゲート閾値電圧Ｖ_ｔｈより小さいことが好ましい。ＲＣ回路の充放電特性を考慮すれば、ハイレベル電圧をＶ_{ｇ_on}、ノーマリーオフトランジスタのゲート閾値電圧をＶ_ｔｈ、第２抵抗の抵抗値をＲ_２、第２コンデンサの静電容量をＣ_２、ハイレベル電圧が入力される時間をｔ_１としたときに、数式２を満たすことが好ましい。

また、ノーマリーオフトランジスタ１０に接続されたＲＣ回路は、抵抗Ｒが第１抵抗５０と第２抵抗６５の合成回路であり、容量Ｃがノーマリーオフトランジスタ１０の寄生容量Ｃ_ｉｓｓと第２コンデンサ７５の静電容量Ｃ_２の合成容量と考えられる。よって、数式３を満たすことが好ましい。上の数式２及び数式３は、どちらも好ましく用いることができる。

また、制御回路９８は、数式４又は数式５に基づいて半導体装置１２０を動作させることが好ましい。これらの数式は、数式２及び数式３の指数関数の中に用いられている数式である。具体的には、ノーマリーオフトランジスタ１０をオフさせるためには、ハイレベル電圧が入力される時間ｔ_１に応じ上述の数式３又は数式４ができるだけ大きいことが好ましい。また、制御回路９８が、公知の測定機を用いて、第１抵抗５０の抵抗値Ｒ_１、第２抵抗６５の抵抗値Ｒ_２、第２コンデンサ７５の静電容量Ｃ_２を測定したうえで、数式３又は数式４を計算し、数式２又は数式３を満たすようにハイレベル電圧Ｖ_{ｇ_on}を制御することが好ましい。なお、上述の公知の測定機は、例えば、制御回路９８に内蔵されていても良い。

ツェナーダイオード４０のツェナー電圧Ｖｚは、第２制御電極２３と第３電極２１の間のノーマリーオントランジスタ２０の耐圧よりも低いことが好ましい。ツェナーダイオード４０はノーマリーオントランジスタ２０の安全装置として機能するものであり、第２制御電極２３と第３電極２１の間のノーマリーオントランジスタ２０の耐圧よりも低い電圧においてツェナーダイオード４０が導通することが好ましいためである。

第１コンデンサ３０の静電容量Ｃ_１は、ノーマリーオントランジスタ２０の入力容量の１０倍以上であることが好ましい。第１コンデンサ３０の静電容量Ｃ_１がノーマリーオントランジスタ２０の入力容量の１０倍より小さいと、第３端子１０３に入力された電圧が、十分に第２制御電極２３に入力されないためである。

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ノーマリーオフトランジスタ
１１第１電極
１２第２電極
１３第１制御電極
２０ノーマリーオントランジスタ
２１第３電極
２２第４電極
２３第２制御電極
３０第１コンデンサ
３１第１端部
３２第２端部
４０ツェナーダイオード
４１第１アノード
４２第１カソード
５０第１抵抗
５１第３端部
５２第４端部
６０第１ダイオード
６１第２アノード
６２第２カソード
６５第２抵抗
６６第５端部
６７第６端部
７０第２ダイオード
７１第３アノード
７２第３カソード
７５第２コンデンサ
７６第７端部
７７第８端部
８０第３ダイオード
８１第４アノード
８２第４カソード
９６ゲートドライブ回路
９７信号源
９８制御回路
１００半導体装置
１１０半導体装置
１２０半導体装置

Claims

第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、
前記第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
第１端部と、前記第２制御電極に電気的に接続された第２端部と、を有する第１コンデンサと、
前記第２端部及び前記第２制御電極に電気的に接続された第１アノードと、前記第３電極に電気的に接続された第１カソードと、を有するツェナーダイオードと、
第３端部と、前記第１制御電極に電気的に接続された第４端部と、を有する第１抵抗と、
前記第３端部に電気的に接続された第２アノードと、第２カソードと、を有する第１ダイオードと、
前記第２カソードに電気的に接続された第５端部と、前記第４端部及び前記第１制御電極に電気的に接続された第６端部と、を有する第２抵抗と、
前記第２端部、前記第１アノード及び前記第２制御電極に電気的に接続された第３アノードと、前記第１電極に電気的に接続された第３カソードと、を有する第２ダイオードと、
前記第４端部、前記第６端部及び前記第１制御電極に電気的に接続された第７端部と、前記第１電極に電気的に接続された第８端部と、を有する第２コンデンサと、
前記第１端部、前記第３端部及び前記第２アノードに接続されたゲートドライブ回路と、
を備え、
前記ゲートドライブ回路を用いてハイレベル電圧とローレベル電圧を有する信号を出力し、
前記第１抵抗の抵抗値をＲ_１、前記ノーマリーオフトランジスタの寄生容量をＣ_ｉｓｓ、前記ハイレベル電圧をＶ_{ｇ_on}、前記ノーマリーオフトランジスタのゲート閾値電圧をＶ_ｔｈ、前記第２抵抗の抵抗値をＲ_２、前記第２コンデンサの静電容量をＣ_２、前記ゲートドライブ回路を用いて前記ハイレベル電圧を出力する時間をｔ_１としたときに、

である半導体装置。
前記ツェナーダイオードのツェナー電圧Ｖｚは、前記第２制御電極と前記第３電極の間の前記ノーマリーオントランジスタの耐圧よりも低い請求項１記載の半導体装置。
前記第２コンデンサの静電容量をＣ_２、前記ノーマリーオフトランジスタのゲートソース間容量をＣ_ｇｓ、前記ノーマリーオフトランジスタのゲートドレイン間容量をＣ_ｇｄとしたときに、

である請求項１または請求項２記載の半導体装置。
前記第１コンデンサの静電容量Ｃ_１は、前記ノーマリーオントランジスタの入力容量の１０倍以上である請求項１乃至請求項３いずれか一項記載の半導体装置。
前記第２端部に電気的に接続された第４アノードと、前記第１端部に電気的に接続された第４カソードと、を有する第３ダイオードをさらに備える請求項１乃至請求項４いずれか一項記載の半導体装置。