JP2016208080A - スイッチングユニット及び電源回路 - Google Patents

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Abstract

【課題】ノーマリオン型,ノーマリオフ型のスイッチング素子を直列に接続してなる回路を高い安定性で駆動でき、過電圧保護も図れるスイッチングユニットを提供する。【解決手段】実施形態のスイッチングユニットは、ノーマリオン型の第1スイッチング素子と、この第1スイッチング素子の電位基準側導通端子に、非電位基準側導通端子が接続されるノーマリオフ型の第2スイッチング素子と、前記第1スイッチング素子の導通制御端子と、前記第2スイッチング素子の導通制御端子との間に接続される直列コンデンサと、アノードが前記第1スイッチング素子の導通制御端子に接続され、カソードが前記第1スイッチング素子と前記第2スイッチング素子との共通接続点に接続されるダイオードとを備えてなる。【選択図】図1

Description

本発明の実施形態は、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子とを直列に接続してなるスイッチングユニット,及びそのスイッチングユニットを備えて構成される電源回路に関する。
例えばインバータやコンバータのような電力変換回路において、スイッチング素子としてバイポーラトランジスタやFETなどが使用されている。FETには、ゲート・ソース間に駆動電圧が印加されるとオンするノーマリオフ型と、ゲート・ソース間に駆動電圧が印加されない0Vの状態でオンするノーマリオン型とがある。例えばGaN・HEMT(Gallium Nitride・High Electron Mobility Transistor)は多くの場合ノーマリオン型のFETであり、高い耐電圧性を有し、且つ高速動作可能な素子である。
電源回路などでは、安全性やシステムに内蔵する電源にかかる素子数を減らす観点から、ノーマリオフ型の素子が用いられる。一般に、ノーマリオン型のスイッチング素子を使用する際には、ノーマリオフ型のスイッチング素子と直列に接続し、ノーマリオフ型のソースをノーマリオン型のゲートに接続することでノーマリオフ型の動作をさせることが多い。
この場合、ノーマリオン型のソースとノーマリオフ型のドレインとの接続点の電位が上昇することによって、相対的にノーマリオフ型のゲート電位が下がり、素子がスイッチングする。ノーマリオン型のゲート電位を相対的に下げられれば、より安定動作が可能となる(例えば特許文献1参照)。しかしこの場合、ノーマリオン型素子の動作が不安定になったり、過電圧が印加されることなどが懸念される。
欧州特許第2693639号明細書
そこで、ノーマリオン型,ノーマリオフ型のスイッチング素子を直列に接続してなる回路を高い安定性で駆動でき、且つ過電圧に対する保護も図れるスイッチングユニット,及びそのスイッチングユニットを備える電源回路を提供する。
実施形態のスイッチングユニットは、
ノーマリオン型の第1スイッチング素子と、
この第1スイッチング素子の電位基準側導通端子に、非電位基準側導通端子が接続されるノーマリオフ型の第2スイッチング素子と、
前記第1スイッチング素子の導通制御端子と、前記第2スイッチング素子の導通制御端子との間に接続される直列コンデンサと、
アノードが前記第1スイッチング素子の導通制御端子に接続され、カソードが前記第1スイッチング素子と前記第2スイッチング素子との共通接続点に接続されるダイオードとを備えてなる。
第1実施形態を示すスイッチングユニットの回路図 スイッチング素子Q1及びQ2のドレイン・ソース間電圧Vdsの変化を示すタイミングチャート スイッチング素子Q1及びQ2のゲート・ソース間電圧Vgsの変化を示すタイミングチャート 第2実施形態を示す図1相当図 第3実施形態を示す図1相当図 第4実施形態を示すLLCコンバータの回路図
(第1実施形態)
以下、第1実施形態について図1から図3を参照して説明する。図1は、スイッチングユニットの電気的構成を示している。スイッチングユニット1は、ノーマリオン型の例えばHEMTである(第1)スイッチング素子Q1と、ノーマリオフ型の例えばNチャネルMOSFETである(第2)スイッチング素子Q2との直列回路(カスコード接続)を備えている。これらのスイッチング素子Q1及びQ2はドライバ2(駆動回路)によって駆動され、ドライバ2の低電位側出力端子はスイッチング素子Q2のソース(電位基準側導通端子)に接続されている。ドライバ2の高電位側出力端子は、スイッチング素子Q2のゲート(導通制御端子)に直接接続されていると共に、スイッチング素子Q1のゲートに(直列)コンデンサCg1を介して接続されている。スイッチング素子Q1のゲートには、ダイオードD1のアノードが接続され、同ソースにはダイオードD1のカソードが接続されている。
ここで、コンデンサCg1の容量は、少なくともスイッチング素子Q1の入力容量より大きい値に設定する。加えて、スイッチング素子Q1及びQ2のリーク電流や、Q1のドレイン及びQ2のソース間の電圧が外部要因によって0Vになった場合に、コンデンサCg1に充電された電荷が抜けてしまい、スイッチング素子Q1の駆動不良を引き起すことがないように、極力大きい値に設定することが望ましい。また、大容量のコンデンサを用いることで、スイッチング素子Q2の駆動に必要な電圧変動幅以上の電圧変動を、スイッチング素子Q1のゲート・ソース間電圧として印加することが可能になる。
次に、本実施形態の作用について図2及び図3も参照して説明する。図2は、スイッチングユニット1の動作時におけるスイッチング素子Q1及びQ2のドレイン(非電位基準側導通端子)・ソース間電圧Vdsの変化を示すタイミングチャートである。図中の一点鎖線がスイッチング素子Q1,破線がスイッチング素子Q2である。また、図3は、図2に対応するゲート・ソース間電圧Vgsの変化を示すタイミングチャートであり、図中の一点鎖線,破線の対応は図2と同じである。説明を簡単にするため、予めコンデンサCg1にはスイッチング素子Q1の駆動電圧と同等の電位差が発生しており、スイッチング素子Q1のゲート電位がドライバ2側の電位よりも低い状態にあるものとする。
先ず、ドライバ2からスイッチング素子Q2をオンする電圧がスイッチングユニット1入力される場合、即ちターンオン時について説明する。尚、ドライバ2の駆動電圧がローレベルであるオフ状態においても、スイッチング素子Q2の出力容量が充電されているため、スイッチング素子Q2のドレイン・ソース間電圧Vdsは0Vを上回る所定の電位を示している。
ドライバ2の駆動電圧がハイレベルとなるターンオン時に、コンデンサCg1はその時点の充電電圧を保持しようとするため、スイッチング素子Q1のゲート電位が引き上げられる。このとき、スイッチング素子Q1のゲート・ソース間電圧Vgsの電位差が無くなる。場合によっては、スイッチング素子Q1の電圧Vgsが正極性に転じるが、ダイオードD1がオン状態になるため、ダイオードD1の順方向電圧以上にはならない。
ターンオン後の一定時間は、ドライバ2よりスイッチング素子Q2をオン状態に維持する電圧(ハイレベル)が印加され続ける。このとき、スイッチング素子Q1及びQ2のリーク電流等によって、コンデンサCg1の電荷が抜けて端子電圧が大きく低下することが無いようにその容量が設定されている。
続いて、ドライバ2からスイッチング素子Q2をオフする電圧0V(ローレベル)が入力された場合、すなわちターンオフ時について説明する。ターンオン時と同様に、コンデンサCg1は充電されている電圧を保持しようとするため、スイッチング素子Q1のゲート電位が引き下げられる。このとき、ダイオードD1に印加される電圧は逆バイアスとなるので、スイッチング素子Q1のゲート・ソース間には負電圧が印加される。これにより、ノーマリオン型であるスイッチング素子Q1はオフ状態に遷移する。その後、一定時間オフ状態を維持されるが、この場合もオン状態の時と同様に、リーク電流等によってコンデンサCg1の電荷が抜けてしまい、スイッチング素子Q1がオンしないように容量値を設定する。
以上のように本実施形態によれば、ノーマリオン型のスイッチング素子Q1と、ノーマリオフ型のスイッチング素子Q2を直列に接続し、スイッチング素子Q1のゲートと、スイッチング素子Q2のゲートとの間にコンデンサCg1を接続する。そして、アノードがスイッチング素子Q1のゲートに接続され、カソードがスイッチング素子Q1及びQ2の共通接続点に接続されるダイオードD1とを備えてスイッチングユニット1を構成した。
これにより、スイッチング素子Q1及びQ2を組み合わせてなる回路のオンオフを適切に制御できると共に、ダイオードD1によってスイッチング素子Q1のゲート・ソース間電圧Vgsをクランプし、過電圧より保護することができる。
(第2実施形態)
図4は第2実施形態であり、第1実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施形態のスイッチングユニット3は、第1実施形態のダイオードD1をツェナーダイオードZD1に置き換え、コンデンサCg1に並列にダイオードD2を接続した構成である。ダイオードD2のアノード,カソードは、それぞれスイッチング素子Q1,Q2のゲートに接続されている。
ツェナーダイオードZD1のツェナー電圧Vzは、スイッチング素子Q1の閾値電圧以上で、且つスイッチング素子Q1のゲート・ソース間電圧Vgsの耐圧以内に設定する。これにより、スイッチング素子Q1を過電圧より保護しつつ、適正な駆動電圧で動作させることができる。
また、スイッチング素子Q2のドレイン・ソース間電圧Vdsについても保護するため、ツェナー電圧VzとダイオードD2の順方向電圧Vfとの和が、少なくとも電圧Vdsの耐圧以内であることを条件とする。スイッチング素子Q2のドレイン・ソース間に電圧が印加されるオフ状態では、ドライバ2からは、スイッチング素子Q2のゲートに閾値電圧よりも低い電圧が入力される。このとき、ドレイン・ソース間には、電圧(Vz+Vf)とドライバ2の出力電圧が印加されるので、これが電圧Vdsの耐圧以内であればスイッチング素子Q2を保護できることになる。
以上のように第2実施形態によれば、スイッチングユニット3を、スイッチング素子Q1のゲート・ソース間にツェナーダイオードZD1を接続し、コンデンサCg1に対して並列に、且つアノードがスイッチング素子Q1のゲートに接続されるダイオードD2を備えて構成した。これにより、スイッチング素子Q2のドレイン・ソース間電圧Vdsについても過電圧より保護することができる。
(第3実施形態)
図5に示す第3実施形態のスイッチングユニット4は、スイッチング素子Q1のゲートに抵抗素子Rg1を挿入し、ドライバ2の高電位側出力端子とスイッチング素子Q2のゲートとの間に抵抗素子Rg及びRg2の直列回路を接続している。また、スイッチング素子Q1及びQ2の直列回路に対して並列に、フライホイールダイオードとしてのショットキーバリアダイオードD3を接続している。また、スイッチング素子Q2に対して並列に、(並列)コンデンサCs1を接続している。各抵抗素子Rg1,Rg及びRg2は、誤点弧防止及びスイッチング速度を調整する目的で配置されている。また、コンデンサCs1は、スイッチング素子Q2の容量調整及び動作の安定化を目的として配置されている。
以上のように第3実施形態によれば、スイッチング素子Q1のゲートに抵抗素子Rg1を挿入し、ドライバ2の高電位側出力端子とスイッチング素子Q2のゲートとの間に抵抗素子Rg及びRg2の直列回路を接続したので、スイッチング素子Q1及びQ2の誤点弧を防止すると共に、これらの抵抗値によってスイッチングユニット4のスイッチング速度を調整できる。
また、スイッチング素子Q1及びQ2の直列回路に対して並列にショットキーバリアダイオードD3を接続したので、スイッチングユニット4によりスイッチング動作を行わせる際に、ターンオフ時に還流電流を流すことができる。
(第4実施形態)
図6に示す第4実施形態は、第2実施形態のスイッチングユニット3及びドライバ2を用いて、ハーフブリッジ型のLLCコンバータ11(スイッチング電源回路)を構成したものである。但し、ダイオードD2はショットキーバリアダイオードに置き換えている。入力電源Vinに対して、コンデンサCinを並列に接続すると共に、スイッチングユニット3h及び3lを直列に接続したものを並列に接続している。更に、入力電源Vinに対して、コンデンサCresh及びCreslの直列回路を並列に接続している。
スイッチング素子Q2h及びQ1lの共通接続点と、コンデンサCresh及びCreslの共通接続点との間には、トランス12の1次側コイルLinが接続されている。同2次側コイルLoutの両端には、ダイオードDrect及びコンデンサCoutの直列回路が接続されており、コンデンサCoutには、負荷を示す抵抗素子RLが接続されている。
例えば、図1に示したスイッチングユニット1よりコンデンサCg1及びダイオードD1を削除した回路を用いて同様のLLCコンバータを構成した場合を想定すると、スイッチング素子Q1h又はQ1lのゲート・ソース間電圧Vgsが高くなるため、セルフターンオンによる損失が生じるおそれがある。すなわち、スイッチングユニット3h及び3lにおけるスイッチング素子Q1及びQ2のカスコード接続の一方又は双方がオフ状態の時に、スイッチング素子Q1のドレインとスイッチング素子Q2のソースとの間の電圧が0Vになると、各スイッチング素子に充電された電荷が放電され、スイッチング素子Q1がターンオンしてドレイン電流が流れる。これにより、セルフターンオン損失が生じる。
これに対して、LLCコンバータ11によれば、スイッチング素子Q1のゲート・ソース間電圧Vgsの変化を抑制できるため、セルフターンオンの発生を防止できる。
以上のように第4実施形態によれば、スイッチングユニット3h及び3l並びにドライバ2h及び2lを用いて、これらによりスイッチング動作を行うことで所定レベルの電源電圧を生成するLLCコンバータ11を構成した。これにより、セルフターンオン損失の発生を防止して、LLCコンバータ11の効率を向上させることができる。
(その他の実施形態)
第2実施形態の構成に、コンデンサCs1を追加しても良い。
ダイオードD1〜D3をツェナーダイオードにしても良い。また、ショットキーバリアダイオードD3を、ダイオードにしても良い。
ダイオードD2を、抵抗素子に置き換えても良い。
コンデンサCs1並列に、抵抗素子を接続しても良い。
第3実施形態において、ダイオードD3は必要に応じて設ければ良い。また、第1及び第2実施形態の構成についても、必要に応じてダイオードD3を接続しても良い。
第4実施形態におけるLLCコンバータ11に限ることなく、フルブリッジ型で構成したり、その他の形式のスイッチング電源回路に適用しても良い。
スイッチング素子Q1はノーマリオン型,スイッチング素子Q2はノーマリオフ型であれば良く、トランジスタの種類は問わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、1,3,4はスイッチングユニット、2はドライバ(駆動回路)、11はLLCコンバータ(電源回路)、Q1及びQ2はスイッチング素子(第1及び第2スイッチング素子)、Cg1はコンデンサ(直列コンデンサ)、Cs1はコンデンサ(並列コンデンサ)、D1〜D3はダイオード、ZD1はツェナーダイオードを示す。

Claims (6)

  1. ノーマリオン型の第1スイッチング素子と、
    この第1スイッチング素子の電位基準側導通端子に、非電位基準側導通端子が接続されるノーマリオフ型の第2スイッチング素子と、
    前記第1スイッチング素子の導通制御端子と、前記第2スイッチング素子の導通制御端子との間に接続される直列コンデンサと、
    アノードが前記第1スイッチング素子の導通制御端子に接続され、カソードが前記第1スイッチング素子と前記第2スイッチング素子との共通接続点に接続されるダイオードとを備えてなるスイッチングユニット。
  2. 前記ダイオードは、ツェナーダイオードであり、
    前記直列コンデンサに対して並列に、且つアノードが第1スイッチング素子の導通制御端子に接続されるダイオードを備える請求項1記載のスイッチングユニット。
  3. 前記第2スイッチング素子の導通制御端子と前記直列コンデンサとの間に接続される抵抗素子を備える請求項1又は2記載のスイッチングユニット。
  4. 前記直列コンデンサに対して高電位駆動信号が入力される経路に、抵抗素子を備える請求項1から3の何れか一項に記載のスイッチングユニット。
  5. 前記第1及び第2スイッチング素子の直列回路に対して並列に、且つカソードが第1スイッチング素子の非電位基準側導通端子に接続され、アノードが第2スイッチング素子の電位基準側導通端子に接続されるダイオードを備える請求項1から4の何れか一項に記載のスイッチングユニット。
  6. 請求項1から5の何れか一項に記載のスイッチングユニットと、
    このスイッチングユニットに駆動信号を出力する駆動回路とを備え、
    前記スイッチングユニットによりスイッチング動作を行うことで所定レベルの電源電圧を生成する電源回路。
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