JP2007020308A - 極性反転整流回路 - Google Patents
極性反転整流回路 Download PDFInfo
- Publication number
- JP2007020308A JP2007020308A JP2005198966A JP2005198966A JP2007020308A JP 2007020308 A JP2007020308 A JP 2007020308A JP 2005198966 A JP2005198966 A JP 2005198966A JP 2005198966 A JP2005198966 A JP 2005198966A JP 2007020308 A JP2007020308 A JP 2007020308A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mosfet
- gate
- polarity
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Rectifiers (AREA)
Abstract
【課題】極性反転整流回路において、電力損失が小さく、かつ安価な極性反転整流回路を提供する。
【解決手段】Nチャネル型MOSFETであるQ1,Q2とPチャネル型MOSFETであるQ3,Q4が、PチャンネルMOSとNチャンネルMOSが直列に接続された2組の回路からなり、かつこれらの2組の回路が並列に接続されてブリッジに構成され、それぞれのMOSFETのゲートは入力電位とドレイン間の分圧抵抗の分圧点により入力ラインに接続されている。入力端子1,2に入力される電圧が正の極性+ViのときはQ3のゲートは負にバイアスされ、Q2のゲートは正にバイアスされてそれぞれ導通状態となり、入力電圧が負の極性−ViのときはQ1とQ4が導通状態となる。これにより、入力電圧の極性が正、負のいずれの極性であっても、出力端子3,4には3を正極、4を負極とした同一の極性の直流電圧が出力される。
【選択図】図1
【解決手段】Nチャネル型MOSFETであるQ1,Q2とPチャネル型MOSFETであるQ3,Q4が、PチャンネルMOSとNチャンネルMOSが直列に接続された2組の回路からなり、かつこれらの2組の回路が並列に接続されてブリッジに構成され、それぞれのMOSFETのゲートは入力電位とドレイン間の分圧抵抗の分圧点により入力ラインに接続されている。入力端子1,2に入力される電圧が正の極性+ViのときはQ3のゲートは負にバイアスされ、Q2のゲートは正にバイアスされてそれぞれ導通状態となり、入力電圧が負の極性−ViのときはQ1とQ4が導通状態となる。これにより、入力電圧の極性が正、負のいずれの極性であっても、出力端子3,4には3を正極、4を負極とした同一の極性の直流電圧が出力される。
【選択図】図1
Description
本発明は任意の極性の直流電圧を所望の極性の直流電圧に変換する極性反転整流回路に関する。
図3は従来のブリッジダイオードによる極性反転整流回路を示すものである。
図3に示すように、整流回路は4個のダイオードD11,D12,D13,D14と平滑コンデンサC11によって構成されている。ダイオードD11のアノードは一方の入力端子1に接続され、ダイオードD12のアノードはもう一方の入力端子2に接続されており、ダイオードD11およびD12のカソードは平滑コンデンサC11の正側の端子に接続されている。さらに、ダイオードD13のカソードは入力端子1に接続され、ダイオードD14のカソードは入力端子2に接続され、ダイオードD13のアノードおよびD14のアノードはコンデンサC11の負側の端子に接続されている。入力端子1,2には正または負の極性の直流電圧が入力されるように直流電源が接続される。入力端子1が正極のときはダイオードD11,D14が導通となり出力端子3,4には出力端子3を正極とする直流電圧が出力され、入力端子2が正極のときはダイオードD12,D13が導通となり出力端子3,4には出力端子3を正極とする直流電圧が出力される。
図3に示すように、整流回路は4個のダイオードD11,D12,D13,D14と平滑コンデンサC11によって構成されている。ダイオードD11のアノードは一方の入力端子1に接続され、ダイオードD12のアノードはもう一方の入力端子2に接続されており、ダイオードD11およびD12のカソードは平滑コンデンサC11の正側の端子に接続されている。さらに、ダイオードD13のカソードは入力端子1に接続され、ダイオードD14のカソードは入力端子2に接続され、ダイオードD13のアノードおよびD14のアノードはコンデンサC11の負側の端子に接続されている。入力端子1,2には正または負の極性の直流電圧が入力されるように直流電源が接続される。入力端子1が正極のときはダイオードD11,D14が導通となり出力端子3,4には出力端子3を正極とする直流電圧が出力され、入力端子2が正極のときはダイオードD12,D13が導通となり出力端子3,4には出力端子3を正極とする直流電圧が出力される。
これにより、入力端子に任意の極性の直流電圧が入力されても所望の統一された極性の出力電圧を出力する極性反転整流回路を実現する。
この回路では入力電圧がいずれの極性であっても入力電流は必ず2個のダイオードを通るため、ダイオードの順方向電圧降下VFの2倍の電圧降下が発生し、電力損失となる。ダイオードには整流する電圧に応じた耐圧が必要となり、一般に耐圧が高いほどダイオードの順方向電圧降下は大きいが、順方向電圧降下は耐圧には比例せず、高圧回路に使用される一般のダイオードのVFは0.8〜1V程度、低圧回路に使用されるショットキーバリアダイオードのVFは0.4〜0.5V程度である。
この回路では入力電圧がいずれの極性であっても入力電流は必ず2個のダイオードを通るため、ダイオードの順方向電圧降下VFの2倍の電圧降下が発生し、電力損失となる。ダイオードには整流する電圧に応じた耐圧が必要となり、一般に耐圧が高いほどダイオードの順方向電圧降下は大きいが、順方向電圧降下は耐圧には比例せず、高圧回路に使用される一般のダイオードのVFは0.8〜1V程度、低圧回路に使用されるショットキーバリアダイオードのVFは0.4〜0.5V程度である。
このため、整流する電圧が低いほど、整流する電力に対して順方向電圧降下による電力損失の割合が大きくなる。また他の先行技術文献としては特許文献1〜5が挙げられる。
特開2001−255969号
特開平10−108464号
特開平10−290571号
特開平9−182440号
特開平10−257771号
前記ダイオードの順方向電圧降下による電力損失を低減する手段として、オン抵抗の低いMOSFETを整流素子として利用する方法が試みられているが、MOSFETはゲートをバイアスすることよってはじめて導通状態となるため、入力電圧の極性を検出する検出回路、検出回路の出力信号を受けてゲートをバイアスする駆動回路、さらにはこれらの回路のための補助電源が必要になるなど、いずれも複雑で費用のかかる方法であった。
従来の技術であるブリッジダイオードによる整流方式が非常に単純かつ安価な方式であるために、複雑な方式は費用対効果の点で実用性が低い。
本発明はこのような点に鑑みてなされたものであり、上記検出回路、補助電源を必要とせず、駆動回路も抵抗のみで構成することができる安価な方法により、電力損失を低減した極性反転整流回路を提供することを目的とする。
従来の技術であるブリッジダイオードによる整流方式が非常に単純かつ安価な方式であるために、複雑な方式は費用対効果の点で実用性が低い。
本発明はこのような点に鑑みてなされたものであり、上記検出回路、補助電源を必要とせず、駆動回路も抵抗のみで構成することができる安価な方法により、電力損失を低減した極性反転整流回路を提供することを目的とする。
本発明では上記課題を解決するために、PチャンネルMOSとNチャンネルMOSとが直列に接続された2組の回路を、並列に接続してブリッジを構成し、各々のMOSFETのゲート端子が入力電位とドレイン間に設けられた分圧抵抗によってそれぞれ入力端子に接続されたことを特徴とする。このような整流回路においては、入力電圧の極性に応じて必要とされるどちらか一方のNチャネル型MOSFETとどちらか一方のPチャネル型MOSFETのゲートのみがバイアスされて導通状態となる。
以下に発明の実施の一形態について図を用いて説明する。図1は本発明の実施例を示す。従来のブリッジ型に接続されたダイオードによる整流回路におけるダイオード2個をNチャネル型MOSFETに、他の2個をPチャネル型MOSFETに置き換えて構成されたものであって、PチャンネルMOSとNチャンネルMOSとが直列に接続された2組の回路を、並列に接続してブリッジを構成したものである。
MOSFET Q1のドレインおよびMOSFET Q3のドレインは入力端子1に接続され、MOSFET Q2のドレインおよびMOSFET Q4のドレインは入力端子2に接続されている。MOSFET Q1のソースとMOSFET Q2のソースはそれぞれ負極の出力端子4に接続され、MOSFET Q3のソースとMOSFET Q4のソースはそれぞれ正極の出力端子3に接続されている。MOSFET Q1のゲート・ソース間には抵抗R2が接続され、MOSFET Q1のゲートと入力端子1には抵抗R1が接続されており、入力端子2を正極とする入力電圧が入力されたときは抵抗R1およびR2が分圧抵抗となってMOSFET Q1のゲート・ソース間が正にバイアスされる。同様にMOSFET Q2には分圧抵抗R3,R4が接続され、入力端子1を正極とする入力電圧が入力されたときにMOSFET Q2のゲート・ソース間が正にバイアスされる。
MOSFET Q3のゲート・ソース間には分圧抵抗R5、R6が接続されており、入力端子1を正極とする入力電圧が入力されたときMOSFET Q3のゲート・ソース間は負にバイアスされる。同様にMOSFET Q4のゲート・ソース間には分圧抵抗R7,R8が接続され、入力端子2を正極とする入力電圧が入力されたときMOSFET Q4のゲート・ソース間は負にバイアスされる。
Pチャネル型MOSFETはゲート・ソース間を負にバイアスすることで導通状態となり、Nチャネル型MOSFETはゲート・ソース間を正にバイアスすることで導通状態となるので、入力電圧の極性が正のとき、すなわち入力端子1の電位が入力端子2の電位より高いときは、入力電流Iiは導通状態であるMOSFET Q3,Q2を介して出力端子3,4,に出力端子3を正極として出力され、入力電圧の極性が負のときは導通状態であるMOSFET Q4,Q1を介して出力端子3を正極として出力される。ここで平滑コンデンサC1は、出力端子3,4の後段に接続される回路を考慮して一般的に付加されるものであり、極性反転整流作用自体には必ずしも必要なものではない。
いずれのMOSFETも導通状態となっているときはオン抵抗Ronによる電圧降下Ii×Ronが発生する。MOSFETのオン抵抗はプロセスの微細化やトレンチ化技術により年々低下しており、低耐圧のMOSFETでは数mΩのものが実用化されている。そのため、図4に示すように、上記MOSFETによる電圧降下はダイオードの電圧降下に比べて小さい。一例として、50V程度の耐圧で2Aの電流を流した場合を挙げれば、ショットキーバリアダイオードによる順方向電圧降下は0.4〜0.5V程度であるのに対して、MOSFETのオン抵抗を20mΩとすればその電圧降下は40mVである。このため、従来のダイオードによる整流方式に比べて損失低減効果は明らかである。
図2に入力電圧の極性に対する各MOSFETのゲート・ソース間に印加される電圧の極性とそれぞれのMOSFETの状態を示す。
入力電圧が正のときQ2のゲートには、
Vgs2=Vi×R4/(R3+R4)
の電圧が印加される。この電圧がMOSFETのゲートの閾値Vthより大きいとき、すなわち、
Vgs2≧Vth
となるときMOSFET Q2は導通状態となる。
入力電圧が正のときQ2のゲートには、
Vgs2=Vi×R4/(R3+R4)
の電圧が印加される。この電圧がMOSFETのゲートの閾値Vthより大きいとき、すなわち、
Vgs2≧Vth
となるときMOSFET Q2は導通状態となる。
このとき、MOSFET Q1のゲート・ソース間には負電圧が発生するが、抵抗R1とR2はMOSFET Q2のドレイン・ソース間に並列に接続されており、MOSFET Q2が導通状態となっているためMOSFET Q2のソース・ドレイン間の電圧はほぼ0であり、ゲート・ソース間の電圧Vgs1もほぼ0となりMOSFET Q1は遮断状態を維持する。
さらにこのとき、MOSFET Q3のゲート・ソース間には
Vgs3=−Vi×R6/(R5+R6)
の電圧が印加されており、MOSFET Q3は導通状態となっており、MOSFET Q4は遮断状態を維持する。
同様に入力電圧が負のときには、MOSFET Q1、Q4が導通状態となり、MOSFET Q2、Q3が遮断状態となる。
さらにこのとき、MOSFET Q3のゲート・ソース間には
Vgs3=−Vi×R6/(R5+R6)
の電圧が印加されており、MOSFET Q3は導通状態となっており、MOSFET Q4は遮断状態を維持する。
同様に入力電圧が負のときには、MOSFET Q1、Q4が導通状態となり、MOSFET Q2、Q3が遮断状態となる。
このようにして、前記回路は極性反転整流回路を実現する。
MOSFET Q1およびQ2のゲート・ソース間に印加される電圧は、分圧抵抗の値によって任意に設定することができる。この電圧はゲートの閾値Vthを越え、かつゲートの耐圧を越えてはならないが、一般にゲートの閾値は1〜4V、ゲートの耐圧は10〜30Vとなっているため、ゲート・ソース間に印加される電圧を、この間に設定することは容易である。
MOSFET Q1およびQ2のゲート・ソース間に印加される電圧は、分圧抵抗の値によって任意に設定することができる。この電圧はゲートの閾値Vthを越え、かつゲートの耐圧を越えてはならないが、一般にゲートの閾値は1〜4V、ゲートの耐圧は10〜30Vとなっているため、ゲート・ソース間に印加される電圧を、この間に設定することは容易である。
図1には分圧抵抗によって分圧された入力電圧をゲート・ソース間に印加する例を示したが、入力電圧がゲートの耐圧を越えない場合は、MOSFET Q1,Q2のゲート・ソース間に接続される抵抗R2,R4およびMOSFET Q3,Q4に接続される抵抗R6,R8は開放状態であっても良い。また、抵抗R1,R3およびR5,R7の抵抗値は、ゲートの入力容量による時定数が実用上問題にならない範囲で任意に設定できるため短絡しても良いが、一般にMOSFETのゲートは過電圧や静電気に弱く、保護の観点からみれば短絡状態での使用は実用的ではなく、可能な限り抵抗値は大きくしておいた方が良い。さらに、入力電圧範囲が非常に広い用途の場合、入力電圧の下限値においてゲート・ソース間に印加される電圧が閾値を越えるような分割抵抗の値を設定すると、入力電圧の上限値においてゲート・ソース間に印加される電圧がゲートの耐圧を越えてしまう場合も考えられる。そのような場合には、ゲート・ソース間にツェナーダイオードを接続するなどの簡単な方法で印加電圧をクランプし、ゲートを過電圧から保護することができる。
このように、本形態では分圧抵抗のみで構成された単純かつ安価な駆動方式により、整流回路にMOSFETを用いて電力損失を低減することが可能となる。
このように、本形態では分圧抵抗のみで構成された単純かつ安価な駆動方式により、整流回路にMOSFETを用いて電力損失を低減することが可能となる。
以上のように本発明によれば、PチャンネルMOSとNチャンネルMOSとが直列に接続された2組の回路を、並列に接続してブリッジを構成し、これらのゲートをバイアスする分圧抵抗によって構成された駆動回路を用いることにより、特別な検出回路や制御回路を必要とせず、さらにはそれらの補助電源も必要としない電力損失の小さな極性反転整流回路を、単純かつ安価に実現することができる。
1,2 入力端子
3,4 出力端子
Q1,Q2 Nチャネル型MOSFET
Q3,Q4 Pチャネル型MOSFET
R1,R2,R3,R4,R5,R6,R7,R8 分圧抵抗
C1 平滑コンデンサ
Vi,−Vi 交流の入力電圧
SW 入力電圧の極性を切替える手段
Vdc 直流の出力電圧
Ii 入力電流
D MOSFETのドレイン
S MOSFETのソース
G MOSFETのゲート
Vgs2 Q2のゲート・ソース間印加電圧
Vgs3 Q3のゲート・ソース間印加電圧
Vth MOSFETのゲート閾値
VF ダイオードの順方向電圧降下
D11,D12,D13,D14 整流ダイオード
C11 平滑コンデンサ
RL 負荷抵抗
Ron MOSFETのオン抵抗
3,4 出力端子
Q1,Q2 Nチャネル型MOSFET
Q3,Q4 Pチャネル型MOSFET
R1,R2,R3,R4,R5,R6,R7,R8 分圧抵抗
C1 平滑コンデンサ
Vi,−Vi 交流の入力電圧
SW 入力電圧の極性を切替える手段
Vdc 直流の出力電圧
Ii 入力電流
D MOSFETのドレイン
S MOSFETのソース
G MOSFETのゲート
Vgs2 Q2のゲート・ソース間印加電圧
Vgs3 Q3のゲート・ソース間印加電圧
Vth MOSFETのゲート閾値
VF ダイオードの順方向電圧降下
D11,D12,D13,D14 整流ダイオード
C11 平滑コンデンサ
RL 負荷抵抗
Ron MOSFETのオン抵抗
Claims (4)
- 任意の極性の直流入力電圧を所望の極性の直流出力電圧に整流する極性反転整流回路において、前記極性反転整流回路はPチャンネルMOSとNチャンネルMOSとが直列に接続された2組の回路からなり、当該2組の回路が並列に接続されてブリッジを構成したことを特徴とする極性反転整流回路。
- 請求項1において、上記各々のMOSFETの入力電位とドレインとの間に複数の抵抗を直列接続した分圧回路を設け、当該分圧回路の分圧点から上記MOSFETのゲートに分圧電圧を印加することを特徴とする極性反転整流回路。
- 請求項2において、入力電位と上記MOSFETのゲートとの間にバイアス抵抗を設けたことを特徴とする極性反転整流回路。
- 請求項2または3において、上記MOSFETのゲート・ソース間に電圧クランプ用のツェナーダイオードを接続した極性反転整流回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005198966A JP2007020308A (ja) | 2005-07-07 | 2005-07-07 | 極性反転整流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005198966A JP2007020308A (ja) | 2005-07-07 | 2005-07-07 | 極性反転整流回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007020308A true JP2007020308A (ja) | 2007-01-25 |
Family
ID=37756945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005198966A Pending JP2007020308A (ja) | 2005-07-07 | 2005-07-07 | 極性反転整流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007020308A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012085369A (ja) * | 2010-10-06 | 2012-04-26 | Yutaka Denki Seisakusho:Kk | Fetブリッジ回路を利用した整流回路及びその制御方法 |
JP2014220886A (ja) * | 2013-05-07 | 2014-11-20 | 株式会社リコー | 整流回路及び直流電源装置 |
US8994211B2 (en) | 2010-03-14 | 2015-03-31 | International Business Machines Corporation | Node redundant power architecture for two domains with electronic circuit breakers |
JP2018174696A (ja) * | 2017-03-30 | 2018-11-08 | ラピスセミコンダクタ株式会社 | 整流回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6364572A (ja) * | 1986-09-01 | 1988-03-23 | Tamura Electric Works Ltd | 電話機用電源回路 |
JPH03293891A (ja) * | 1990-04-11 | 1991-12-25 | Hitachi Ltd | 無極性コンデンサ回路 |
JP2003092885A (ja) * | 2001-09-19 | 2003-03-28 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置用入力整流回路 |
-
2005
- 2005-07-07 JP JP2005198966A patent/JP2007020308A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6364572A (ja) * | 1986-09-01 | 1988-03-23 | Tamura Electric Works Ltd | 電話機用電源回路 |
JPH03293891A (ja) * | 1990-04-11 | 1991-12-25 | Hitachi Ltd | 無極性コンデンサ回路 |
JP2003092885A (ja) * | 2001-09-19 | 2003-03-28 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置用入力整流回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994211B2 (en) | 2010-03-14 | 2015-03-31 | International Business Machines Corporation | Node redundant power architecture for two domains with electronic circuit breakers |
JP2012085369A (ja) * | 2010-10-06 | 2012-04-26 | Yutaka Denki Seisakusho:Kk | Fetブリッジ回路を利用した整流回路及びその制御方法 |
JP2014220886A (ja) * | 2013-05-07 | 2014-11-20 | 株式会社リコー | 整流回路及び直流電源装置 |
JP2018174696A (ja) * | 2017-03-30 | 2018-11-08 | ラピスセミコンダクタ株式会社 | 整流回路 |
JP7063677B2 (ja) | 2017-03-30 | 2022-05-09 | ラピスセミコンダクタ株式会社 | 整流回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9793260B2 (en) | System and method for a switch having a normally-on transistor and a normally-off transistor | |
JP6639103B2 (ja) | スイッチングユニット及び電源回路 | |
US9350342B2 (en) | System and method for generating an auxiliary voltage | |
US7312653B2 (en) | NMOS reverse battery protection | |
US20070115706A1 (en) | Biased-mosfet active bridge | |
JP2007020307A (ja) | 全波整流回路 | |
JP4842614B2 (ja) | 電流検出回路 | |
US20130248923A1 (en) | Bi-directional switch using series connected n-type mos devices in parallel with series connected p-type mos devices | |
US20160380554A1 (en) | Rectifier circuit including a self-clamping transistor | |
JP4893819B2 (ja) | 双方向スイッチ | |
US20110075460A1 (en) | Three-phase low-loss rectifier | |
US8174214B2 (en) | Three-phase low-loss rectifier with active gate drive | |
JP2007020308A (ja) | 極性反転整流回路 | |
CA2975482C (en) | Wide range ac/dc converter circuit | |
US20150236635A1 (en) | Inverter output circuit | |
CN106330152B (zh) | 包括场效应晶体管的功率半导体电路 | |
JP2000341848A (ja) | 逆極性入力保護装置 | |
KR20190014374A (ko) | 액티브 클램프 포워드 컨버터 및 그 구동방법 | |
JP4632415B2 (ja) | 負荷駆動回路 | |
US10270347B2 (en) | Short-circuit protected power supply circuit | |
JP5640731B2 (ja) | ドライブ回路及びスイッチング電源装置 | |
JP2010263375A (ja) | ドライバ回路 | |
JP2006014491A (ja) | 電源入力回路 | |
JP7094181B2 (ja) | 負荷駆動回路 | |
US9966947B2 (en) | Gate driving circuit for insulated gate-type power semiconductor element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080225 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101203 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110401 |