JP2014220886A - 整流回路及び直流電源装置 - Google Patents

Abstract

【課題】直流電源の整流を行う整流回路において、従来技術に比較して回路構成が簡単であって、安価で低損失なトランジスタを用いた整流回路を提供する。
【解決手段】本発明に係る整流回路は、一方の入力端子に接続されるゲートを有するトランジスタであって、前記一方の入力端子に接続される直流電源の極性に応じてオン又はオフすることにより、前記直流電源の整流を行う少なくとも１個のトランジスタを備えた。
【選択図】図３Ａ

Description

本発明は、トランジスタを用いて直流電源を整流する整流回路及びそれを用いた直流電源装置に関する。

トランジスタを用いて直流電源を整流する整流回路においては、直流電源の極性が逆になった場合は、ダイオードやトランジスタを用いることで直流電源に接続される回路に異常電流が流れて破壊しないように保護することが一般的であった。

また、整流回路の整流素子のオン電圧に基づく内部電力損失を減少させ、かつ集積回路装置に組み込む際に寄生トランジスタ効果による余分な電流消費の発生を防止するためのトランジスタを用いて直流電源を整流する、従来技術に係る整流回路が特許文献１において開示されている。当該従来技術に係る整流回路においては、各２個のｐ形トランジスタとｎ形トランジスタをブリッジ状にかつその導電形が対向アーム間で逆になるよう接続し、逆導電形のトランジスタの相互接続点と同導電形のトランジスタの相互接続点からそれぞれ入力端子と出力端子を導出して整流回路１０とし、入力端子に極性が交替する入力電圧を与え、トランジスタのゲートをオンオフ状態が対向アーム間では同じに，隣接アーム間では逆になるように制御した状態で出力端子から整流電圧を取り出すことを特徴としている。

前記の従来技術に係る、トランジスタを用いた整流回路は交流電源の整流を目的としており、回路構成が複雑であって、高価であるという問題点があった。従って、トランジスタを用いた整流回路を直流電源の整流に用いることは、コストや実装面積の面から難しかった。

直流電源の逆接続をダイオードで保護する場合は、直流電源が正常に接続された場合にダイオードの順方向電圧による電圧降下の分だけ損失が増加することが問題であった。これに対して、直流電源の逆接続をトランジスタで保護する場合は、直流電源が正常に接続された場合の損失を減らすことは可能になる。

しかし、直流電源が逆接続された場合はダイオードによる保護でもトランジスタによる保護でも直流電源に接続される負荷回路を保護するだけで、その負荷回路が本来の機能を果たすことはできないという課題があった。トランジスタを用いた整流回路を用いれば、直流電源がどの極性で接続されても負荷回路は本来の機能を果たすことができ、損失を減らすことも可能になる。しかし、トランジスタを用いた整流回路は、交流電源の整流を目的としているため複雑な回路構成であり、高価で無駄に高機能であるという問題があった。

本発明はかかる事情に鑑みてなされたものであり、その目的は、直流電源の整流を行う整流回路において、従来技術に比較して回路構成が簡単であって、安価で低損失なトランジスタを用いた整流回路を提供することにある。

本発明に係る整流回路は、一方の入力端子に接続されるゲートを有するトランジスタであって、前記一方の入力端子に接続される直流電源の極性に応じてオン又はオフすることにより、前記直流電源の整流を行う少なくとも１個のトランジスタを備えたことを特徴とする。

本発明に係る整流回路によれば、直流電源の整流を行う整流回路において、従来技術に比較して回路構成が簡単であって、安価で低損失なトランジスタを用いた整流回路を提供できる。

本発明に係る第１の基本回路例に係るトランジスタ整流回路１０の構成を示す回路図である。 本発明に係る第２の基本回路例に係るトランジスタ整流回路１０Ａ，１０Ｂの構成を示す回路図である。 本発明に係る第２の基本回路例の変形例に係るトランジスタ整流回路１０Ａ，１０Ｂの構成を示す回路図である。 本発明に係る第１の実施形態に係るトランジスタ整流回路１１の構成を示す回路図である。 本発明に係る第１の実施形態の第１の変形例に係るトランジスタ整流回路１１Ａの構成を示す回路図である。 本発明に係る第１の実施形態の第２の変形例に係るトランジスタ整流回路１１Ｂの構成を示す回路図である。 本発明に係る第１の実施形態の第３の変形例に係るトランジスタ整流回路１１Ｃの構成を示す回路図である。 本発明に係る第１の実施形態の第４の変形例に係るトランジスタ整流回路１１Ｄの構成を示す回路図である。 本発明に係る第１の実施形態の第５の変形例に係るトランジスタ整流回路１１Ｅの構成を示す回路図である。 本発明に係る第１の実施形態の第６の変形例に係るトランジスタ整流回路１１Ｆの構成を示す回路図である。 本発明に係る第１の実施形態の第７の変形例に係るトランジスタ整流回路１１Ｇの構成を示す回路図である。 本発明に係る第２の実施形態に係るトランジスタ整流回路１２の構成を示す回路図である。 本発明に係る第３の実施形態に係るトランジスタ整流回路１３の構成を示す回路図である。 本発明に係る第４の実施形態に係る、レギュレータ回路２２を備えたトランジスタ整流回路１１の構成を示す回路図である。 本発明に係る第５の実施形態に係る、スイッチ制御回路２３を備えたトランジスタ整流回路１１の構成を示す回路図である。 本発明に係る第６の実施形態に係る、極性検出回路２４を備えたトランジスタ整流回路１１の構成を示す回路図である。 本発明に係る第７の実施形態に係る、ウィンドウコンパレータ回路２５を備えたトランジスタ整流回路１１の構成を示す回路図である。 本発明に係る第８の実施形態に係る、過熱保護回路２６を備えたトランジスタ整流回路１１の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の基本回路例．
図１は本発明に係る第１の基本回路例に係るトランジスタ整流回路１０の構成を示す回路図である。図１において、トランジスタ整流回路１０の入力端子ＩＮ１，ＩＮ２には例えば直流電圧源である直流電源１が接続される一方、トランジスタ整流回路１０の出力端子ＯＵＴ１，ＯＵＴ２には負荷回路３が接続されている。ここで、トランジスタ整流回路１０は例えばＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）などのトランジスタを備えて構成される。トランジスタ整流回路１０は、直流電源１からの直流電圧（又は直流電流）の極性を整流した後、一定極性の直流電圧を負荷回路３に出力する。なお、入力端子ＩＮ１は例えば一方の入力端子であり、入力端子ＩＮ２は他方の入力端子である。また、出力端子ＯＵＴ１は例えば正電位を出力する出力端子であり、出力端子ＯＵＴ２は例えば負電位を出力する出力端子である。

以上の実施形態によれば、トランジスタ整流回路１０が入力電圧を整流した電圧を出力するので、直流電源を整流できる。また、トランジスタ整流回路１０は２つの入力端子ＩＮ１，ＩＮ２と２つの出力端子ＯＵＴ１，ＯＵＴ２を備えたトランジスタ整流回路なので、１つの直流電源を接続極性によらず一定極性の電圧を出力できる。

第２の基本回路例．
図２Ａは本発明に係る第２の基本回路例に係るトランジスタ整流回路１０Ａ，１０Ｂの構成を示す回路図である。図２Ａにおいて、トランジスタ整流回路１０Ａの入力端子ＩＮ１，ＩＮ２には例えば直流電圧源である直流電源１が接続され、トランジスタ整流回路１０Ｂの入力端子ＩＮ３，ＩＮ４には例えば直流電圧源である直流電源２が接続される。また、トランジスタ整流回路１０Ａの出力端子ＯＵＴ２はトランジスタ整流回路１０Ｂの出力端子ＯＵＴ３に接続される。さらに、トランジスタ整流回路１０Ａの出力端子ＯＵＴ１及びトランジスタ整流回路１０Ｂの出力端子ＯＵＴ４は負荷回路３に接続される。

ここで、トランジスタ整流回路１０Ａ，１０Ｂはそれぞれ例えばＭＯＳトランジスタなどのトランジスタを用いて構成されたトランジスタ整流回路である。トランジスタ整流回路１０Ａ，１０Ｂは入力端子ＩＮ１，ＩＮ２及びＩＮ３とＩＮ４にそれぞれ接続される直流電源１，２からの直流電圧（又は直流電流）の極性を整流し、出力端子ＯＵＴ１とＯＵＴ２及びＯＵＴ３とＯＵＴ４に一定極性の直流電圧を出力する。出力端子ＯＵＴ２とＯＵＴ３が互いに接続される構成であるため、出力端子ＯＵＴ３とＯＵＴ２には直流電源１の電位差（以下、直流電源の２つの出力端子における電位差（電圧）をいう。）と直流電源２の電位差との和が出力される。

以上の実施形態によれば、２個のトランジスタ整流回路１０Ａ，１０Ｂにおいて、複数の直流電源１，２を接続するための複数対の入力端子ＩＮ１，ＩＮ２；ＩＮ３，ＩＮ４を備え、各直流電源１，２の電位差に応じた電位差を一定の極性でそれぞれ出力できる。また、トランジスタ整流回路１０Ａ，１０Ｂの出力端子ＯＵＴ１，ＯＵＴ２；ＯＵＴ３，ＯＵＴ４を直列に接続しているので、複数の直流電源１，２をそれらの接続極性によらず直流電源１，２の電位差を直列にした一定極性の電圧を出力できる。

図２Ｂは本発明に係る第２の基本回路例の変形例に係るトランジスタ整流回路１０Ａ，１０Ｂの構成を示す回路図である。図２Ａでは、トランジスタ整流回路１０Ａ，１０Ｂの２対の出力端子ＯＵＴ１，ＯＵＴ２；ＯＵＴ３，ＯＵＴ４を直列に接続しているが、図２Ｂのように並列に接続してもよい。従って、複数の直流電源１，２をそれらの接続極性によらず直流電源１，２の電位差を並列にした一定極性の電圧を出力できる。

第１の実施形態．
図３Ａは本発明に係る第１の実施形態に係るトランジスタ整流回路１１の構成を示す回路図である。図３Ａにおいて、トランジスタ整流回路１１は、第１のＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｍ１と、第２のＰＭＯＳトランジスタＭ２と、第３のＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）Ｍ３と、第４のＮＭＯＳトランジスタＭ４とを備えて構成される。

ここで、第１のＰＭＯＳトランジスタＭ１のゲートは入力端子ＩＮ１に接続され、そのソースとバックゲートは出力端子ＯＵＴ１に接続され、そのドレインは入力端子ＩＮ２に接続されている。第２のＰＭＯＳトランジスタＭ２のゲートは入力端子ＩＮ２に接続され、そのソースとバックゲートは出力端子ＯＵＴ１に接続され、そのドレインは入力端子ＩＮ１に接続されている。第３のＮＭＯＳトランジスタＭ３のゲートは入力端子ＩＮ１に接続され、そのソースとバックゲートは出力端子ＯＵＴ２に接続され、そのドレインは入力端子ＩＮ１に接続されている。第４のＮＭＯＳトランジスタＭ４のゲートは入力端子ＩＮ２に接続され、そのソースとバックゲートは出力端子ＯＵＴ２に接続され、そのドレインは入力端子ＩＮ１に接続されている。

以上のように構成されたトランジスタ整流回路１１においては、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のしきい値電圧以上の電位差を有する例えば電圧源である直流電源１が入力端子ＩＮ１に正電位、入力端子ＩＮ２に負電位となるように接続される。また、出力端子ＯＵＴ１とＯＵＴ２間に抵抗負荷ＲＬの負荷回路３が接続される。この場合、ＰＭＯＳトランジスタＭ１はオフ、ＰＭＯＳトランジスタＭ２はオン、ＮＭＯＳトランジスタＭ３はオン、ＮＭＯＳトランジスタＭ４はオフとなる。従って、直流電源１からの電流は入力端子ＩＮ１、ＰＭＯＳトランジスタＭ２、出力端子ＯＵＴ１、抵抗負荷ＲＬの負荷回路３、出力端子ＯＵＴ２、ＮＭＯＳトランジスタＭ３、入力端子ＩＮ２を介して直流電源１に戻るように流れて導通する。

また、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のしきい値電圧以上の電位差を有する直流電源１が入力端子ＩＮ１に負電位、入力端子ＩＮ２に正電位となるように接続される。出力端子ＯＵＴ１とＯＵＴ２間に抵抗負荷ＲＬの負荷回路３が接続される。この場合、ＰＭＯＳトランジスタＭ１はオン、ＰＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ３はオフ、ＮＭＯＳトランジスタＭ４はオンとなる。従って、直流電源１からの電流は入力端子ＩＮ１、ＰＭＯＳトランジスタＭ１、出力端子ＯＵＴ１、抵抗負荷ＲＬ、出力端子ＯＵＴ２、ＮＭＯＳトランジスタＭ４、入力端子ＩＮ２を介して直流電源１に戻るように流れる。つまり、入力端子ＩＮ１とＩＮ２に接続される直流電源１の正負極性にかかわらず出力端子ＯＵＴ１は正電位、出力端子ＯＵＴ２は負電位となるので、図３Ａの回路はトランジスタ整流回路として動作する。

ここで、ＰＭＯＳトランジスタＭ１とＭ２及びＮＭＯＳトランジスタＭ３とＭ４は、同一型で同一サイズとなるように形成される。また、ＰＭＯＳトランジスタＭ１とＭ２のオン抵抗をＲｏｎｐ、ＮＭＯＳトランジスタＭ３とＭ４のオン抵抗をＲｏｎｎ、入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差をΔＶｉｎ、抵抗負荷ＲＬの抵抗値をＲｌとする。このとき、オンしている各ＭＯＳトランジスタが線形領域で動作している場合の出力端子ＯＵＴ１とＯＵＴ２間の電位差ΔＶｏｕｔ（＝ＯＵＴ１−ＯＵＴ２）は次式で表される。

ΔＶｏｕｔ＝ΔＶｉｎ×Ｒｌ÷（Ｒｌ＋Ｒｏｎｐ＋Ｒｏｎｎ） （１）

ここで、Ｒｏｎｐ＋Ｒｏｎｎ＜＜Ｒｌであれば
ΔＶｏｕｔ≒ΔＶｉｎ （２）
となる。従って、入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差とほぼ等しい電位差を出力端子ＯＵＴ１とＯＵＴ２間に出力して、負荷回路３に出力できる。

また、入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差ΔＶｉｎがＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧未満でかつＭＯＳトランジスタＭ１〜Ｍ４のボディーダイオードの順方向電圧Ｖｆ＿ｂｏｄｙ以上である場合を考える。この場合における出力端子ＯＵＴ１とＯＵＴ２間の電位差ΔＶｏｕｔは次式で表される。ここで、入力端子ＩＮ１，ＩＮ２に接続される直流電源１の電位差をΔＶｉｎ、抵抗負荷ＲＬの抵抗値をＲｌとする。

ΔＶｏｕｔ＝ΔＶｉｎ−２×Ｖｆ＿ｂｏｄｙ （３）

ここで、式（３）は公知のダイオード整流回路と同様の式となる。なお、入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差ΔＶｉｎがＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧未満かつＭＯＳトランジスタＭ１〜Ｍ４のボディーダイオードの順方向電圧Ｖｆ＿ｂｏｄｙ未満である場合は以下のようになる。出力端子ＯＵＴ１，ＯＵＴ２は入力端子ＩＮ１，ＩＮ２から遮断状態となるため、非常に高インピーダンスとなり整流動作はなされない。

図３Ｂは本発明に係る第１の実施形態の第１の変形例に係るトランジスタ整流回路１１Ａの構成を示す回路図である。図３Ｂにおいて、トランジスタ整流回路１１Ａは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ２，Ｍ３を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｂのトランジスタ整流回路１１Ａは２個のＭＯＳトランジスタＭ１，Ｍ４を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｃは本発明に係る第１の実施形態の第２の変形例に係るトランジスタ整流回路１１Ｂの構成を示す回路図である。図３Ｃにおいて、トランジスタ整流回路１１Ｂは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ１，Ｍ４を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｃのトランジスタ整流回路１１Ｂは２個のＭＯＳトランジスタＭ２，Ｍ３を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｄは本発明に係る第１の実施形態の第３の変形例に係るトランジスタ整流回路１１Ｃの構成を示す回路図である。図３Ｄにおいて、トランジスタ整流回路１１Ｃは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ２，Ｍ３，Ｍ４を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｄのトランジスタ整流回路１１Ｃは１個のＭＯＳトランジスタＭ１を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｅは本発明に係る第１の実施形態の第４の変形例に係るトランジスタ整流回路１１Ｄの構成を示す回路図である。図３Ｅにおいて、トランジスタ整流回路１１Ｄは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ１，Ｍ３，Ｍ４を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｅのトランジスタ整流回路１１Ｄは１個のＭＯＳトランジスタＭ２を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｆは本発明に係る第１の実施形態の第５の変形例に係るトランジスタ整流回路１１Ｅの構成を示す回路図である。図３Ｆにおいて、トランジスタ整流回路１１Ｅは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ４を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｆのトランジスタ整流回路１１Ｅは１個のＭＯＳトランジスタＭ３を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｇは本発明に係る第１の実施形態の第６の変形例に係るトランジスタ整流回路１１Ｆの構成を示す回路図である。図３Ｇにおいて、トランジスタ整流回路１１Ｆは、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３を削除したことを特徴としている。図３Ａのトランジスタ整流回路１１は入力電圧をブリッジ整流するのに対して、図３Ｇのトランジスタ整流回路１１Ｆは１個のＭＯＳトランジスタＭ４を用いて入力電圧を半波整流する。従って、図３Ａのトランジスタ整流回路１１と同様に、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｈは本発明に係る第１の実施形態の第７の変形例に係るトランジスタ整流回路１１Ｇの構成を示す回路図である。図３Ｈにおいて、トランジスタ整流回路１１Ｇは、図３Ａのトランジスタ整流回路１１に比較して、以下の点が異なる。
（１）ＰＭＯＳトランジスタＭ１に代えて、ＮＭＯＳトランジスタＭ１１を備えた。なお、ＮＭＯＳトランジスタＭ１１のソース及びバックゲートを入力端子ＩＮ２に接続し、ＮＭＯＳトランジスタＭ１１のドレインを出力端子ＯＵＴ１に接続した。
（２）ＰＭＯＳトランジスタＭ２に代えて、ＮＭＯＳトランジスタＭ１２を備えた。なお、ＮＭＯＳトランジスタＭ１２のソース及びバックゲートを入力端子ＩＮ１に接続し、ＮＭＯＳトランジスタＭ１２のドレインを出力端子ＯＵＴ２に接続した。
図３Ｈのトランジスタ整流回路１１Ｇはトランジスタ整流回路１１と同様に入力電圧をブリッジ整流し、入力電圧の極性に応じて入力電圧の極性を反転することができる。

図３Ｈのトランジスタ整流回路１１Ｇにおいては、４個のＮＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ３，Ｍ４を用いてブリッジ整流しているが、本発明はこれに限らず、以下の別の変形例（以下、第１の実施形態の別の変形例という。）のごとく構成してもよい。
（１）図３Ｂのトランジスタ整流回路１１Ａと同様に、ＮＭＯＳトランジスタＭ１１，Ｍ４のみを用いて半波整流して入力電圧の極性に応じて入力電圧の極性を反転してもよい。
（２）図３Ｃのトランジスタ整流回路１１Ｂと同様に、ＮＭＯＳトランジスタＭ１２，Ｍ３のみを用いて半波整流して入力電圧の極性に応じて入力電圧の極性を反転してもよい。
（３）図３Ｄ〜図３Ｇのトランジスタ整流回路１１Ｃ〜図１１Ｆと同様に、１つのＮＭＯＳトランジスタ（Ｍ１１，Ｍ１２，Ｍ３，Ｍ４のうちの１つ）を用いて半波整流して入力電圧の極性に応じて入力電圧の極性を反転してもよい。

なお、図３Ｂ〜図３Ｈの第１の実施形態の各変形例に係るトランジスタ整流回路１１Ａ〜１１Ｇ及び第１の実施形態の別の変形例の構成は下記の各実施形態に適用してもよい。

以上の第１の実施形態及びその変形例及びその別の変形例によれば、例えばＭＯＳトランジスタＭ１〜Ｍ１２などの少なくとも１個又は２個のＭＯＳトランジスタを用いて逆流などを考慮しないでトランジスタ整流回路１１，１１Ａ〜１１Ｇを構成した。従って、従来技術に比較して簡単な回路構成で安価に製造できる。

また、第１の実施形態の第７の変形例によれば、トランジスタ整流回路１１Ｇにおいて、逆流などを考慮しないＭＯＳトランジスタを用いて簡単な回路で構成できる。また、出力ＭＯＳトランジスタに全てＮＭＯＳトランジスタを用いているので、出力ＭＯＳトランジスタにＰＭＯＳトランジスタを用いた場合よりも単位面積当たりのオン抵抗を下げることができる。

第４の実施形態．
図４は本発明に係る第２の実施形態に係るトランジスタ整流回路１２の構成を示す回路図である。図４のトランジスタ整流回路１２は、図３Ａのトランジスタ整流回路１１に比較して、ＭＯＳトランジスタＭ１〜Ｍ４のゲートを駆動する昇圧回路２１をさらに備えたことを特徴としている。

図４において、昇圧回路２１は入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差ΔＶｉｎよりも大きな電位差を直流電源１と同一極性で昇圧する。そして、昇圧回路２１は入力端子ＩＮ１を基準にとした昇圧電圧ＣＰ２と、入力端子ＩＮ２を基準とした昇圧電圧ＣＰ１をそれぞれ生成する。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３の各ゲートには昇圧電圧ＣＰ１が印加され、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４の各ゲートには昇圧電圧ＣＰ２が印加される。従って、オンするＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは直流電源の電位差よりも大きくなる。ＭＯＳトランジスタのオン抵抗Ｒｏｎとゲート−ソース間電圧Ｖｇｓの関係は、バックゲートバイアス効果やチャネル長変調効果を無視すると、次式で表される。

Ｒｏｎ＝１／β（Ｖｇｓ―Ｖｔｈ） （４）

ここで、βはＭＯＳトランジスタの移動度μ、単位面積当たりのゲート容量Ｃｏｘ、チャネル長Ｌ、チャネル幅Ｗによって決まる定数でβ＝μ・Ｃｏｘ・Ｗ／Ｌで表される。

前記（４）式より、図４のトランジスタ整流回路１２は、図３のトランジスタ整流回路１１よりもオンしているＭＯＳトランジスタのオン抵抗Ｒｏｎを下げることができるため、トランジスタ整流回路１２における損失を低減することができる。

以上の実施形態によれば、トランジスタ整流回路１２は、出力ＭＯＳトランジスタのゲート−ソース間電圧を昇圧回路２１により入力電位差よりも大きな電位差となるように昇圧する。従って、出力ＭＯＳトランジスタのオン抵抗を小さくすることができ、トランジスタ整流回路１２の損失や出力ＭＯＳトランジスタの素子面積を低減することができる。

第３の実施形態．
図５は本発明に係る第３の実施形態に係るトランジスタ整流回路１３の構成を示す回路図である。トランジスタ整流回路１３は図３Ａのトランジスタ整流回路１１に比較して各ＭＯＳトランジスタＭ１〜Ｍ４のボディーダイオードと並列にかつ同一方向となるようにその順方向電圧よりも低い順方向電圧を有するダイオードＤ１〜Ｄ４を接続したことを特徴とする。すなわち、各ＭＯＳトランジスタＭ１〜Ｍ４のボディーダイオードとアノード及びカソードが共通となるようにそれぞれダイオードＤ１〜Ｄ４が各トランジスタＭ１〜Ｍ４と並列に接続されている。

図５において、入力端子ＩＮ１とＩＮ２に接続される直流電源１の電位差ΔＶｉｎがＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧未満でダイオード整流動作となる場合の出力電圧端子ＯＵＴ１とＯＵＴ２間の電位差ΔＶｏｕｔは次式で表される。ここで、ダイオードの順方向電圧をＶｆとする。

ΔＶｏｕｔ＝ΔＶｉｎ−２×Ｖｆ （５）

ダイオードの順方向電圧Ｖｆは式（３）のＭＯＳトランジスタのボディーダイオードの順方向電圧Ｖｆ＿ｂｏｄｙよりも小さい。従って、図５に示すトランジスタ整流回路１３は、図３Ａのトランジスタ整流回路１１よりもダイオード整流動作時の出力電圧端子ＯＵＴ１とＯＵＴ２間の電位差ΔＶｏｕｔを大きくすることが可能となる。

以上の実施形態によれば、トランジスタ整流回路１３においては、出力ＭＯＳトランジスタのボディーダイオードの順方向電圧よりも低い順方向電圧のダイオードＤ１〜Ｄ４をボディーダイオードとアノード及びカソードが同一となるように接続される。従って、ダイオードの整流動作時の損失を低減することができる。

第４の実施形態．
図６は本発明に係る第４の実施形態に係る、レギュレータ回路２２を備えたトランジスタ整流回路１１の構成を示す回路図である。図６の回路は、図３Ａの回路と比較して、トランジスタ整流回路１１の出力電圧を、出力端子ＯＵＴ１とＯＵＴ２間の電位差ΔＶｏｕｔが一定となるように出力するレギュレータ回路２２を備えたことを特徴としている。当該レギュレータ回路２２を備えたトランジスタ整流回路１１においては、入力端子ＩＮ１，ＩＮ２に接続される直流電源１の電位差ΔＶｉｎよりも低い耐圧の負荷回路３を出力端子ＯＵＴ１，ＯＵＴ２に接続することができる。

以上の実施形態によれば、当該トランジスタ整流回路１１においては、レギュレータ回路２２が出力電圧を一定にするので、負荷回路３の入力電圧範囲に適した電圧を出力できる。

第５の実施形態．
図７は本発明に係る第５の実施形態に係る、スイッチ制御回路２３を備えたトランジスタ整流回路１１の構成を示す回路図である。図７の回路は、図３Ａの回路と比較して、出力端子ＯＵＴ１に直列にスイッチング素子であるＰＭＯＳトランジスタＭ５を接続し、ＰＭＯＳトランジスタＭ５のゲートがスイッチ制御回路２３からの制御信号によって制御されることを特徴としている。

図７において、スイッチ制御回路２３は、出力電圧をオンさせるときはＰＭＯＳトランジスタＭ５のゲートにローレベルの制御信号を印加し、出力電圧をオフさせるときはＰＭＯＳトランジスタＭ５のゲートにハイレベルの制御信号を印加する。従って、スイッチ制御回路２３により、出力電圧のオン又はオフを制御することができる。

以上の実施形態によれば、トランジスタ整流回路１１においては、出力電圧のオン又はオフをすることができるので、負荷回路３の不要な動作を防止することができる。

第６の実施形態．
図８は本発明に係る第６の実施形態に係る、極性検出回路２４を備えたトランジスタ整流回路１１の構成を示す回路図である。図８の回路は、図３の回路と比較して、入力端子ＩＮ１，ＩＮ２に接続される直流電源１の極性を検出し、その検出結果を通知する極性検出回路２４を備えたことを特徴としている。

図８において、極性検出回路２４は２つの抵抗Ｒ１，Ｒ２とコンパレータＣＯＭＰとを備えて構成される。トランジスタ整流回路１１の出力電圧を抵抗Ｒ１と抵抗Ｒ２で分圧した電圧がコンパレータＣＯＭＰの反転入力端子に入力され、入力端子ＩＮ１の電圧が非反転入力端子に印加される。直流電源１の正電極が入力端子ＩＮ１に接続され、負電極が入力端子ＩＮ２に接続された場合は、極性検出回路２４のコンパレータＣＯＭＰからの出力信号はハイレベルとなりＰＯＬ端子に出力される。また、直流電源１の正電極が入力端子ＩＮ２に接続され、負電極が入力端子ＩＮ１に接続された場合は、極性検出回路２４のコンパレータＣＯＭＰからの出力信号はローレベルとなりＰＯＬ端子に出力される。従って、図８の極性検出回路２４は、入力端子ＩＮ１，ＩＮ２に接続される直流電源１の接続極性を検出し、その検出結果を通知することができる。

以上の実施形態によれば、極性検出回路２４が直流電源１の接続極性を検出することができるので、直流電源線とデータ線がそれぞれ点対称かつ一列に配置されたコネクタの接続極性によらず直流電源線とデータ線を整流することができる。ここで、当該コネクタは例えばＵＳＢ＿Ａコネクタなどである。

第７の実施形態．
図９は本発明に係る第７の実施形態に係る、ウィンドウコンパレータ回路２５を備えたトランジスタ整流回路１１の構成を示す回路図である。図９の回路は、図３の回路に比較して、ウィンドウコンパレータ回路２５を備えたことを特徴としている。

図９において、ウィンドウコンパレータ回路２５は、２つの抵抗Ｒ１，Ｒ２と、それぞれ基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を有する２つの基準電圧源３１，３２と、２つのコンパレータＣＯＭＰ１，ＣＯＭＰ２と、ナンドゲートＮＧ１とを備えて構成される。ここで、トランジスタ整流回路１１の出力電圧を、抵抗Ｒ１と抵抗Ｒ２で分圧した電圧がコンパレータＣＯＭＰ１の非反転入力端子及びコンパレータＣＯＭＰ２の反転入力端子に印加される。コンパレータＣＯＭＰ１の反転入力端子には基準電圧ＶＲＥＦ１が印加され、コンパレータＣＯＭＰ２の非反転入力端子には基準電圧Ｖｒｅｆ２が印加される。さらに、コンパレータＣＯＭＰ１，ＣＯＭＰ２からの各出力信号がノアゲートＮＧ１に印加され、ノアゲートＮＧ１からフラグ信号ＦＬＡＧが出力される。

以上のように構成された実施形態においては、トランジスタ整流回路１１の出力電圧を抵抗Ｒ１と抵抗Ｒ２で分圧した電圧が形成される。当該電圧が第１の基準電圧Ｖｒｅｆ１よりも大きいか第２の基準電圧Ｖｒｅｆ２よりも小さい場合にＦＬＡＧ端子にローレベルのフラグ信号ＦＬＡＧが出力される。従って、図９の回路であれば、入力端子ＩＮ１，ＩＮ２に接続される直流電源１の電位差が所定の電位差よりも大きい又は小さい場合にＦＬＡＧ端子にローレベルのフラグ信号ＦＬＡＧを出力することができる。

以上の実施形態によれば、図９のトランジスタ整流回路１１においては、入力端子ＩＮ１，ＩＮ２の電位差がある電位差よりも大きい又は小さいこと（所定の電圧範囲内）を検出するウィンドウコンパレータ回路２５を備え、その検出結果を通知する機能を備える。従って、直流電源１の電位差が負荷回路３の入力電圧範囲を超える場合に通知できる。

第８の実施形態．
図１０は本発明に係る第８の実施形態に係る、過熱保護回路２６を備えたトランジスタ整流回路１１の構成を示す回路図である。図１０の回路は、図３の回路に比較して、過熱検出制御回路２７と、出力端子ＯＵＴ１に直列に接続されたスイッチトランジスタであるＰＭＯＳトランジスタＭ５で構成される過熱保護回路２６を備えたことを特徴としている。

図１０において、図１０の回路が形成されるチップのジャンクション温度が、所定の温度以上になったことを過熱検出制御回路２７が検出すると、出力端子ＯＵＴ１に直列に接続されたスイッチトランジスタであるＰＭＯＳトランジスタＭ５をオフする。従って、本実施形態によれば、過熱によるジャンクションの破壊、ＩＣの発煙や発火を防止することができる。

第８の実施形態では、過熱検出制御回路２７を備えているが、本発明はこれに限らず、
（１）出力電流が所定値以上となることを検出して出力電圧をオフする過電流保護機能と、
（２）出力電流が所定値以上となることを検出して出力電圧をオフする出力端子の短絡保護機能と、もしくは
（３）出力電流が所定値以上となることを検出して出力電圧をオフする出力電圧オン時の突入電流防止機能を備えてもよい。
以上により、直流電源１、トランジスタ整流回路１１〜１３及び負荷回路３を含む装置保護することができる。

変形例．
以上、本発明の実施形態及び変形例等について説明したが、本発明は上述した実施形態等のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。上述した実施形態では、トランジスタ整流回路としてＭＯＳトランジスタを用いた構成を示しているが、ＩＧＢＴ（Insulated-Gate Bipolar Transistor）又は接合形ＦＥＴ（Ｊ−ＦＥＴ）など他のトランジスタを用いてもよい。

以上の実施形態等においては、トランジスタ整流回路は２つの入力端子及び２つの出力端子を備えている。しかし、本発明はこれに限らず、複数の直流電源を接続する複数の入力端子及び複数の出力端子を備えて、それらの間に複数のトランジスタを挿入して直流電源の整流を行ってもよい。

実施形態等の作用効果．
本発明に係る実施形態等の回路によれば、少なくとも１個、２個又は４個のトランジスタで構成される簡易なトランジスタ整流回路によって、直流電源を整流して出力することができる。直流電源の電位差がトランジスタのしきい値電圧以上であり、トランジスタのオン抵抗が十分に小さい場合は、ダイオード整流回路よりも出力電圧の電位差を大きくすることができるため、トランジスタ整流回路における損失を低減することができる。

１，２…直流電源、
３…負荷回路、
１０，１０Ａ，１０Ｂ，１１，１１Ａ〜１１Ｇ，１２，１３…トランジスタ整流回路、
２１…昇圧回路、
２２…レギュレータ回路、
２３…スイッチ制御回路、
２４…極性検出回路、
２５…ウィンドウコンパレータ回路、
２６…過熱保護回路、
２７…過熱検出制御回路、
３１，３２…基準電圧源、
ＣＯＭＰ、ＣＯＭＰ１，ＣＯＭＰ２…コンパレータ、
Ｄ１〜Ｄ４…ダイオード、
ＩＮ１〜ＩＮ４…入力端子、
Ｍ１〜Ｍ５，Ｍ１１，Ｍ１２…ＭＯＳトランジスタ、
ＮＧ１…ノアゲート、
ＯＵＴ１，ＯＵＴ２…出力端子、
Ｒ１，Ｒ２…抵抗。

特許第３１８５４９２号公報 特開２００７−０２０３０８号公報 特開２０１２−０８５３６９号公報 特開平３−２９３８６１号公報 特開平１０−２０１２３９号公報

Claims (15)

1. 一方の入力端子に接続されるゲートを有するトランジスタであって、前記一方の入力端子に接続される直流電源の極性に応じてオン又はオフすることにより、前記直流電源の整流を行う少なくとも１個のトランジスタを備えたことを特徴とする整流回路。
2. 前記整流回路は、２個の入力端子と２個の出力端子を備え、前記２個の入力端子に直流電源が接続された場合に、前記２個の出力端子には前記直流電源の電位差に応じた電位差を一定の極性で出力端子に出力することを特徴とする請求項１に記載の整流回路。
3. 前記整流回路は、複数の直流電源を接続するための複数の入力端子及び複数の出力端子を備え、前記複数の直流電源の各電位差に応じた電位差を一定の極性でそれぞれ出力し、それらの出力を直列又は並列に接続して生成した電圧を出力端子に出力することを特徴とする請求項１に記載の整流回路。
4. 前記少なくとも１つのトランジスタは、一方の入力端子に接続される直流電源の極性に応じてオン又はオフし、オンの時は他方の入力端子と一方の出力端子を導通し、オフの時は他方の入力端子と一方の出力端子を遮断することを特徴とする請求項１〜３のうちのいずれか１つに記載の整流回路。
5. 前記整流回路は、２個のトランジスタを備え、
   前記２個のトランジスタはそれぞれ、一方の入力端子に接続される直流電源の極性に応じてオン又はオフし、オンの時は他方の入力端子と一方の出力端子を導通し、オフの時は他方の入力端子と一方の出力端子を遮断することを特徴とする請求項１〜３のうちのいずれか１つに記載の整流回路。
6. 前記整流回路は、４個のトランジスタを備え、
   前記４個のトランジスタのうちの第１の対のトランジスタは、一方の入力端子に接続される直流電源の極性に応じてオン又はオフし、オンの時は他方の入力端子と一方の出力端子を導通し、オフの時は他方の入力端子と一方の出力端子を遮断する一方、
   前記４個のトランジスタのうちの第２の対のトランジスタは、他方の入力端子に接続される直流電源の極性に応じてオン又はオフし、オンの時は一方の入力端子と他方の出力端子を導通し、オフの時は一方の入力端子と他方の出力端子を遮断することを特徴とする請求項１〜３のうちのいずれか１つに記載の整流回路。
7. ゲートが一方の入力端子に接続され、当該一方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが正電位を出力する出力端子に接続され、ドレインが他方の入力端子に接続されたＰＭＯＳトランジスタと、
   ゲートが他方の入力端子に接続され、当該他方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが正電位を出力する出力端子に接続され、ドレインが一方の入力端子に接続されたＰＭＯＳトランジスタと、
   ゲートが一方の入力端子に接続され、当該一方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが負電位を出力する出力端子に接続され、ドレインが他方の入力端子に接続されたＮＭＯＳトランジスタと、
   ゲートが他方の入力端子に接続され、当該他方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが負電位を出力する出力端子に接続され、ドレインが一方の入力端子に接続されたＮＭＯＳトランジスタと
   のうちの少なくとも１個のＭＯＳトランジスタを備えたことを特徴とする請求項４〜６のうちのいずれか１つに記載の整流回路。
8. ゲートが一方の入力端子に接続され、当該一方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが他方の入力端子に接続され、ドレインが正電位を出力する出力端子に接続されＮＭＯＳトランジスタと、
   ゲートが他方の入力端子に接続され、当該他方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが一方の入力端子に接続され、ドレインが正電位を出力する出力端子に接続されたＮＭＯＳトランジスタと、
   ゲートが一方の入力端子に接続され、当該一方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが負電位を出力する出力端子に接続され、ドレインが他方の入力端子に接続されたＮＭＯＳトランジスタと、
   ゲートが他方の入力端子に接続され、当該他方の入力端子の電位に応じてバイアスされるように接続され、ソースとバックゲートが負電位を出力する出力端子に接続され、ドレインが一方の入力端子に接続されたＮＭＯＳトランジスタと
   のうちの少なくとも１個のＮＭＯＳトランジスタを備えたことを特徴とする請求項４〜６のうちのいずれか１つに記載の整流回路。
9. 入力端子の電位差を昇圧し、当該電位差よりも大きな電位差を前記各トランジスタのゲートに印加するようにバイアスする昇圧回路をさらに備えたことを特徴とする６〜８のうちのいずれか１つに記載の整流回路。
10. 前記各トランジスタのボディーダイオードとアノード及びカソードが共通となるように上記各トランジスタと並列に接続された、前記ボディーダイオードの順方向電圧よりも低い順方向電圧のダイオードをさらに備えたことを特徴とする請求項６〜９のうちのいずれか１つに記載の整流回路。
11. 前記出力端子からの出力電圧を一定の電位差となるように制御して出力するレギュレータ回路をさらに備えたことを特徴とする請求項６〜１０のうちのいずれか１つに記載の整流回路。
12. 前記出力端子からの電圧をオン又はオフを制御するスイッチング素子と、
    前記スイッチング素子を前記出力端子からの電圧に応じて制御するスイッチ制御回路とを備えたことを特徴とする請求項６〜１０のうちのいずれか１つに記載の整流回路。
13. 前記入力端子から入力される直流電源の極性を検出して通知する極性検出回路をさらに備えたことを特徴とする請求項６〜１０のうちのいずれか１つに記載の整流回路。
14. 前記入力端子から入力される電位差が所定の電圧範囲にあるか否かを検出するウィンドウコンパレータ回路をさらに備えたことを特徴とする請求項６〜１０のうちのいずれか１つに記載の整流回路。
15. 前記出力端子からの電圧をオン又はオフを制御するスイッチング素子と、
    前記各トランジスタの過熱、過電流又は短絡を検出し、検出したときに、前記スイッチング素子をオフするように制御する検出制御回路とを備えたことを特徴とする請求項６〜１０のうちのいずれか１つに記載の整流回路。

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