JP2012120379A - 同期整流回路、および、それを用いたｄｃ／ｄｃコンバータ、ａｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】 軽負荷時の効率向上を図ることができる同期整流回路、および、それを用いたＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータを提供する。
【解決手段】 制御部２は、電力検出部３が検出した入力電流Ｉｉ１に基づいて算出された寄生ダイオードＤ１〜Ｄ４におけるダイオード定常損失を、制御部２の消費電力と比較し、ダイオード定常損失が制御部２の消費電力以上の場合、通常モードで動作し、ＭＯＳＦＥＴ素子Ｑ１〜Ｑ４の各々をオン・オフ制御して同期整流を行い、ダイオード定常損失が制御部２の消費電力未満の場合、省電力モードで動作し、ＭＯＳＦＥＴ素子Ｑ１〜Ｑ４の各々をオフ制御して、寄生ダイオードＤ１〜Ｄ４によって整流を行う。
【選択図】図１

Description

本発明は、同期整流回路、および、それを用いたＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータに関するものである。

従来、ダイオードを用いて交流入力を直流電力に変換する整流回路がある。しかしながら、ダイオードを用いた整流回路は、その順方向電圧による電力損失が大きいという問題があった。そこで、ＭＯＳＦＥＴ（Metal-Oxide-SemiconductorField-Effect Transistor）素子を用いて、ＭＯＳＦＥＴ素子の低オン抵抗という特徴を利用した同期整流回路が用いられている（例えば、特許文献１参照）。なお、以降、ＭＯＳＦＥＴ素子を、ＦＥＴ素子と称す。

従来の同期整流回路は図９に示すように、整流部１１０と、制御部１２０とで構成され、動作時の各部の波形を図１０（ａ）〜（ｄ）に示す。

整流部１１０は、ＦＥＴ素子Ｑ１０１，Ｑ１０２の直列回路とＦＥＴ素子Ｑ１０３，Ｑ１０４の直列回路とを並列接続したフルブリッジ構成である。

制御部１２０は、制御回路１２１，１２２を備える。制御回路１２１、１２２は、駆動信号Ｓ１０１を出力して、ＦＥＴ素子Ｑ１０１、Ｑ１０４をオン・オフ駆動し、さらに駆動信号Ｓ１０２を出力して、ＦＥＴ素子Ｑ１０２、Ｑ１０３をオン・オフ駆動する。そして、制御部１２０は、交流電圧Ｖｉ１０の周期に同期して、ＦＥＴ素子Ｑ１０１，Ｑ１０４がオンする期間と、ＦＥＴ素子Ｑ１０２，Ｑ１０３がオンする期間とを交互に切り替える（図１０（ｃ）（ｄ）参照）。

すなわち、交流電圧Ｖｉ１０が正電圧の期間は、駆動信号Ｓ１０１：Ｈレベル、駆動信号Ｓ１０２：Ｌレベルとなって、ＦＥＴ素子Ｑ１０１，Ｑ１０４がオンし、ＦＥＴ素子Ｑ１０２，Ｑ１０３がオフする。一方、交流電圧Ｖｉ１０が負電圧の期間は、駆動信号Ｓ１０１：Ｌレベル、駆動信号Ｓ１０２：Ｈレベルとなって、ＦＥＴ素子Ｑ１０１，Ｑ１０４がオフし、ＦＥＴ素子Ｑ１０２，Ｑ１０３がオンする。

而して、整流部１１０は、交流電圧Ｖｉ１０を全波整流した直流電圧Ｖｏ１０を出力し、負荷１３０に直流電圧Ｖｏ１０が印加される。

特開２００７−１２４７５９号公報

同期整流回路は、特に、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ等の電力変換装置に組み込まれて用いられる。電力変換装置は、周知のチョッパ回路、インバータ回路等で構成された電力変換部を備えている。

図１１はＤＣ／ＤＣコンバータの一例を示しており、ＤＣ／ＤＣコンバータは、電力変換部２１０と、整流部２２０と、制御部２３０とで構成される。

電力変換部２１０は、直流電圧Ｖｉ１１間にＦＥＴ素子Ｑ１１１，Ｑ１１２を直列接続したスイッチング回路２１１を備え、ローサイド側のＦＥＴ素子Ｑ１１２に、インダクタＬ１０１，Ｌ１０２、コンデンサＣ１０１の直列回路を並列接続している。そして、インダクタＬ１０２には、トランスＴ１０１の一次巻線Ｎ１０１が並列接続している。

トランスＴ１０１の二次巻線Ｎ１０２の両端間には、整流部２２０が接続されている。整流部２２０は、二次巻線Ｎ１０２の両端間に接続したＦＥＴ素子Ｑ１１３，Ｑ１１４の直列回路で構成され、ＦＥＴ素子Ｑ１１３，Ｑ１１４の接続点が正出力となり、平滑用のコンデンサＣ１０２の正極に接続される。二次巻線Ｎ１０２の中性点は、コンデンサＣ１０２の負極に接続される。

制御部２３０は、ＦＥＴ素子Ｑ１１１，Ｑ１１２を交互にオン・オフさせることによって、二次巻線Ｎ１０２に交流電圧を発生させる。さらに、制御部２３０は、二次巻線Ｎ１０２に発生した交流電圧の周期に同期して、ＦＥＴ素子Ｑ１１３をオンする期間とＦＥＴ素子Ｑ１１４をオンする期間とを交互に切り替える。而して、交流電圧を整流平滑した直流電圧Ｖｏ１１がコンデンサＣ１０２の両端に発生し、この直流電圧Ｖｏ１１が負荷２４０に印加される。制御部２３０は、直流電圧Ｖｏ１１が所定電圧となるように、ＦＥＴ素子Ｑ１１１，Ｑ１１２のスイッチング周波数、オンデューティをフィードバック制御している。

このような電力変換装置において、出力電力に対する各部の電力損失（％）は以下のようになる。まず、電力変換部２１０のスイッチング回路２１１（ＦＥＴ素子Ｑ１１１，Ｑ１１２）における電力損失は、出力電力に対して１〜３％以下となり、トランスＴ１０１における電力損失は、出力電力に対して１〜３％となる。また、整流部２２０における電力損失は、出力電力に対して１〜３％となる。一般に、これらの電力変換装置の各部における電力損失は、出力電力が大きいほど増加する。しかし、スイッチング回路２１１、トランスＴ１０１、整流部２２０における各電力損失は、近年、改善されており、低減傾向にある。

一方、制御部２３０の消費電力は、出力電力に対して１〜３％となり、上記電力変換装置の各部における電力損失とほぼ同等であり、電力変換装置の効率向上のためには、制御部２３０の消費電力も無視できない。一般に、この制御部２３０の消費電力は、出力電力に関わらずほぼ一定となる。

出力電力が大きい場合、スイッチング回路２１１、トランスＴ１０１、整流部２２０における各電力損失が増加するため、制御部２３０の消費電力は相対的に小さくなる。しかし、出力電力が小さい場合、スイッチング回路２１１、トランスＴ１０１、整流部２２０における各電力損失が低減するため、制御部２３０の消費電力は相対的に大きくなり、効率低下の大きな要因となっていた。

同様に、図９に示す同期整流回路において、出力電力が図１０（ａ）に示すように変動したとしても、制御部１２０は図１０（ｂ）に示すように常にオン動作しており、制御部１２０の消費電力は、同期整流回路の出力電力に関わらずほぼ一定となる。したがって、出力電力が小さい場合、制御部１２０の消費電力は、整流部１１０の電力損失に対して相対的に大きくなり、図１２に示す効率特性曲線Ｙ１０のように、出力電力が小さい領域Ｚ１０では、同期整流回路の効率が低下してしまう。すなわち、制御部１２０の消費電力が、同期整流回路の効率低下の要因となっていた。ここで、制御部１２０のオン動作とは、制御部１２０に動作電源が供給されて、スイッチング素子Ｑ１０１〜Ｑ１０４のオン・オフ制御が可能となる状態である。

また、上記特許文献１において、軽負荷時の電力損失を低減させるために、整流部に用いられたＦＥＴ素子を軽負荷時にオフ制御して、ＦＥＴ素子における電力損失を低減させる構成が開示されている。しかしながら、上記特許文献１の技術は、同期整流回路のＦＥＴ素子における電力損失を低減させるものであり、同期整流回路の制御部の消費電力による効率低下を防止するものではなかった。

本発明は、上記事由に鑑みてなされたものであり、その目的は、軽負荷時の効率向上を図ることができる同期整流回路、および、それを用いたＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータを提供することにある。

本発明の同期整流回路は、交流入力を整流することによって直流電力を出力する同期整流回路であって、複数のスイッチング素子、このスイッチング素子の各々に逆並列接続された複数のダイオードを有する整流部と、前記スイッチング素子の各々をオン・オフ制御する通常モード、前記スイッチング素子の各々をオフするとともに自己の消費電力を低減させる省電力モードのいずれかのモードで動作する制御部と、前記整流部を介して供給される電力に依存する検出対象を検出する電力検出部とを備え、前記制御部は、前記電力検出部の検出結果を閾値と比較し、前記検出結果が前記閾値以上の場合、前記通常モードで動作し、前記スイッチング素子の各々をオン・オフ制御して同期整流を行うことによって、前記交流入力を整流し、前記検出結果が前記閾値未満の場合、前記省電力モードで動作し、前記スイッチング素子の各々をオフして、前記ダイオードによって前記交流入力を整流することを特徴とする。

この発明において、前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生する順方向電流と順方向電圧との積の和であるダイオード定常損失を検出し、前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記ダイオード定常損失が前記消費電力以上の場合、前記通常モードで動作し、前記ダイオード定常損失が前記消費電力未満の場合、前記省電力モードで動作することが好ましい。

この発明において、前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生するスイッチング時の電力損失の和であるスイッチング損失を検出し、前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記スイッチング損失が前記消費電力以上の場合、前記通常モードで動作し、前記スイッチング損失が前記消費電力未満の場合、前記省電力モードで動作することが好ましい。

この発明において、前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生する順方向電流と順方向電圧との積の和であるダイオード定常損失と、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生するスイッチング時の電力損失の和であるスイッチング損失とを検出し、前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記ダイオード定常損失と前記スイッチング損失との和が前記消費電力以上の場合、前記通常モードで動作し、前記ダイオード定常損失と前記スイッチング損失との和が前記消費電力未満の場合、前記省電力モードで動作することが好ましい。

この発明において、前記制御部は、前記検出結果が前記閾値以上となる期間が、前記交流入力の１周期内の所定期間以上継続した場合、前記省電力モードから前記通常モードに切り替わり、前記検出結果が前記閾値未満となる期間が、前記交流入力の１周期内の所定期間以上継続した場合、前記通常モードから前記省電力モードに切り替わることが好ましい。

この発明において、前記スイッチング素子は、ＭＯＳＦＥＴ素子であり、前記ダイオードは、前記ＭＯＳＦＥＴ素子が有する寄生ダイオードであることが好ましい。

この発明において、前記寄生ダイオードよりも順方向電圧が低いダイオードを前記寄生ダイオードに並列接続することが好ましい。

この発明において、前記スイッチング素子は、ＩＧＢＴ素子であることが好ましい。

この発明において、前記スイッチング素子は、バイポーラトランジスタ素子であることが好ましい。

本発明のＤＣ／ＤＣコンバータは、複数のスイッチング素子、このスイッチング素子の各々に逆並列接続された複数のダイオードを有する整流部と、前記スイッチング素子の各々をオン・オフ制御する通常モード、前記スイッチング素子の各々をオフするとともに自己の消費電力を低減させる省電力モードのいずれかのモードで動作する制御部と、前記整流部を介して供給される電力に依存する検出対象を検出する電力検出部とを備え、前記制御部は、前記電力検出部の検出結果を閾値と比較し、前記検出結果が前記閾値以上の場合、前記通常モードで動作し、前記スイッチング素子の各々をオン・オフ制御して同期整流を行うことによって、前記交流入力を整流し、前記検出結果が前記閾値未満の場合、前記省電力モードで動作し、前記スイッチング素子の各々をオフして、前記ダイオードによって前記交流入力を整流する同期整流回路を備えて、直流入力を所望の直流出力に変換することを特徴とする。

この発明において、スイッチング素子を駆動することによって、入力を所望の出力に変換する電力変換部を備え、前記同期整流回路と前記電力変換部とは、同一の前記電力検出部の検出結果を用いて動作することが好ましい。

本発明のＡＣ／ＤＣコンバータは、複数のスイッチング素子、このスイッチング素子の各々に逆並列接続された複数のダイオードを有する整流部と、前記スイッチング素子の各々をオン・オフ制御する通常モード、前記スイッチング素子の各々をオフするとともに自己の消費電力を低減させる省電力モードのいずれかのモードで動作する制御部と、前記整流部を介して供給される電力に依存する検出対象を検出する電力検出部とを備え、前記制御部は、前記電力検出部の検出結果を閾値と比較し、前記検出結果が前記閾値以上の場合、前記通常モードで動作し、前記スイッチング素子の各々をオン・オフ制御して同期整流を行うことによって、前記交流入力を整流し、前記検出結果が前記閾値未満の場合、前記省電力モードで動作し、前記スイッチング素子の各々をオフして、前記ダイオードによって前記交流入力を整流する同期整流回路を備えて、交流入力を所望の直流出力に変換することを特徴とする。

この発明において、スイッチング素子を駆動することによって、入力を所望の出力に変換する電力変換部を備え、前記同期整流回路と前記電力変換部とは、同一の前記電力検出部の検出結果を用いて動作することが好ましい。

以上説明したように、本発明では、軽負荷時の効率向上を図ることができるという効果がある。

実施形態１の同期整流回路の構成を示す回路図である。 （ａ）〜（ｅ）同上の各部の動作を示す波形図である。 同上の出力電力−効率の関係を示す効率特性図である。 実施形態３の整流部の構成を示す回路図である。 同上の出力電力−効率の関係を示す効率特性図である。 （ａ）〜（ｃ）実施形態４の同期整流回路の各部の動作を示す波形図である。 実施形態５のＡＣ／ＤＣコンバータの構成を示す回路図である。 同上の別のＡＣ／ＤＣコンバータの構成を示す回路図である。 従来の同期整流回路の構成を示す回路図である。 （ａ）〜（ｄ）同上の各部の動作を示す波形図である。 従来のＤＣ／ＤＣコンバータの構成を示す回路図である。 同上の出力電力−効率の関係を示す効率特性図である。

以下、本発明の実施の形態を図面に基づいて説明する。

（実施形態１）
本実施形態の同期整流回路は、図１に示すように、整流部１と、制御部２と、電力検出部３とで構成され、動作時の各部の波形を図２（ａ）〜（ｅ）に示す。

整流部１は、ＭＯＳＦＥＴ素子Ｑ１，Ｑ２の直列回路とＭＯＳＦＥＴ素子Ｑ３，Ｑ４の直列回路とを並列接続したフルブリッジ構成である。ＭＯＳＦＥＴ素子Ｑ１〜Ｑ４の各々は、寄生ダイオードＤ１〜Ｄ４が逆並列に生成されている。なお、以降、ＭＯＳＦＥＴ素子を、ＦＥＴ素子と称す。

制御部２は、制御回路２１，２２を備えており、制御回路２１，２２は、イネーブル端子Ｐｅの入力電圧に応じて、通常モードと省電力モードとのいずれかのモードで動作する。

通常モードは、制御回路２１，２２がＦＥＴ素子Ｑ１〜Ｑ４の各々をオン・オフ制御して同期整流を行うモードである。

省電力モードは、制御回路２１，２２の消費電力が通常モードに比べて低減して、ＦＥＴ素子Ｑ１〜Ｑ４の各々をオフし、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行うモードである。

以下、通常モードと省電力モードとの切替動作について説明する。

まず、電力検出部３は、整流部１の入力電流Ｉｉ１を検出する機能を有する。具体的には、整流部１の入力経路に一次巻線を介挿したトランスＴ１と、トランスＴ１の二次巻線の両端間に接続されたダイオードＤ５と抵抗Ｒ１〜Ｒ３との直列回路と、抵抗Ｒ１〜Ｒ３に並列接続したコンデンサＣ１とで構成される。そして、抵抗Ｒ２の両端には、整流部１の入力電流Ｉｉ１の増加に伴って増大する検出電圧Ｖｓ１が発生し、この検出電圧Ｖｓ１が、制御回路２１，２２の各イネーブル端子Ｐｅに入力される。すなわち、電力検出部３は、整流部１を介して負荷４へ供給される電力（出力電力）に依存する検出対象として、整流部１の入力電流Ｉｉ１を検出している。

次に、制御回路２１，２２は、入力電流Ｉｉ１の検出結果である検出電圧Ｖｓ１に基づいて、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行った場合に、寄生ダイオードＤ１〜Ｄ４で発生する電力損失Ｐｄ１（ダイオード定常損失Ｐｄ１）を算出する。具体的に、寄生ダイオードＤ１〜Ｄ４の個々における順方向電圧Ｖｆ１とすると、ダイオード定常損失Ｐｄ１＝２×Ｖｆ１×Ｉｉ１となる。

そして、制御回路２１，２２は、ダイオード定常損失Ｐｄ１と制御部２（制御回路２１，２２）の消費電力Ｐｃとを比較する（図２（ｂ）参照）。そして、Ｐｄ１≧Ｐｃの場合（すなわち、出力電力が大きい場合）、通常モードで動作して、ＦＥＴ素子Ｑ１〜Ｑ４のオン・オフ制御による同期整流を行う（図２（ｃ）の期間Ｘ１参照）。

通常モードで動作する制御回路２１、２２は、駆動信号Ｓ１を出力して、ＦＥＴ素子Ｑ１、Ｑ４をオン・オフ駆動し、さらに駆動信号Ｓ２を出力して、ＦＥＴ素子Ｑ２、Ｑ３をオン・オフ駆動する。そして、制御部２は、交流電圧Ｖｉ１の周期に同期して、ＦＥＴ素子Ｑ１，Ｑ４がオンする期間と、ＦＥＴ素子Ｑ２，Ｑ３がオンする期間とを交互に切り替える（図２（ｄ）（ｅ）参照）。

すなわち、交流電圧Ｖｉ１が正電圧の期間は、駆動信号Ｓ１：Ｈレベル、駆動信号Ｓ２：Ｌレベルとなって、ＦＥＴ素子Ｑ１，Ｑ４がオンし、ＦＥＴ素子Ｑ２，Ｑ３がオフする。一方、交流電圧Ｖｉ１が負電圧の期間は、駆動信号Ｓ１：Ｌレベル、駆動信号Ｓ２：Ｈレベルとなって、ＦＥＴ素子Ｑ１，Ｑ４がオフし、ＦＥＴ素子Ｑ２，Ｑ３がオンする。而して、整流部１は、交流電圧Ｖｉ１を全波整流した直流電圧Ｖｏ１を出力し、負荷４に直流電圧Ｖｏ１が印加される。

一方、Ｐｄ１＜Ｐｃの場合（すなわち、出力電力が小さい場合）、制御回路２１，２２は、省電力モードで動作して、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行う（図２（ｃ）の期間Ｘ２参照）。この場合も、整流部１は、交流電圧Ｖｉ１を全波整流した直流電圧Ｖｏ１を出力し、負荷４に直流電圧Ｖｏ１が印加される。

このように本実施形態では、同期整流時の電力損失として、同期整流時の制御部２における消費電力Ｐｃ（ほぼ一定）を用い、ダイオード整流時の電力損失として、ダイオード整流時のダイオード定常損失Ｐｄ１（出力電力に依存）を用いる。そして、制御回路２１，２２は、同期整流方式とダイオード整流方式とのうち、電力損失の少ない整流方式を採用し、この採用した整流方式を用いるモード（通常モードまたは省電力モード）で動作する。

すなわち図２（ａ）に示すように、同期整流回路の出力電力が閾値Ｋ１以上の場合、通常モードで動作して同期整流を行い、同期整流回路の出力電力が閾値Ｋ１未満の場合、省電力モードで動作してダイオード整流を行うものとなる。

したがって図３に示すように、本同期整流回路は、同期整流回路の出力電力が閾値Ｋ１以上の領域Ｗ１では通常モードで動作して同期整流を行い、その効率特性曲線Ｙ１（実線）は、従来の効率特性曲線Ｙ１０（破線）と同様になる。しかし、同期整流回路の出力電力が閾値Ｋ１未満の領域Ｗ２では省電力モードで動作してダイオード整流を行い、その効率特性曲線Ｙ１は、従来の効率特性曲線Ｙ１０に比べて向上し、出力電力の大小に関わらず、高効率となっている。このように、本同期整流回路は、軽負荷時（低出力時）の効率向上を図ることができる。

（実施形態２）
本実施形態の同期整流回路は、実施形態１と同様の構成を備え、同様の構成には同一の符号を付して説明は省略する。

本実施形態は、同期整流時の電力損失として、同期整流時の制御部２における消費電力Ｐｃ（ほぼ一定）を用いる点では実施形態１と同じである。しかし、ダイオード整流時の電力損失として、ダイオード整流時における寄生ダイオードＤ１〜Ｄ４のスイッチング損失Ｐｓ（出力電力に依存）を用いる点が、実施形態１と異なる。

制御回路２１，２２は、入力電流Ｉｉ１の検出結果である検出電圧Ｖｓ１に基づいて、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行った場合に、寄生ダイオードＤ１〜Ｄ４で発生するスイッチング時の電力損失の和であるスイッチング損失Ｐｓを算出する。そして、制御回路２１，２２は、スイッチング損失Ｐｓと制御部２（制御回路２１，２２）の消費電力Ｐｃとを比較する。そして、Ｐｓ≧Ｐｃの場合（すなわち、出力電力が大きい場合）、通常モードで動作して、ＦＥＴ素子Ｑ１〜Ｑ４のオン・オフ制御による同期整流を行う。

一方、Ｐｓ＜Ｐｃの場合（すなわち、出力電力が小さい場合）、制御回路２１，２２は、省電力モードで動作して、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行う。

本同期整流回路においても、実施形態１と同様に、軽負荷時（低出力時）の効率向上を図ることができる。

また、ダイオード整流時の電力損失として、寄生ダイオードＤ１〜Ｄ４のスイッチング損失Ｐｓと、寄生ダイオードＤ１〜Ｄ４のダイオード定常損失Ｐｄ１との和を用いてもよい。

（実施形態３）
本実施形態の同期整流回路は、図４に示すように、整流部１のＦＥＴ素子Ｑ１〜Ｑ４の寄生ダイオードＤ１〜Ｄ４の各々に、外付けダイオードＤ６〜Ｄ９を同方向に並列接続したものであり、他の構成は実施形態１と同様である。

まず、外付けダイオードＤ６〜Ｄ９の順方向電圧Ｖｆ２は、寄生ダイオードＤ１〜Ｄ４の順方向電圧Ｖｆ１より低い。したがって、本実施形態のダイオード定常損失Ｐｄ２＝２×Ｖｆ２×Ｉｉ１は、同一の入力電流Ｉｉ１に対して、実施形態１のダイオード定常損失Ｐｄ１＝２×Ｖｆ１×Ｉｉ１より小さくなる。

そして、制御回路２１，２２は、ダイオード定常損失Ｐｄ２と制御部２（制御回路２１，２２）の消費電力Ｐｃとを比較する。Ｐｄ２≧Ｐｃの場合（すなわち、出力電力が大きい場合）、制御回路２１，２２は、通常モードで動作して、ＦＥＴ素子Ｑ１〜Ｑ４のオン・オフ制御による同期整流を行う。一方、Ｐｄ２＜Ｐｃの場合（すなわち、出力電力が小さい場合）、制御回路２１，２２は、省電力モードで動作して、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行う。

すなわち、同期整流回路の出力電力が閾値Ｋ２以上の場合、通常モードで動作して同期整流を行い、同期整流回路の出力電力が閾値Ｋ２未満の場合、省電力モードで動作してダイオード整流を行うものとなる。

したがって図５に示すように、本同期整流回路は、同期整流回路の出力電力が閾値Ｋ２以上の領域Ｗ３では通常モードで動作して同期整流を行い、その効率特性曲線Ｙ２（実線）は、実施形態１の効率特性曲線Ｙ１（破線）と同様になる。しかし、同期整流回路の出力電力が閾値Ｋ２未満の領域Ｗ４では省電力モードで動作してダイオード整流を行い、その効率特性曲線Ｙ２は、実施形態１の効率特性曲線Ｙ１に比べて向上し、より高効率となっている。

このように、本同期整流回路は、軽負荷時（低出力時）のさらなる効率向上を図ることができる。さらに、実施形態２の閾値Ｋ２＞実施形態１の閾値Ｋ１の関係にあり、本実施形態において効率が改善されている領域Ｗ４は、実施形態１において効率が改善されている領域Ｗ２より広くなっている。

また、実施形態２の構成に、図４に示す整流部１を適用しても、上記同様の効果を得ることができる。

（実施形態４）
本実施形態の同期整流回路は、制御回路２１，２２における通常モードと省電力モードとの切替動作にヒステリシス特性を持たせたものである。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。

具体的に、制御回路２１，２２は、ダイオード定常損失Ｐｄ１と制御部２（制御回路２１，２２）の消費電力Ｐｃとを比較し、Ｐｄ１≧Ｐｃとなる期間が、交流入力の１周期の１０％以上継続した場合、省電力モードから通常モードに切り替わる。また、Ｐｄ１＜Ｐｃとなる期間が、交流入力の１周期の１０％以上継続した場合、通常モードから省電力モードに切り替わる。

すなわち、同期整流回路の出力電力が閾値Ｋ１以上となる期間が、交流入力の１周期の１０％以上継続した場合、省電力モードから通常モードに切り替わる。また、同期整流回路の出力電力が閾値Ｋ１未満となる期間が、交流入力の１周期の１０％以上継続した場合、通常モードから省電力モードに切り替わる。

ここで、制御回路２１，２２が出力する駆動信号Ｓ１，Ｓ２の反転周期Ｘ３（スイッチング周期Ｘ３）が、交流電圧Ｖｉ１の周期に同期しており、制御回路２１が出力する駆動信号Ｓ１の波形を図６（ａ）に示す。

そして、図６（ｂ）（ｃ）に示すように、スイッチング周期Ｘ３の１０％である期間Ｘ４以上に亘って、同期整流回路の出力電力が閾値Ｋ１以上またはＫ１未満となる期間が継続した場合、制御回路２１，２２のモードが切り替わる。

また、図６（ｂ）（ｃ）において、同期整流回路の出力電力が閾値Ｋ１を横切ったものの、同期整流回路の出力電力が閾値Ｋ１以上またはＫ１未満となる期間が期間Ｘ４未満であった場合（タイミングｔ１，ｔ２）、制御回路２１，２２のモードは切り替わらない。

したがって、出力電力の閾値Ｋ１付近での変動に対して、制御回路２１，２２のモード切替動作のチャタリングを抑制でき、切替動作が安定する。

また、実施形態２，３の構成に、本実施形態の構成を適用しても、上記同様の効果を得ることができる。

（実施形態５）
図７は、本実施形態のＡＣ／ＤＣコンバータの構成を示し、ＡＣ／ＤＣコンバータは、同期整流回路Ａ１と電力変換回路Ｂ１とで構成される。

同期整流回路Ａ１は、実施形態１と同様に、整流部１と、制御部２と、電力検出部３とで構成されており、同様の構成には同一の符号を付して説明は省略する。

電力変換回路Ｂ１は、スイッチング回路５と、制御部６と、電力検出部７とを備える。

スイッチング回路５は、図示しない１または複数のスイッチング素子を備えており、このスイッチング素子をオン・オフ制御することによって、商用電源等の交流電圧Ｖｉ２を、所望の周波数の交流電圧Ｖｉ１に変換して出力する。

制御部６は、制御回路６１，６２を備えており、スイッチング回路５のスイッチング動作を制御する。

電力検出部７は、スイッチング回路５の入力電流Ｉｉ２を検出する機能を有する。具体的には、スイッチング回路５の入力経路に一次巻線を介挿したトランスＴ１１と、トランスＴ１１の二次巻線の両端間に接続されたダイオードＤ１５と抵抗Ｒ１１〜Ｒ１３との直列回路と、抵抗Ｒ１１〜Ｒ１３に並列接続したコンデンサＣ１１とで構成される。

そして、抵抗Ｒ１２の両端には、スイッチング回路５の入力電流Ｉｉ２の増加に伴って増大する検出電圧Ｖｓ１１が発生し、この検出電圧Ｖｓ１１が、制御回路６１，６２に入力される。制御回路６１，６２は、入力電流Ｉｉ２の検出結果である検出電圧Ｖｓ１１に基づいて、スイッチング回路５のスイッチング動作を制御して、交流電圧Ｖｉ１を出力する。

そして、同期整流回路Ａ１は、実施形態１と同様に、出力電力が閾値Ｋ１以上の場合、通常モードで動作して同期整流を行い、出力電力が閾値Ｋ１未満の場合、省電力モードで動作してダイオード整流を行い、交流電圧Ｖｉ１を直流電圧Ｖｏ１に変換する。したがって、本ＡＣ／ＤＣコンバータも、軽負荷時（低出力時）の効率向上を図ることができる。

また、図８に示すように、同期整流回路Ａ１の電力検出部３を省略し、制御回路２１，２２の各イネーブル端子Ｐｅには、電力変換回路Ｂ１の電力検出部７による検出電圧Ｖｓ１１を入力してもよい。この場合、電力検出部７は、整流部１を介して負荷４へ供給される電力（出力電力）に依存する検出対象として、スイッチング回路５の入力電流Ｉｉ２を検出している。

制御回路２１，２２は、入力電流Ｉｉ２の検出結果である検出電圧Ｖｓ１１に基づいて、寄生ダイオードＤ１〜Ｄ４による整流を行った場合に、寄生ダイオードＤ１〜Ｄ４で発生する電力損失Ｐｄ１１（ダイオード定常損失Ｐｄ１１）を算出する。具体的に、寄生ダイオードＤ１〜Ｄ４の個々における順方向電圧Ｖｆ１とすると、ダイオード定常損失Ｐｄ１１＝２×Ｖｆ１×Ｉｉ１１となる。

そして、制御回路２１，２２は、ダイオード定常損失Ｐｄ１１と制御部２（制御回路２１，２２）の消費電力Ｐｃとを比較する。そして、Ｐｄ１１≧Ｐｃの場合（すなわち、出力電力が大きい場合）、制御回路２１，２２は、通常モードで動作して、ＦＥＴ素子Ｑ１〜Ｑ４のオン・オフ制御による同期整流を行う。一方、Ｐｄ１１＜Ｐｃの場合（すなわち、出力電力が小さい場合）、制御回路２１，２２は、省電力モードで動作して、寄生ダイオードＤ１〜Ｄ４によるダイオード整流を行う。

このように、同期整流回路Ａ１と電力変換回路Ｂ１とは、同一の電力検出部７を用いるので、回路構成を簡略化でき、小型化を図ることができる。

また、電力変換回路Ｂ１として、直流電力を交流電力に変換するＤＣ―ＡＣ変換機能を有するものを用いて、同期整流回路Ａ１と組み合わせることによって、ＤＣ−ＤＣコンバータを構成してもよい。この場合、ＤＣ−ＤＣコンバータにおいても上記同様の効果を得ることができる。

なお、上記実施形態の各々では、寄生ダイオードＤ１〜Ｄ４を具備したＭＯＳＦＥＴ素子Ｑ１〜Ｑ４を用いているが、外付けのダイオードを逆並列接続したＩＧＢＴ素子、バイポーラトランジスタ素子等を用いてもよい。

１ 整流部
２ 制御部
３ 電力検出部
４ 負荷
Ｑ１〜Ｑ４ ＭＯＳＦＥＴ素子
Ｄ１〜Ｄ４ 寄生ダイオード
２１，２２ 制御回路

Claims (13)

1. 交流入力を整流することによって直流電力を出力する同期整流回路であって、
   複数のスイッチング素子、このスイッチング素子の各々に逆並列接続された複数のダイオードを有する整流部と、
   前記スイッチング素子の各々をオン・オフ制御する通常モード、前記スイッチング素子の各々をオフするとともに自己の消費電力を低減させる省電力モードのいずれかのモードで動作する制御部と、
   前記整流部を介して供給される電力に依存する検出対象を検出する電力検出部とを備え、
   前記制御部は、前記電力検出部の検出結果を閾値と比較し、前記検出結果が前記閾値以上の場合、前記通常モードで動作し、前記スイッチング素子の各々をオン・オフ制御して同期整流を行うことによって、前記交流入力を整流し、前記検出結果が前記閾値未満の場合、前記省電力モードで動作し、前記スイッチング素子の各々をオフして、前記ダイオードによって前記交流入力を整流する
   ことを特徴とする同期整流回路。
2. 前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生する順方向電流と順方向電圧との積の和であるダイオード定常損失を検出し、
   前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記ダイオード定常損失が前記消費電力以上の場合、前記通常モードで動作し、前記ダイオード定常損失が前記消費電力未満の場合、前記省電力モードで動作する
   ことを特徴とする請求項１記載の同期整流回路。
3. 前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生するスイッチング時の電力損失の和であるスイッチング損失を検出し、
   前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記スイッチング損失が前記消費電力以上の場合、前記通常モードで動作し、前記スイッチング損失が前記消費電力未満の場合、前記省電力モードで動作する
   ことを特徴とする請求項１記載の同期整流回路。
4. 前記電力検出部は、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生する順方向電流と順方向電圧との積の和であるダイオード定常損失と、前記整流部を介して供給される電力によって複数の前記ダイオードの各々に発生するスイッチング時の電力損失の和であるスイッチング損失とを検出し、
   前記制御部は、前記通常モードにおける自己の消費電力を前記閾値として、前記ダイオード定常損失と前記スイッチング損失との和が前記消費電力以上の場合、前記通常モードで動作し、前記ダイオード定常損失と前記スイッチング損失との和が前記消費電力未満の場合、前記省電力モードで動作する
   ことを特徴とする請求項１記載の同期整流回路。
5. 前記制御部は、前記検出結果が前記閾値以上となる期間が、前記交流入力の１周期内の所定期間以上継続した場合、前記省電力モードから前記通常モードに切り替わり、前記検出結果が前記閾値未満となる期間が、前記交流入力の１周期内の所定期間以上継続した場合、前記通常モードから前記省電力モードに切り替わることを特徴とする請求項１乃至４いずれか記載の同期整流回路。
6. 前記スイッチング素子は、ＭＯＳＦＥＴ素子であり、前記ダイオードは、前記ＭＯＳＦＥＴ素子が有する寄生ダイオードであることを特徴とする請求項１乃至５いずれか記載の同期整流回路。
7. 前記寄生ダイオードよりも順方向電圧が低いダイオードを前記寄生ダイオードに並列接続することを特徴とする請求項６記載の同期整流回路。
8. 前記スイッチング素子は、ＩＧＢＴ素子であることを特徴とする請求項１乃至５いずれか記載の同期整流回路。
9. 前記スイッチング素子は、バイポーラトランジスタ素子であることを特徴とする請求項１乃至５いずれか記載の同期整流回路。
10. 請求項１乃至９いずれか記載の同期整流回路を備えて、直流入力を所望の直流出力に変換することを特徴とするＤＣ／ＤＣコンバータ。
11. スイッチング素子を駆動することによって、入力を所望の出力に変換する電力変換部を備え、前記同期整流回路と前記電力変換部とは、同一の前記電力検出部の検出結果を用いて動作することを特徴とする請求項１０記載のＤＣ／ＤＣコンバータ。
12. 請求項１乃至９いずれか記載の同期整流回路を備えて、交流入力を所望の直流出力に変換することを特徴とするＡＣ／ＤＣコンバータ。
13. スイッチング素子を駆動することによって、入力を所望の出力に変換する電力変換部を備え、前記同期整流回路と前記電力変換部とは、同一の前記電力検出部の検出結果を用いて動作することを特徴とする請求項１２記載のＡＣ／ＤＣコンバータ。

Images