JP2010172146A - スイッチング電源および電源制御用半導体集積回路 - Google Patents

Abstract

【課題】待機時や軽負荷時においても効率を改善することができるスイッチング電源を提供する。
【解決手段】スイッチング電源において、パワーＭＯＳＦＥＴ２ａ〜２ｄを用いたフルブリッジ回路と、負荷８に供給される負荷電流を検出する電流検出部２１と、電流検出部２１で検出された負荷電流の値と予め設定された基準電流値を比較するヒステリシスコンパレータ１２ａと、フルブリッジ回路のパワーＭＯＳＦＥＴ２ａ〜２ｄを制御する駆動信号パターンを複数有し、ヒステリシスコンパレータ１２ａの出力に基づいて、駆動信号パターンを切り替える論理回路１１とを備えた。
【選択図】図１

Description

本発明は、スイッチング電源および電源制御用の半導体集積回路に関し、特に、フルブリッジ方式ＤＣ−ＤＣコンバータに適用して有効な技術に関する。

情報機器や通信機器、産業用機器、家電製品等に用いられるスイッチング電源においては、商用交流ＡＣ１００ＶあるいはＡＣ２００Ｖを受電し、ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ：力率改善回路）を介した後、絶縁型のＤＣ−ＤＣコンバータにより商用交流と絶縁された２次側にＤＣ４８ＶやＤＣ１２Ｖなど、所望の直流電圧を得る構成が採られている。

このうち、サーバやストレージ装置、通信用ブリック電源など、効率を重視する目的のスイッチング電源には、１次側をフルブリッジ構成としたコンバータが用いられることが多い。

最近、ＣＯ_２削減の取り組みとして、スイッチング電源の軽負荷領域における効率向上が急務となっている。

この動きの一例として、特開２００４−２６０９２８号公報（特許文献１）に記載されたものがあった。これは、軽負荷時のスイッチング電源の効率向上を目的としているものである。

特許文献１では、フルブリッジ回路の１次側にはトランスとその漏洩インダクタンス、外付けインダクタンスが直列に接続され、外付けインダクタンスには並列に外付けスイッチが接続されている。

そして、負荷が重い場合には外付けスイッチをオンし、外付けインダクタンスを短絡して動作させ、負荷が軽い場合には外付けスイッチをオフし、外付けインダクタンスと漏れインダクタンスの合計のインダクタンスに切り替えて動作させている。この切り替えにより、軽負荷時においてもフルブリッジ回路の４つのパワースイッチング素子のスイッチング損失を低減し、軽負荷時の効率を向上させている。

特開２００４−２６０９２８号公報

しかしながら、特許文献１に記載のものでは、負荷の大小に依らず常に１次側の４つのパワースイッチング素子が高周波で駆動されることによる駆動損失が発生し、待機時など、軽負荷領域では依然として効率が低下するという問題があった。

また、従来のスイッチング電源では、回路に循環電流を流し、これを利用してパワースイッチング素子のターンオン直前に、このパワースイッチング素子の主端子間に存在する出力容量の電荷を引き抜くものがあった。この動作は、ＺＶＳ（ゼロボルトスイッチング）ターンオンと呼称され、ターンオン時に発生するスイッチング損失を低減することができる。

しかしながら、軽負荷時においては、循環電流が減少するため、ＺＶＳ（ゼロボルトスイッチング）ターンオンができない場合がある。このときには、循環電流によるスイッチング素子の導通損失と、スイッチング損失が発生し、スイッチング電源の効率は低下するという問題があった。

そこで、本発明の目的は、待機時や軽負荷時においても効率を改善することができるスイッチング電源と、このスイッチング電源を実現する電源制御用半導体集積回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

すなわち、代表的なものの概要は、電流検出手段で検出された負荷電流の値と予め設定された第１の基準電流値を比較する第１の比較手段と、フルブリッジ回路の各スイッチング素子を制御する駆動信号パターンを複数有し、第１の比較手段の出力に基づいて、駆動信号パターンを切り替える駆動制御手段とを備えたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

すなわち、代表的なものによって得られる効果は、負荷電流の値と予め設定された第１の基準電流値の比較結果に基づいて、駆動信号パターンを切り替えるので、基準電流値より小さい軽負荷時の駆動信号パターンの駆動周波数を１／２にすれば、スイッチング損失を１／２に低減することが可能になる。

本発明の実施の形態１に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態１に係るスイッチング電源の軽負荷時の論理回路各部の信号波形を示す図である。 本発明の実施の形態１に係るスイッチング電源の軽負荷時の各部の波形を示す図である。 本発明の実施の形態１に係るスイッチング電源の定常負荷動作中の各部の信号波形を示す図である。 本発明の実施の形態１に係るスイッチング電源の定常負荷動作中の各部の波形を示す図である。 本発明の実施の形態１に係るスイッチング電源の負荷電流と効率の関係を示すグラフである。 本発明の実施の形態２に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態２に係るスイッチング電源の負荷電流と動作の遷移を示す図である。 本発明の実施の形態３に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態４に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態４に係るスイッチング電源の軽負荷時の波形を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明では、待機時を含む軽負荷時のスイッチング電源の効率向上のため、最小限の回路の追加でスイッチング素子の駆動損失とスイッチング損失を約１／２に低減し、かつ循環電流を低減してスイッチング素子の導通損失を低減する効果を実現する構成としている。

（実施の形態１）
図１により、本発明の実施の形態１に係るスイッチング電源の構成について説明する。図１は本発明の実施の形態１に係るスイッチング電源の構成を示す回路図であり、スイッチング電源としてＤＣ−ＤＣコンバータの回路図を示している。

図１において、スイッチング電源は、直流電源１（Ｖｉｎ）、パワーＭＯＳＦＥＴ２ａ〜２ｄ（Ｑ１〜Ｑ４）、１次側インダクタンス３（Ｌｒ）、トランス４、ダイオード５ａ、５ｂ（Ｄ１、Ｄ２）、平滑コイル６ａ、６ｂ（Ｌｏ１、Ｌｏ２）、平滑コンデンサ７（Ｃｏ）、負荷８、位相シフト制御手段である位相シフト制御回路１０、駆動制御手段である論理回路１１、第１の比較手段であるヒステリシスコンパレータ１２ａ、電圧検出手段である電圧検出部２０、電流検出手段である電流検出部２１から構成されている。

また、論理回路１１は、ＡＮＤ回路１３ａ〜１３ｉ、立ち上がりエッジトリガ回路１４、Ｔフリップフロップ回路１５、ＮＯＴ回路１６、ＯＲ回路１７ａ〜１７ｄから構成されている。

また、直流電源１は正極側がパワーＭＯＳＦＥＴ２ａとパワーＭＯＳＦＥＴ２ｃのドレインに接続され、直流電源１の負極側がパワーＭＯＳＦＥＴ２ｂとパワーＭＯＳＦＥＴ２ｄのソースに接続される。パワーＭＯＳＦＥＴ２ａのソースとパワーＭＯＳＦＥＴ２ｂのドレインが接続され、この接続点に１次側インダクタンス３の一端が接続される。

パワーＭＯＳＦＥＴ２ｃのソースとパワーＭＯＳＦＥＴ２ｄのドレインが接続され、この接続点にトランス４の１次側巻線の一端が接続される。トランス４の他方の端子と１次側インダクタンス３が接続され、１次側にフルブリッジ回路を構成する。

トランスの２次巻線の両端にはそれぞれダイオード５ａ、５ｂのカソードが接続され、それぞれの接続点に平滑コイル６ｂ、６ａの一端が接続される。平滑コイル６ａ、６ｂの他方の端子同士は接続され、平滑コンデンサ７の正極側に接続される。平滑コンデンサ７の負極側はダイオード５ａ、５ｂのアノードに接続される。平滑コンデンサ７の両端に負荷８が接続される。

平滑コンデンサの電圧Ｖｏｕｔは、電圧検出部２０で検出され、位相シフト制御回路１０に入力される。負荷電流Ｉｏｕｔは、電流検出部２１で検出され、ヒステリシスコンパレータ１２ａに入力される。

ヒステリシスコンパレータ１２ａには、基準値Ｉｒｅｆも入力される。ヒステリシスコンパレータ１２ａの出力は論理回路１１に入力される。位相シフト制御回路１０の出力は、それぞれのパワーＭＯＳＦＥＴ２ａ〜２ｄ（Ｑ１〜Ｑ４）を駆動するための基本信号となるＧ１〜Ｇ４の信号であり、論理回路１１に出力される。

論理回路１１では、Ｇ１とＧ４がＡＮＤ回路１３ａに入力される。また、Ｇ１がＡＮＤ回路１３ｂに、Ｇ２がＡＮＤ回路１３ｃに、Ｇ３がＡＮＤ回路１３ｄに、Ｇ４がＡＮＤ回路１３ｅにそれぞれ入力される。また、Ｇ４は立ち上がりエッジトリガ回路１４に入力され、立ち上がりエッジトリガ回路１４の出力はＴフリップフロップ回路１５に入力される。

ヒステリシスコンパレータ１２ａの出力は、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅとＮＯＴ回路１６に入力される。ＡＮＤ回路１３ｂの出力はＯＲ回路１７ａに、ＡＮＤ回路１３ｃの出力はＯＲ回路１７ｂに、ＡＮＤ回路１３ｄの出力はＯＲ回路１７ｃに、ＡＮＤ回路１３ｅの出力はＯＲ回路１７ｄに入力される。

ＡＮＤ回路１３ａの出力はＡＮＤ回路１３ｆ、１３ｇに入力される。Ｔフリップフロップ回路１５の出力のうち、Ｑ出力はＡＮＤ回路１３ｆに入力され、Ｑバー出力はＡＮＤ回路１３ｇに入力される。ＡＮＤ回路１３ｆの出力はＡＮＤ回路１３ｈに入力され、ＡＮＤ回路１３ｇの出力はＡＮＤ回路１３ｉに入力される。ＮＯＴ回路１６の出力はＡＮＤ回路１３ｈ、１３ｉに入力される。

ＡＮＤ回路１３ｈの出力はＯＲ回路１７ａと１７ｄに入力される。ＡＮＤ回路１３ｉの出力はＯＲ回路１７ｂと１７ｃに入力される。ＯＲ回路１７ａの出力はＱ１信号としてパワーＭＯＳＦＥＴ２ａのゲート信号となる。ＯＲ回路１７ｂの出力はＱ２信号としてパワーＭＯＳＦＥＴ２ｂのゲート信号となる。ＯＲ回路１７ｃの出力はＱ３信号としてパワーＭＯＳＦＥＴ２ｃのゲート信号となる。ＯＲ回路１７ｄの出力はＱ４信号としてパワーＭＯＳＦＥＴ２ｄのゲート信号となる。

次に、図１〜図６により、本発明の実施の形態１に係るスイッチング電源の動作について説明する。図２は本発明の実施の形態１に係るスイッチング電源の軽負荷時の論理回路各部の信号波形を示す図、図３は本発明の実施の形態１に係るスイッチング電源の軽負荷時の各部の波形を示す図、図４は本発明の実施の形態１に係るスイッチング電源の定常負荷動作中の各部の信号波形を示す図、図５は本発明の実施の形態１に係るスイッチング電源の定常負荷動作中の各部の波形を示す図、図６は本発明の実施の形態１に係るスイッチング電源の負荷電流と効率の関係を示すグラフである。

図１に示すように、パワーＭＯＳＦＥＴ２ａ〜２ｄ（以下Ｑ１〜Ｑ４とする）は、フルブリッジ回路を構成し、直流電源１の電圧を高周波交流に変換しトランス４に印加することにより、トランス４の２次側に電気エネルギーを伝送する役割を持つ回路である。

トランス４の２次側はカレントダブラ構成となっており、トランス４の２次側の黒点側がプラスの場合には、トランス４−平滑コイル６ａ（以下Ｌｏ１とする）−平滑コンデンサ７（以下Ｃｏとする）−ダイオード５ａ（以下Ｄ１とする）の経路に電流が流れ、Ｃｏを充電する。なお、このとき平滑コイル６ｂ（以下Ｌｏ２とする）−Ｃｏ−Ｄ１の経路にも電流が継続して流れる。

一方、トランス４の２次側の黒点側がマイナスの場合には、トランス４−Ｌｏ２−Ｃｏ−ダイオード５ｂ（以下Ｄ２とする）の経路で電流が流れ、Ｃｏを充電する。なお、このときＬｏ１−Ｃｏ−Ｄ２の経路にも電流が継続して流れる。

このとき、Ｖｏｕｔは位相シフト制御回路１０でフィードバック制御され、Ｑ１〜Ｑ４の駆動信号として、図２に示すようなＧ１〜Ｇ４の位相シフト制御信号がそれぞれ出力される。一方、負荷電流Ｉｏｕｔはヒステリシスコンパレータ１２ａに入力され、電流基準値Ｉｒｅｆと比較される。

今、ＩｏｕｔがＩｒｅｆよりも小さいと仮定すると、ヒステリシスコンパレータ１２ａの出力はＬｏｗとなる。そこで、論理回路１１では、以下のような信号処理が実施される。

ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅの出力は全てＬｏｗとなり、Ｇ１〜Ｇ４の信号はＯＲ回路１７ａ〜１７ｄには伝達されない。一方、ＡＮＤ回路１３ａにＧ１とＧ４信号が入力され、図２に示すＰＷＭ信号として出力される。

また、Ｇ４信号の立ち上がりエッジを立ち上がりエッジトリガ回路１４に入力し、立ち上がりエッジトリガ回路１４の出力は図２に示すようにＧ４の立ち上がり時のみにＨｉｇｈとなる信号となる。この信号をＴフリップフロップ回路１５に入力する。Ｔフリップフロップ回路１５のＱ出力は図２に示すように、Ｇ４の立ち上がり時に反転するＤｕｔｙ５０％の信号となる。この信号の周波数はＧ１〜Ｇ４の１／２である。なお、Ｑバー信号はＱ信号を反転した波形となる。

ＰＷＭ信号とＱ信号はＡＮＤ回路１３ｆに入力される。また、ＰＷＭ信号とＱバー信号はＡＮＤ回路１３ｇに入力される。この結果、ＰＷＭ信号はＡＮＤ回路１３ｆとＡＮＤ回路１３ｇの出力に振り分けられる。ヒステリシスコンパレータ１２ａの出力はＬｏｗであるので、ＮＯＴ回路１６の出力はＨｉｇｈとなり、ＡＮＤ回路１３ｈ、１３ｉに入力される波形はそのままＡＮＤ回路１３ｈ、１３ｉを通過する。

ＡＮＤ回路１３ｈの出力波形はＯＲ回路１７ａ、１７ｄを介してＱ１、Ｑ４の駆動信号となる。一方、ＡＮＤ回路１３ｉの出力波形はＯＲ回路１７ｂ、１７ｃを介してＱ２、Ｑ３の駆動信号となる。

この結果、Ｑ１〜Ｑ４の駆動信号は図２に示すようにＰＷＭ信号をＱ１とＱ４、Ｑ２とＱ３に交互に振り分けた波形となる。Ｑ１〜Ｑ４それぞれの信号の周期は元のＧ１〜Ｇ４の周期の２倍となり、周波数は１／２である。この波形パターンを、本実施の形態においてはパターンＡと称する。

この駆動信号によりＱ１〜Ｑ４を動作させたときの各部波形は図３に示すように、Ｌｒの電流ＩＬｒはゼロ期間を介して正負に三角波状となり、トランス４の１次側に交流電流が流れる。このため、トランス４は偏磁する恐れがない。

また、Ｑ１〜Ｑ４の印加電圧はＩＬｒがゼロの期間にＱ１とＱ２、Ｑ３とＱ４でそれぞれＶｉｎを１／２ずつ分担する。このため、Ｑ１〜Ｑ４のターンオン時はハードスイッチングとなるが、それぞれのスイッチング素子の電圧変化はＶｉｎ／２で抑えられ、スイッチング損失を抑制することができる。

また、図３に示すように、Ｌｏ１、Ｌｏ２の電流波形は、スイッチング周期に合わせてＬｏ１とＬｏ２の電流が増減する。

次に、図１において、負荷電流ＩｏｕｔがＩｒｅｆよりも増加した場合について述べる。ＩｏｕｔがＩｒｅｆより増加すると、ヒステリシスコンパレータ１２ａの出力がＨｉｇｈ、ＮＯＴ回路１６の出力がＬｏｗとなる。

このため、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅの入力信号であるＧ１〜Ｇ４信号がそのままＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅから出力される。一方、ＡＮＤ回路１３ｈと１３ｉの出力は入力信号に関わらずＬｏｗとなる。

ＯＲ回路１７ａ、１７ｂ、１７ｃ、１７ｄの出力信号は、図４に示すように、Ｇ１、Ｇ２、Ｇ３、Ｇ４のままとなり、本実施の形態においてはこの信号パターンをパターンＢと称する。

この時の各部波形は図５に示すように、Ｌｒの電流は図３の場合と異なり、ゼロの期間がなく正負に振動する交流波形となっている。Ｑ１〜Ｑ４の電流電圧波形はターンオン時の電流が負（寄生ダイオード）側から通流しており、ＺＶＳ（ゼロボルトスイッチング）ターンオンが達成できていることを示している。

また、Ｌｏ１、Ｌｏ２の波形はゼロを切らず１８０度位相のずれた鋸歯状波となっている。

本実施の形態においては、このように図１の論理回路１１により、軽負荷時には図２に示す波形、定格負荷など比較的重い負荷においては図４に示す波形で動作する。

軽負荷動作時のパターンＡではパワーＭＯＳＦＥＴであるＱ１〜Ｑ４の駆動周波数は定格運転時の１／２となる。この結果、駆動回路で消費される損失、すなわちパワーＭＯＳＦＥＴＱ１〜Ｑ４のゲート容量の充電エネルギーをパターンＢにて駆動する場合の１／２に抑制することができる。

なお、図５に示すように重負荷時にはＺＶＳターンオンが達成されているが、軽負荷時にはＬｒを流れる電流が低下することから、ＺＶＳターンオンを達成することが困難になる。したがって、軽負荷時にはパターンＡとパターンＢでスイッチング損失の明確な差異は生じず、駆動損失を１／２に低減できるパターンＡが有効であるということができる。

また、図５と図３を比較すると、図５においては、Ｑ１かつＱ３オン、Ｑ２かつＱ４オンの期間において、ＩＬｒ波形がフラットになっており、この期間に循環電流が通流していることがわかる。

図３においてはこのようなフラットな期間は存在しない。このことから、図５においてはＱ１〜Ｑ４に循環電流が流れることによる導通損失が発生するが、図３においては循環電流によるＱ１〜Ｑ４の導通損失は発生しない。

図６に示すように、負荷による信号の切り替えなしに、それぞれパターンＡ、パターンＢで回路を動作させた場合の効率特性は、負荷電流が定格の約１２％以上の時はパターンＢの効率が勝っているが、負荷電流１２％以下になると効率が逆転する。したがって、この点をパターン切り替えポイントとし、負荷電流１２％をＩｒｅｆとすれば、常に効率の高い方のパターンで回路動作させることができる。

なお、本実施の形態では、図１に示した回路でなくてもよく、例えば、トランスの２次側はセンタタップ構成としてもよい。また、Ｄ１、Ｄ２をパワーＭＯＳＦＥＴに換え、同期整流構成としても良いし、さらにアクティブクランプ回路を取り付けた構成としても良い。また、Ｑ１〜Ｑ４にはＩＧＢＴやＳｉＣデバイスなど他のパワー半導体を用いても構わない。

また、本実施の形態においては、図１に示した位相シフト制御回路１０と論理回路１１、ヒステリシスコンパレータ１２ａは全て１つの半導体集積回路に集約し１チップ化してもよい。あるいは、既存の位相シフト制御ＩＣを用いて、その外部に論理回路１１を追加してもよい。論理回路１１の構成は結果的に本実施の形態で述べたと同様な機能を有するものであれば、それぞれの論理は異なっても構わない。

また、直流電源１としては、商用交流をダイオードブリッジ等で整流した電圧でも良いし、力率改善回路の出力電圧でも良い。あるいは、二次電池や燃料電池などの電源であっても良い。

電流検出部２１としては、シャント抵抗やホールＣＴでも良い。また、電流検出部２１の位置は、負荷８の低電位側にあっても良い。また、負荷電流を直接検出するのではなく、ダイオードＤ１やパワーＭＯＳＦＥＴ２ａなど、回路に流れる電流を検出し、等価的に負荷電流に換算する回路手段であってもよい。

電圧検出部２０は分圧抵抗で構成するのが一般的であるが、他の方法であっても構わない。また，ＯＲ回路１７ａ〜１７ｄとパワーＭＯＳＦＥＴ２ａ〜２ｄの間にドライブ回路を用いても良い。

（実施の形態２）
次に、図７により、本発明の実施の形態２に係るスイッチング電源の構成について説明する。図７は本発明の実施の形態２に係るスイッチング電源の構成を示す回路図であり、スイッチング電源としてＤＣ−ＤＣコンバータの回路図を示している。

図７において、図１と同じ構成要素には同じ記号を付与している。その他、図７において、２ｅと２ｆはパワーＭＯＳＦＥＴ、１３ｊ、１３ｋはＡＮＤ回路、１２ｂは第２の比較手段であるヒステリシスコンパレータである。

図７において、図１と異なる点は、Ｄ１がパワーＭＯＳＦＥＴ２ｅ（以下ＱＬ１とする）に置き換わり、Ｄ２がパワーＭＯＳＦＥＴ２ｆ（以下ＱＬ２とする）に置き換わっている点と、位相シフト制御回路１０からＱＬ１、ＱＬ２駆動用の信号ＧＬ１、ＧＬ２が出力されている点、それに、ヒステリシスコンパレータ１２ｂの出力と、信号ＧＬ１、ＧＬ２がＡＮＤ回路１３ｊ、１３ｋに入力され、ＡＮＤ回路１３ｊ、１３ｋの出力がそれぞれＱＬ１、ＱＬ２のゲート信号となっていることである。

本実施の形態では、ＱＬ１、ＱＬ２で同期整流回路を構成し、信号ＧＬ１、ＧＬ２に基づいて制御することにより同期整流を行っている。

次に、図７および図８により、本発明の本実施の形態２に係るスイッチング電源の動作について説明する。図８は本発明の実施の形態２に係るスイッチング電源の負荷電流と動作の遷移を示す図である。

本実施の形態では、負荷電流Ｉｏｕｔを比較する基準レベルを２つ有しており、Ｉｒｅｆ１、Ｉｒｅｆ２は、図８に示すようにＩｒｅｆ１＜Ｉｒｅｆ２の関係にある。

今、Ｉｏｕｔ＞Ｉｒｅｆ２であると仮定すると、ヒステリシスコンパレータ１２ａ、１２ｂの出力は両方ともＨｉｇｈである。このときには、Ｇ１〜Ｇ４、ＧＬ１、ＧＬ２の信号がＱ１〜Ｑ４、ＱＬ１、ＱＬ２にそれぞれそのまま出力される。図８に示すように、同期整流はオン、パターンＢ（位相シフト制御）での動作となる。

負荷電流Ｉｏｕｔが次第に低下し、Ｉｒｅｆ２よりも減少すると、ヒステリシスコンパレータ１２ｂの出力がＬｏｗに反転する。このためＡＮＤ回路１３ｊ、１３ｋの出力がＬｏｗとなり、ＱＬ１、ＱＬ２はオフ状態となり、同期整流はオフとなる。１次側のＱ１〜Ｑ４はパターンＢでの動作となる。

負荷電流Ｉｏｕｔがさらに低下し、Ｉｒｅｆ１より減少すると、ヒステリシスコンパレータ１２ａの出力がＬｏｗに反転する。この結果、Ｑ１〜Ｑ４の信号は、図２に示した信号、すなわちパターンＡでの動作となる。このときヒステリシスコンパレータ１２ｂの出力はＬｏｗであり、同期整流はオフのままである。

本実施の形態においては、同期整流をＯＮからＯＦＦにすることにより、ＱＬ１、ＱＬ２の導通損失（Ｑａ）が寄生ダイオードの導通損失（Ｑｄ）に増加する代わりに、ＱＬ１、ＱＬ２の駆動損失（Ｑｃ）を低減できる。

そこで、Ｑａ＋Ｑｃ＝Ｑｄ、となるＩｏｕｔをＩｒｅｆ２に選ぶことにより、常に発生損失を最小に保つことが可能である。

なお、本実施の形態においても、パワー半導体としてパワーＭＯＳＦＥＴの代わりにＩＧＢＴやＳｉＣ、ＧａＮ等のパワー素子を用いても良い。

また、制御ＩＣの中にヒステリシスコンパレータ１２ａ、１２ｂを内蔵することも可能である。

また、Ｉｒｅｆ１＝Ｉｒｅｆ２の場合では、ヒステリシスコンパレータ１２ａの出力で駆動パターンの切り替えと、同期整流の切り替えを同時に行うようにしてもよい。

（実施の形態３）
次に、図９により、本発明の実施の形態３に係るスイッチング電源の構成について説明する。図９は本発明の実施の形態３に係るスイッチング電源の構成を示す回路図であり、ＤＣ−ＤＣコンバータの回路図を示している。

図９において、図１や図７と同じ構成要素には同じ記号を付与している。その他、図９において、９はコンデンサである。

図９が図１と異なる点は、トランス１次側巻線にコンデンサ９が直列接続されている点と、論理回路１１の中にあった立ち上がりエッジトリガ回路１４、Ｔフリップフロップ回路１５、ＡＮＤ回路１３ｆ、１３ｇ、１３ｉ、ＯＲ回路１７ｂ、１７ｃが省略されていることである。

次に、図９により、本発明の実施の形態３に係るスイッチング電源の動作について説明する。

図９において、負荷電流ＩｏｕｔがＩｒｅｆより大きい場合には、ヒステリシスコンパレータ１２ａの出力がＨｉｇｈであるため、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅに入力されるＧ１〜Ｇ４はそのまま通過する。ＮＯＴ回路１６の出力はＬｏｗであるため、ＡＮＤ回路１３ｈの出力はＬｏｗとなり、Ｑ１〜Ｑ４にはＧ１〜Ｇ４がそのまま出力される。この結果、フルブリッジ回路は図４と同じ波形で動作する。

一方、負荷電流ＩｏｕｔがＩｒｅｆよりも小さい場合には、ヒステリシスコンパレータ１２ａの出力はＬｏｗとなり、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅの出力はＬｏｗとなる。このとき、ＮＯＴ回路１６の出力はＨｉｇｈに転じ、ＡＮＤ回路１３ａにはＧ１とＧ４の波形が入力され、Ｑ１、Ｑ４には図２のＰＷＭ信号のＧ１とＧ４とのＡＮＤの波形がそのまま出力される。Ｑ２、Ｑ３は常にオフとなる。

この結果、フルブリッジ回路はＱ１とＱ４が位相シフト制御回路と同じ周波数で同時に駆動される。Ｑ２、Ｑ３は駆動されないため、Ｑ１〜Ｑ４の駆動回路の損失は位相シフト回路による動作時に比べて１／２に低減する。

このときの各部の動作波形としては、ＩＬｒ波形が図３の波形を全て整流したような正側にのみ振幅を持つ波形となる。このとき、図９に示す回路には１次側にコンデンサ９を持つため、トランスの１次側が偏磁することはない。

（実施の形態４）
次に、図１０により、本発明の実施の形態４に係るスイッチング電源の構成について説明する。図１０は本発明の実施の形態４に係るスイッチング電源の構成を示す回路図であり、ＤＣ−ＤＣコンバータの回路図を示している。

図１０において、図１や図７、図９と同じ構成要素には同じ記号を付与している。その他、図１０において、１３ｍはＡＮＤ回路である。

図１０が図１と異なる点について述べる。図１０の位相シフト回路の出力のうち、Ｇ２とＧ３出力はＡＮＤ回路１３ｍに入力され、ＡＮＤ回路１３ｍの出力はＡＮＤ回路１３ｉに入力される。また、図１０においては、ＡＮＤ回路１３ａの出力信号をＰＷＭａ信号、ＡＮＤ回路１３ｍの出力信号をＰＷＭｂ信号と称する。

次に、図１０および図１１により、本発明の実施の形態４に係るスイッチング電源の動作について説明する。図１１は本発明の実施の形態４に係るスイッチング電源の信号波形を示す図である。

図１０において、負荷電流ＩｏｕｔがＩｒｅｆよりも大きいときには、ヒステリシスコンパレータ１２ａの出力はＨｉｇｈとなり、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅはそれぞれＧ１、Ｇ２、Ｇ３、Ｇ４の信号を通す。一方、ＡＮＤ回路１３ｈ、１３ｉの出力はＬｏｗとなる。したがって、実施の形態１と同じく、Ｑ１からＱ４は図４に示す位相シフト信号パターンにより制御される。

また、負荷電流ＩｏｕｔがＩｒｅｆよりも小さくなったときには、ヒステリシスコンパレータ１２ａの出力はＬｏｗとなる。このとき、ＡＮＤ回路１３ｂ、１３ｃ、１３ｄ、１３ｅの出力はＬｏｗとなる。一方、ＡＮＤ回路１３ａ、ＡＮＤ回路１３ｍはそれぞれＧ１とＧ４、Ｇ２とＧ３信号のＡＮＤとなり、ＰＷＭａ、ＰＷＭｂはそれぞれ図１１に示す波形となる。

ヒステリシスコンパレータ１２ａの出力はＬｏｗであるから、ＡＮＤ回路１３ｈ、１３ｉはそれぞれＰＷＭａ、ＰＷＭｂ信号を通す。ＰＷＭａ信号はＱ１とＱ４に、ＰＷＭｂ信号はＱ２とＱ３に伝達される。したがって、Ｑ１〜Ｑ４の波形は、図１１に示すようになる。この結果、Ｑ１とＱ４、Ｑ２とＱ３はそれぞれ同時にオンオフする。これをパターンＣと称する。

図４のパターンＢにおいては、Ｑ１とＱ３、Ｑ２とＱ４が同時にオンとなることにより、これらのスイッチング素子間に循環電流が流れる。しかし、図１１に示すパターンＣでは、Ｑ１とＱ３、Ｑ２とＱ４が同時にオン状態とならないため、循環電流が発生しないため、パターンＢに比べて導通損失を抑制することが可能である。

なお、これまでに挙げたパターンＡ、Ｂ、Ｃとも、Ｑ１とＱ２、Ｑ３とＱ４のそれぞれが同時にオンとなることがないため、１個のパルストランスで駆動することが可能であり、パルストランスに入力させる信号を変更するだけで、新たな信号パターンの追加による駆動回路の変更は不要である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

本発明は、商用交流電力を入力して動作するあらゆる電機機器、空調機器、家庭電化製品、パソコン、サーバ等の情報機器、通信用機器に適用できる。また、バッテリを電源として動作する電気自動車やハイブリッド自動車等の車載機器等にも適用することが可能である。

１…直流電源、２ａ〜２ｆ…パワーＭＯＳＦＥＴ、３…１次側インダクタンス、４…トランス、５ａ、５ｂ…ダイオード、６ａ、６ｂ…平滑コイル、７…平滑コンデンサ、８…負荷、９…コンデンサ、１０…位相シフト制御回路、１１…論理回路、１２ａ、１２ｂ…ヒステリシスコンパレータ、１３ａ〜１３ｍ…ＡＮＤ回路、１４…立ち上がりエッジトリガ回路、１５…Ｔフリップフロップ回路、１６…ＮＯＴ回路、１７ａ〜１７ｄ…ＯＲ回路。

Claims (13)

1. 負荷に電力を供給するスイッチング電源であって、
   少なくとも４個のスイッチング素子を用いたフルブリッジ回路と、
   前記負荷に供給される負荷電流を検出する電流検出手段と、
   前記電流検出手段で検出された前記負荷電流の値と予め設定された第１の基準電流値を比較する第１の比較手段と、
   前記フルブリッジ回路の各スイッチング素子を制御する駆動信号パターンを複数有し、前記第１の比較手段の出力に基づいて、前記駆動信号パターンを切り替える駆動制御手段とを備えたことを特徴とするスイッチング電源。
2. 請求項１記載のスイッチング電源において、
   前記負荷に供給される負荷電圧を検出する電圧検出手段と、
   前記電圧検出手段で検出された前記負荷電圧の値が入力され、前記負荷電圧の値に基づいて、前記駆動制御手段に前記フルブリッジ回路の前記各スイッチング素子を制御するための位相シフト信号を出力する位相シフト制御手段とを備え、
   前記駆動制御手段は、前記駆動信号パターンを、前記位相シフト制御手段からの前記位相シフト信号を加工しない第１の駆動信号パターンと前記位相シフト制御手段からの前記位相シフト信号を加工した第２の駆動信号パターンとしたことを特徴とするスイッチング電源。
3. 請求項２記載のスイッチング電源において、
   前記フルブリッジ回路の一方の上アームを第１のスイッチング素子、前記第１のスイッチング素子と直列に接続される下アームを第２のスイッチング素子、他方の上アームを第３のスイッチング素子、前記第３のスイッチング素子と直列に接続される下アームを第４のスイッチング素子とし、
   前記駆動制御手段は、前記位相シフト制御手段から出力される前記第１のスイッチング素子の駆動信号および前記第４のスイッチング素子の駆動信号のＡＮＤ条件で得られた信号を前記第２の駆動信号パターンとし、前記第１の比較手段の出力に基づいて、前記負荷電流が前記第１の基準電流値よりも少なくなった場合には、前記第１のスイッチング素子および前記第４のスイッチング素子と、前記第２のスイッチング素子および前記第３のスイッチング素子とを前記第２の駆動信号パターンで、交互に駆動することを特徴とするスイッチング電源。
4. 請求項２または３記載のスイッチング電源において、
   同期整流回路を備え、
   前記駆動制御手段は、前記電流検出手段で検出された前記負荷電流の値に基づいて、前記同期整流回路への駆動信号の有無を切り替えることを特徴とするスイッチング電源。
5. 請求項４記載のスイッチング電源において、
   前記駆動制御手段は、前記第１の駆動信号パターンおよび前記第２の駆動信号パターンの切り替えと、前記同期整流回路への駆動信号の有無の切り替えを、前記第１の比較手段の出力により同時に行うことを特徴とするスイッチング電源。
6. 請求項１〜５のいずれか１項記載のスイッチング電源において、
   前記第１の比較手段はヒステリシス特性を持つことを特徴とするスイッチング電源。
7. 請求項４記載のスイッチング電源において、
   前記電流検出手段で検出された前記負荷電流の値と予め設定された第２の基準電流値を比較する第２の比較手段を備え、
   前記駆動制御手段は、前記第２の比較手段の出力に基づいて、前記同期整流回路への駆動信号の有無を切り替えることを特徴とするスイッチング電源。
8. 請求項７記載のスイッチング電源において、
   前記第２の比較手段はヒステリシス特性を持つことを特徴とするスイッチング電源。
9. 請求項２〜７のいずれか１項記載のスイッチング電源において、
   前記第２の駆動信号パターンの周波数は、前記第１の駆動信号パターンの周波数の１／２であることを特徴とするスイッチング電源。
10. 請求項２〜９のいずれか１項記載のスイッチング電源において、
    前記第２の駆動信号パターンは、前記駆動制御手段の外部で生成され前記駆動制御手段に入力されることを特徴とするスイッチング電源。
11. 請求項１〜１０のいずれか１項記載のスイッチング電源において、
    前記第１の基準電流値は、ゼロボルトスイッチング制御の可否に関する情報に基づいて設定されることを特徴とするスイッチング電源。
12. 負荷に電力を供給するスイッチング電源の駆動を制御する電源制御用半導体集積回路であって、
    前記負荷に供給される負荷電流を検出する電流検出手段で検出された前記負荷電流の値と予め設定された基準電流値を比較する比較手段と、
    前記スイッチング電源のフルブリッジ回路の各スイッチング素子を制御する駆動信号パターンを複数有し、前記比較手段の出力に基づいて、前記駆動信号パターンを切り替える駆動制御手段とを搭載したことを特徴とする電源制御用半導体集積回路。
13. 請求項１２記載の電源制御用半導体集積回路において、
    前記基準電流値は、前記電源制御用半導体集積回路の外部から設定されることを特徴とする電源制御用半導体集積回路。

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