JP2012085489A - スイッチング電源装置 - Google Patents

Abstract

【課題】ブリッジレスＰＦＣ（力率改善回路）の構成を有し、力率が改善されたスイッチング電源装置。
【解決手段】交流入力電圧を供給する交流電源Vinと、一端が交流電源の一端に接続された第１リアクトルL1、第１リアクトルの他端と交流電源の他端との間にスイッチング素子Q1とスイッチング素子Q2とが直列に接続された直列回路、スイッチング素子Q1の両端に第１整流素子D1とコンデンサC1とが直列に接続された直列回路、及びスイッチング素子Q2の両端に第２整流素子D2とコンデンサとが直列に接続された直列回路を有する第１ＰＦＣ部と、交流電源の電圧波形の電圧を検出し、交流入力電圧が所定の電圧値以上のときスイッチング素子Q1,Q2を電圧波形の極性に同期した同期整流スイッチングモードでスイッチングさせるとともに、交流入力電圧が所定の電圧値未満であるときスイッチング素子Q1,Q2を極性と同期せずに動作させる制御回路10とを有する。
【選択図】図１

Description

本発明は、スイッチング電源装置に関する。

従来の特許文献１に記載されたスイッチング電源装置では、図７に示すように、ブリッジ形全波整流回路の帰還電流が流れる側の２個の整流素子をスイッチ素子１０４ａ，１０４ｂに置き換えている。このようなスイッチング電源装置は、ブリッジレスＰＦＣと呼ばれ、制御回路１０６が、スイッチ素子１０４ａ，１０４ｂを適切に制御することにより、力率の改善及び変換効率・信頼性の向上を図っている。

また、このスイッチング電源装置では、図８に示すように、交流入力電圧の上波側部（正電圧）と下波側部（負電圧）とを識別し、これに同期させてスイッチ素子１０４ａ，１０４ｂを動作させている。この場合、各々のスイッチ素子１０４ａ，１０４ｂにおけるスイッチングモード期間とＯＮ固定モード（同期整流モード）期間とを交流入力電圧の極性に応じて切り替えている。

特開平７−１１５７７４号公報

特許文献１に記載されたスイッチング電源装置は、上記のような構成により、力率,効率及び信頼性を向上することができる。

しかしながら、従来のスイッチング電源装置は、スイッチング素子１０４ａ，１０４ｂの動作が安定せず、特に力率改善の効果が不十分であった。

本発明の課題は、ブリッジレスＰＦＣ（力率改善回路）の構成を有し、力率が改善されたスイッチング電源装置を提供することにある。

上記課題を解決するために、第１の発明は、交流入力電圧を供給する交流電源と、一端が前記交流電源の一端に接続された第１リアクトル、前記第１リアクトルの他端と前記交流電源の他端との間に、第１スイッチング素子と第２スイッチング素子とが直列に接続された第１直列回路、前記第１スイッチング素子の両端に第１整流素子とコンデンサとが直列に接続された第２直列回路、及び前記第２スイッチング素子の両端に第２整流素子と前記コンデンサとが直列に接続された第３直列回路を有する第１ＰＦＣ部と、前記交流電源の電圧波形の電圧を検出し、前記交流入力電圧が所定の電圧値以上のとき前記第１及び第２スイッチング素子を前記電圧波形の極性に同期した同期整流スイッチングモードでスイッチングさせるとともに、前記交流入力電圧が所定の電圧値未満であるとき前記第１及び第２スイッチング素子を前記極性と同期せずに動作させる制御回路とを有することを特徴とする。

本発明によれば、入力電圧の上下波側部ともに、不感帯領域では、第１及び第２スイッチング素子を非同期整流スイッチングモードでスイッチングさせるので、ブリッジレスＰＦＣ（力率改善回路）の構成を有するスイッチング電源装置の力率を改善することができる。

本発明の実施例１に係るスイッチング電源装置の構成図である。 図１に示すスイッチング電源装置に設けれるゲート駆動回路を示す構成図である。 図１に示すスイッチング電源装置における非同期整流スイッチングモード及び同期整流スイッチングモード時のデコーダの真理値表を示す図である。 図１に示すスイッチング電源装置における非同期整流スイッチングモード時及び同期整流スイッチングモード時の各部の動作を示す波形図である。 実施例１のスイッチング電源装置のスイッチング動作と入力電流波形とを示す図である。 本発明の実施例２に係るスイッチング電源装置の構成図である。 従来のスイッチング電源装置の他の構成図である。 図７に示す電源装置における交流入力電圧及びスイッチング素子の動作モードを示す波形図である。 従来のスイッチング電源装置のスイッチング動作と入力電流波形とを示す図である。

以下、本発明の実施の形態のスイッチング電源装置を図面を参照しながら詳細に説明する。

まず、発明者らは、従来のスイッチング電源装置において力率が向上しない原因を調査した。図９に示す波形は、特許文献１に記載された従来のスイッチング電源装置の動作波形として、スイッチング素子１０４ａ，１０４ｂのスイッチング波形と入力電流波形とを示す。入力電流波形に歪みが現われており、このとき、スイッチング素子１０４ａ，１０４ｂがともにＯＦＦ状態にあり、所望の同期整流モードが行われていないことが判明した。

交流入力電圧の上下波側部（極性）に同期させてスイッチング素子１０４ａ，１０４ｂを動作させる場合、上波側部と下波側部とを識別しなければならない。即ち、上波側部と下波側部とのそれぞれに対して、比較器及び基準電圧を用いて極性を識別しなければならない。しかしながら、交流入力電圧がゼロクロス近傍にある領域では、入力電圧値がどちらの基準電圧値に達しないため、上波側部と下波側部との切り替え期間周辺にはどちらの比較器にも反応しない不感帯領域（Dead band）が発生する。

この不感帯領域でスイッチング動作を止めてしまうと、入力電流はスイッチング素子１０４ａ，１０４ｂのボディダイオードＤａ，Ｄｂを通って流れるため、スイッチング動作させている場合に比べて導通損失が大きく、これによって、入力電流波形には上記の歪み（ゼロクロス歪み；Cross-over distortion）が発生し、力率が低下してしまっていた。

この問題を解決するために、例えば、基準電圧値を低くして比較器の感度を上げる方法があるが、ノイズによる比較器の誤動作を生じやすくなり、スイッチング素子の動作が不安定になり、信頼性が低下する。

実施例１のスイッチング電源装置は、入力電圧の上下波側部ともに、不感帯領域では、スイッチング素子を非同期整流スイッチングモードでスイッチングさせることを特徴とする。ここで、非同期整流スイッチングモードとは、交流入力電圧の上波側部又は下波側部の正負の極性に同期させないでスイッチング素子をスイッチングさせるという意味である。なお、同期整流スイッチングモードとは、交流入力電圧の上波側部又は下波側部の正負の極性に同期させてスイッチング素子をスイッチングさせるという意味である。

図１は、本発明の実施例１に係るスイッチング電源装置の構成図である。図１に示すスイッチング電源装置は、シングルモード（単相）のブリッジレスＰＦＣ回路からなる。このＰＦＣ回路は、交流電源Ｖｉｎ、昇圧リアクトルＬ１，Ｌ２、ＭＯＳＦＥＴからなるスイッチング素子Ｑ１，Ｑ２、ダイオードＤ１，Ｄ２、コンデンサＣ１、制御回路１０で構成されている。コンデンサＣ１の両端には負荷Ｒ１が接続される。なお、昇圧リアクトルＬ１，Ｌ２は、少なくとも一方が含まれれば良い。

交流電源Ｖｉｎの一端は昇圧リアクトルＬ１を介してダイオードＤ１のアノードとスイッチング素子Ｑ１のドレインとに接続されている。交流電源Ｖｉｎの他端は昇圧リアクトルＬ２を介してダイオードＤ２のアノードとスイッチング素子Ｑ２のドレインとに接続されている。

ダイオードＤ１のカソードとダイオードＤ２のカソードとはコンデンサＣ１の一端と負荷Ｒ１の一端とに接続されている。スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のソースとは、コンデンサＣ１の他端と負荷Ｒ１の他端とに接続されている。

制御回路１０は、交流入力電圧が所定の電圧値以上であるとき、スイッチング素子Ｑ１，Ｑ２を同期整流モードでスイッチングさせ、交流入力電圧が所定の電圧値未満であるとき、即ち、入力電圧の上下波側部ともに不感帯領域では、スイッチング素子Ｑ１，Ｑ２を非同期整流モードでスイッチングさせるもので、ＰＦＣゲート制御回路１２、ゲート駆動回路１４を有している。

ＰＦＣゲート制御回路１２は、ダイオードＤ１，Ｄ２のアノードとコンデンサＣ１の一端とに接続され、コンデンサＣ１の電圧に基づきゲート信号ＶｉｎＡを生成する。ゲート駆動回路１４は、ダイオードＤ１，Ｄ２のアノードとスイッチング素子Ｑ１，Ｑ２のゲートとＰＦＣゲート制御回路１２とに接続され、ダイオードＤ１，Ｄ２のアノードからの交流入力電圧の極性判別信号とＰＦＣゲート制御回路１２からのゲート信号とに基づきスイッチング素子Ｑ１，Ｑ２を駆動するためのスイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２を生成して、スイッチング素子Ｑ１，Ｑ２のゲートに出力する。なお、ＰＦＣゲート制御回路１２は、カレントトランス又はシャント抵抗を用いてスイッチング素子Ｑ１，Ｑ２のドレイン電流に基づきゲート信号ＶｉｎＡを生成しても良く、上記の電圧と電流とに基づきゲート信号ＶｉｎＡを生成しても良い。

図２は、図１に示すスイッチング電源装置に設けれるゲート駆動回路を示す構成図である。図２に示すゲート駆動回路は、コンパレータＣＭＰ１，ＣＭＰ２、デコーダ１４１、ドライバＤｒ１，Ｄｒ２、基準電圧Ｖｔｈを有している。なお、基準電圧は、各コンパレータに独立して設けても良い。

コンパレータＣＭＰ１は、非反転入力端子に印加される分圧電圧（ダイオードＤ１のアノードの電圧（Ａ点の電圧）を抵抗Ｒ４と抵抗Ｒ５とで分圧した電圧）が、反転入力端子に印加される基準電圧Ｖｔｈ未満であるときＬレベルを、分圧電圧が基準電圧Ｖｔｈ以上であるときＨレベルを出力Ｖｓｉｎ１として出力する。

コンパレータＣＭＰ２は、非反転入力端子に印加される分圧電圧（ダイオードＤ２のアノードの電圧（Ｂ点の電圧）を抵抗Ｒ６と抵抗Ｒ７とで分圧した電圧）が、反転入力端子に印加される基準電圧Ｖｔｈ未満であるときＬレベルを、分圧電圧が基準電圧Ｖｔｈ以上であるときＨレベルを出力Ｖｓｉｎ２として出力する。

デコーダ１４１は、コンパレータＣＭＰ１，ＣＭＰ２からの出力Ｖｓｉｎ１，Ｖｓｉｎ２とＰＦＣゲート制御回路１２からのゲート信号ＧｉｎＡとに基づきスイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２を生成してドライバＤｒｖ１，Ｄｒｖ２を介してスイッチング素子Ｑ１，Ｑ２に出力する。

図３は、図１に示すスイッチング電源装置における非同期整流スイッチングモード及び同期整流スイッチングモード時のデコーダ１４１の真理値表を示す図である。図３では、通常時において同期整流スイッチングモードとし、不感帯領域時において非同期整流スイッチングモードとし、同期整流スイッチングモード及び非同期整流スイッチングモード時における交流入力電圧極性判別信号であるＶｓｉｎ１，Ｖｓｉｎ２とＰＦＣゲート制御回路１２からのゲート信号ＶｉｎＡとスイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２とのレベルを示している。スイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２がＨレベルのとき、スイッチング素子はＯＮする。

次に、図３及び図４を参照しながら、ＰＦＣ回路の動作を説明する。まず、交流入力電圧が所定の電圧値以上、即ち、上記分圧電圧が基準電圧Ｖｔｈ以上となる通常時（不感帯領域以外）、例えば、時刻ｔ１〜ｔ２、ｔ３〜ｔ４におけるスイッチング素子Ｑ１，Ｑ２の動作を説明する。

時刻ｔ１〜ｔ２では、交流入力電圧の＋側（Ａ点側）の電圧は、所定の電圧値以上となるので、コンパレータＣＭＰ１の出力Ｖｓｉｎ１は、Ｈレベルとなる。交流入力電圧の−側（Ｂ点側）の電圧は所定の電圧値未満であるので、コンパレータＣＭＰ２の出力Ｖｓｉｎ２は、Ｌレベルとなる。

このとき、デコーダ１４１は、図３に示すように、スイッチ素子ゲート信号Ｄｒｖ２をゲート信号ＶｉｎＡのレベルに関係なくＨレベルとし、スイッチ素子ゲート信号Ｄｒｖ１をゲート信号ＶｉｎＡのＬレベル（又はＨレベル）と同じＬレベル（又はＨレベル）にする。

時刻ｔ３〜ｔ４では、交流入力電圧の−側（Ｂ点側）の電圧は、所定の電圧値以上となるので、コンパレータＣＭＰ２の出力Ｖｓｉｎ２は、Ｈレベルとなる。交流入力電圧の＋側（Ａ点側）の電圧は所定の電圧値未満であるので、コンパレータＣＭＰ１の出力Ｖｓｉｎ１は、Ｌレベルとなる。

このとき、デコーダ１４１は、図３に示すように、スイッチ素子ゲート信号Ｄｒｖ１をゲート信号ＶｉｎＡのレベルに関係なくＨレベルとし、スイッチ素子ゲート信号Ｄｒｖ２をゲート信号ＶｉｎＡのＬレベル（又はＨレベル）と同じＬレベル（又はＨレベル）にする。

このように、通常時には、スイッチング素子Ｑ１，Ｑ２を同期整流スイッチングモードでスイッチングさせることができる。

次に、交流入力電圧が所定の電圧値未満の非同期整流スイッチングモード時（不感帯領域時）、例えば、時刻ｔ５〜ｔ６、ｔ７〜ｔ８におけるスイッチング素子Ｑ１，Ｑ２の動作を説明する。

時刻ｔ５〜ｔ６、ｔ７〜ｔ８では、交流入力電圧の＋側（Ａ点側）の電圧及び交流入力電圧の−側（Ｂ点側）の電圧は、所定の電圧値未満となるので、コンパレータＣＭＰ１，ＣＭＰ２の出力Ｖｓｉｎ１は、ともにＬレベルとなる。

このとき、デコーダ１４１は、図３に示すように、ゲート信号ＶｉｎＡがＬレベルの場合には、スイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２をともにＬレベルにし、ゲート信号ＶｉｎＡがＨレベルの場合には、スイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２をともにＨレベルにする。

図５は、実施例１のスイッチング電源装置のスイッチング動作と入力電流波形とを示す図である。

上記のように、入力電圧の上下波側部ともに、不感帯領域では、入力電圧の極性に関係なく、コンデンサＣ１の電圧に基づくゲート信号ＶｉｎＡに従い、スイッチング素子Ｑ１，Ｑ２を非同期整流スイッチングモードでスイッチングさせる。スイッチング素子Ｑ１，Ｑ２の動作を継続し、導通損失を低減することで、図５に示すように入力電流波形の歪みを抑制し、力率を改善することができる。また、スイッチング素子Ｑ１，Ｑ２の動作が不安定になることを抑制し、スイッチング電源装置の信頼性が向上する。

なお、実施例１では、入力電圧の上下波側部ともに、不感帯領域では、スイッチング素子Ｑ１，Ｑ２を非同期整流スイッチングモードでスイッチングさせたが、例えば、図３に示すように、入力電圧の上下波側部ともに、不感帯領域（Ｖｓｉｎ１とＶｓｉｎ２とがともにＬレベル）では、ＰＦＣゲート制御回路１２からのゲート信号ＶｉｎＡのレベルに関係なく、デコーダ１４１がスイッチ素子ゲート信号Ｄｒｖ１，Ｄｒｖ２をともにＨレベルとすることで、スイッチング素子Ｑ１，Ｑ２を非同期整流ＯＮ固定モードでオン状態に保ったままにしてもよい。

即ち、不感帯領域では、入力電流も非常に小さいため、ゲート信号のオンデューティは１００％に近い状態まで広がっているため、オン状態と変わらない。これによっても、スイッチング素子Ｑ１，Ｑ２の動作を止めることなく、導通損失を低減することで力率を改善することができる。また、スイッチング素子Ｑ１，Ｑ２をスイッチングさせるためのドライブ損失を低減できる。

図６は、本発明の実施例２に係るスイッチング電源装置の構成図である。図６に示すスイッチング電源装置は、インターリーブモード（多相モード）のブリッジレスＰＦＣ回路からなる。このＰＦＣ回路は、交流電源Ｖｉｎ、昇圧リアクトルＬ１１，Ｌ１２，Ｌ２１，Ｌ２２、ＭＯＳＦＥＴからなるスイッチング素子Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２、コンデンサＣ１、制御回路１１で構成されている。コンデンサＣ１の両端には負荷Ｒ１が接続されている。なお、昇圧リアクトルＬ１１，Ｌ２１は、少なくとも一方が含まれていればよく、昇圧リアクトルＬ１２，Ｌ２２は、少なくとも一方が含まれていればよい。

交流電源Ｖｉｎの一端は昇圧リアクトルＬ１１（Ｌ２１）を介してダイオードＤ１１（Ｄ２１）のアノードとスイッチング素子Ｑ１１（Ｑ２１）のドレインとに接続されている。交流電源Ｖｉｎの他端は昇圧リアクトルＬ１２（Ｌ２２）を介してダイオードＤ１２（Ｄ２２）のアノードとスイッチング素子Ｑ１２（Ｑ２２）のドレインとに接続されている。

ダイオードＤ１１（Ｄ２１）のカソードとダイオードＤ１２（Ｄ２２）のカソードとはコンデンサＣ１の一端と負荷Ｒ１の一端とに接続されている。スイッチング素子Ｑ１１（Ｑ２１）のソースとスイッチング素子Ｑ１２（Ｑ２２）のソースとは、コンデンサＣ１の他端と負荷Ｒ１の他端とに接続されている。

リアクトルＬ１１，Ｌ１２、スイッチング素子Ｑ１１，Ｑ１２、ダイオードＤ１１，Ｄ１２、及びコンデンサＣ１は、第１ＰＦＣ部を構成する。リアクトルＬ２１，Ｌ２２、スイッチング素子Ｑ２１，Ｑ２２、ダイオードＤ２１，Ｄ２２、及びコンデンサＣ１は、第２ＰＦＣ部を構成する。

制御回路１１は、第１ＰＦＣ部と第２ＰＦＣ部とを１８０°交互にオン／オフさせ、交流入力電圧が所定の電圧以上であるとき、スイッチング素子Ｑ１１（Ｑ２１），Ｑ１２（Ｑ２２）を同期整流モードでスイッチングさせ、交流入力電圧が所定の電圧値未満であるとき、即ち、入力電圧の上下波側部ともに不感帯領域では、スイッチング素子Ｑ１１（Ｑ２１），Ｑ１２（Ｑ２２）を非同期整流モードでスイッチングさせるもので、ＰＦＣゲート制御回路１２ａ、ゲート駆動回路１４ａを有している。

ＰＦＣゲート制御回路１２ａは、ダイオードＤ２１，Ｄ２２のアノードとコンデンサＣ１の一端とに接続され、コンデンサＣ１の電圧に基づき互いに位相が１８０°異なるゲート信号ＶｉｎＡとゲート信号ＶｉｎＢとを生成する。

ゲート駆動回路１４ａは、ダイオードＤ２１，Ｄ２２のアノードとスイッチング素子Ｑ１１（Ｑ２１），Ｑ１２（Ｑ２２）のゲートとＰＦＣゲート制御回路１２aとに接続され、ダイオードＤ２１，Ｄ２２のアノードからの交流入力電圧の極性判別信号とＰＦＣゲート制御回路１２ａからの２つのゲート信号ＶｉｎＡ，ＶｉｎＢとに基づきスイッチング素子Ｑ１１（Ｑ２１），Ｑ１２（Ｑ２２）を駆動するための位相がＡ相（０°）のスイッチ素子ゲート信号と位相がＢ相（１８０°）のスイッチ素子ゲート信号とを生成して、スイッチング素子Ｑ１１（Ｑ２１），Ｑ１２（Ｑ２２）のゲートに出力する。

なお、図３に示すデコーダの真理値表は、インターリーブモードのＡ相（０°）のスイッチ素子ゲート信号の場合を示している。インターリーブモードのＢ相（１８０°）のスイッチ素子ゲート信号の場合も、Ａ相（０°）の場合のスイッチ素子ゲート信号と全く同様である。

このように実施例２のインターリーブモードのＰＦＣ回路においても、実施例１のシングルモードのＰＦＣ回路の動作と同様な動作が１８０°交互に行われ、同様な効果が得られる。なお、インターリーブモードのＰＦＣ回路においても、スイッチング素子Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２を非同期整流ＯＮ固定モードでオン状態に保ったままにしてもよい。

なお、本発明は、実施例１及び実施例２のスイッチング電源装置に限定されるものではない。例えば、不感帯領域においてスイッチング素子を同一の動作をさせる必要はなく、スイッチング動作及びＯＮ固定動作を組み合わせることができる。また、本発明のスイッチング電源装置は、電流連続モード（ＣＣＭ）、電流不連続モード（ＤＣＭ）及び臨界モード（ＣＲＭ）のいずれのスイッチング電源装置にも適用できる。

また、インターリーブモードのＰＦＣ回路として各相が３６０°／ｎの位相差で動作するｎ相（ｎ≧２）のＰＦＣ回路に適用できる。また、制御回路は、交流入力電圧の極性信号を交流電源の両端から直接検出するように構成してもよい。

本発明は、シングルモード又はインターリーブモードのＰＦＣ回路、ＡＣ−ＤＣコンバータ等のスイッチング電源装置に適用可能である。

Ｖｉｎ 交流電源
Ｌ１，Ｌ２，Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２ リアクトル
Ｒ１ 負荷
Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗
Ｃ１ コンデンサ
Ｄ１，Ｄ２，Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２ ダイオード
Ｑ１，Ｑ２，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２ スイッチング素子
ＣＭＰ１，ＣＭＰ２ コンパレータ
Ｄｒ１，Ｄｒ２ ドライバ
１０，１１ 制御回路
１２，１２ａ ＰＦＣゲート制御回路
１４，１４ａ ゲート駆動回路
１４１ デコーダ

Claims (5)

1. 交流入力電圧を供給する交流電源と、
   一端が前記交流電源の一端に接続された第１リアクトル、前記第１リアクトルの他端と前記交流電源の他端との間に、第１スイッチング素子と第２スイッチング素子とが直列に接続された第１直列回路、前記第１スイッチング素子の両端に第１整流素子とコンデンサとが直列に接続された第２直列回路、及び前記第２スイッチング素子の両端に第２整流素子と前記コンデンサとが直列に接続された第３直列回路を有する第１ＰＦＣ部と、
   前記交流電源の電圧波形の電圧を検出し、前記交流入力電圧が所定の電圧値以上のとき前記第１及び第２スイッチング素子を前記電圧波形の極性に同期した同期整流スイッチングモードでスイッチングさせるとともに、前記交流入力電圧が所定の電圧値未満であるとき前記第１及び第２スイッチング素子を前記極性と同期せずに動作させる制御回路と、
   を有することを特徴とするスイッチング電源装置。
2. 前記制御回路は、前記交流入力電圧が所定の電圧値未満であるとき前記第１及び第２スイッチング素子を少なくともＯＮ動作させることを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記制御回路は、前記交流入力電圧が所定の電圧値未満であるとき前記第１及び第２スイッチング素子の少なくとも一方をスイッチング動作させることを特徴とする請求項１又は２に記載のスイッチング電源装置。
4. 前記制御回路は、前記交流入力電圧が所定の電圧値未満であるとき前記第１及び第２スイッチング素子の少なくとも一方を常にＯＮさせることを特徴とする請求項１又は２に記載のスイッチング電源装置。
5. 前記交流電源と前記コンデンサとの間に前記第１ＰＦＣ部と並列に接続され且つ前記第１ＰＦＣ部と同一構成の少なくとも１つ以上の第２ＰＦＣ部を有し、
   前記第１ＰＦＣ部と前記第２ＰＦＣ部とは、所定の位相差で動作することを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング電源装置。

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