JP2015139301A

JP2015139301A - 力率改善回路

Info

Publication number: JP2015139301A
Application number: JP2014010026A
Authority: JP
Inventors: 啓太石倉; Keita Ishikura; 真司麻生; Shinji Aso
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2014-01-23
Filing date: 2014-01-23
Publication date: 2015-07-30
Anticipated expiration: 2034-01-23
Also published as: JP6260295B2

Abstract

【課題】ＡＣ同期整流にＳＷ同期整流を適用しても、ゼロクロス近傍での動作を安定させることができる力率改善回路を提供する。【解決手段】第３のスイッチ素子Ｑ３と第１のスイッチ素子Ｑ１とからなる直列回路と、第４のスイッチ素子Ｑ４と第２のスイッチ素子Ｑ２とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、ＡＣ極性に応じてローサイド側の第１、第２のスイッチ素子Ｑ１、Ｑ２のいずれかをオン状態に維持するＡＣ同期整流を行うと共、ハイサイド側の第３、第４のスイッチ素子Ｑ３、Ｑ４を相補的にオン／オフ動作させるＳＷ同期整流を行う力率改善回路であって、交流入力電圧Ｖａｃとゼロクロス電圧閾値Ｖｔｈとを比較することで、ゼロクロス近傍を検出するＡＣ検出器５を具備し、ＰＷＭ割り振り器９は、ゼロクロス近傍では、ＡＣ同期整流とＳＷ同期整流とのいずれか、もしくは両方を停止させる。【選択図】図１

Description

本発明は、ブリッジ整流回路を用いないブリッジレス方式の力率改善（ＰＦＣ：power factor correction）回路に関する。

近年、入力電流の力率を改善すると共に、高調波電流を抑制する力率改善回路を備えた電源装置が用いられている。特に、ブリッジ整流回路を用いないブリッジレス方式の力率改善回路を使用することにより更なる効率アップを図ることができる（例えば、特許文献１参照）。

特許文献１では、交流の正サイクル及び負サイクルで対応するスイッチの導通損失を低減するためにボディダイオードに電流が流れる側のスイッチ素子をオン制御することで導通損失を低減している。この方式は交流を同期整流していることからＡＣ同期整流を行っているブリッジレス方式の力率改善回路と言える。しかしながら、特許文献１の力率改善回路では整流ダイオードの順方向電圧降下損失が大きく、整流ダイオードの損失低減が大きな課題となる。

整流ダイオードの損失低減は、整流ダイオードをスイッチ素子として整流ダイオード部分の同期整流化により実現することができる（例えば、特許文献２参照）。特許文献２では、交流電源からの交流入力電圧を一旦商用トランスで降圧した後に、整流器と力率改善回路とを配置し、整流ダイオード部分の同期整流化を行っている。

実用新案登録第３１２５３４４号公報特開２０１１−１６６９０３号公報

しかしながら、特許文献１に示されているＡＣ同期整流に、特許文献２に示されているスイッチ素子を用いた整流ダイオード部分の同期整流（以下、ＳＷ同期整流）を適用した場合には、電流不連続モード時にＳＷ同期整流のスイッチ素子とＡＣ同期整流のスイッチ素子がオン状態になると力率改善回路の出力側から交流電源側に電流が逆流する期間ができる。交流入力電圧がゼロクロスする近傍では交流入力電流の値が小さいため、逆流によって交流入力電流の１スイッチング周期での平均値が交流入力電圧とは逆の極性になりやすい。交流入力電流を検出して全波整流した値を基準電流と比較して入力電流の制御を行なう場合、交流入力電流の検出値が交流入力電圧とは逆の極性になると、検出電流を全波整流した値は基準電流値に対して正帰還となり、動作が不安定になりやすいという問題点があった。

本発明の目的は、上記の課題に鑑み、ＡＣ同期整流にＳＷ同期整流を適用しても、ゼロクロス近傍での動作を安定させることができる力率改善回路を提供することにある。

本発明に係る力率改善回路は、上記の目的を達成するため、次のように構成される。
本発明の力率改善回路は、第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、前記交流入力電圧のゼロクロス近傍では、前記ＡＣ同期整流を停止させることを特徴とする。
さらに、本発明の力率改善回路において、前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記ＳＷ同期整流を停止させるようにしても良い。
さらに、本発明の力率改善回路において、前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記ＳＷ同期整流を停止させるようにしても良い。
また、本発明の力率改善回路は、第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、前記交流入力電圧のゼロクロス近傍では、前記ＳＷ同期整流を停止させることを特徴とする。
さらに、本発明の力率改善回路において、前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させるようにしても良い。
さらに、本発明の力率改善回路において、前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させるようにしても良い。
また、本発明の力率改善回路は、第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、前記交流入力電圧のゼロクロス近傍では、前記ＡＣ同期整流と前記ＳＷ同期整流を停止させることを特徴とする。
さらに、本発明の力率改善回路において、前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させるようにしても良い。
さらに、本発明の力率改善回路において、前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させるようにしても良い。
さらに、本発明の力率改善回路では、前記ＳＷ同期整流において、ハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子のターンオフからローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子がターンオンまでの間に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のドレイン−ソース電圧が０Ｖまで下がりきるデッドタイムが設定されていても良い。

本発明によれば、ゼロクロス近傍では、ＡＣ同期整流の停止、ＳＷ同期整流の停止、もしくはＡＣ同期整流及びＳＷ同期整流の停止のいずれかの状態になるため、ゼロクロス近傍での電流の逆流を防ぐことができ、交流入力電流の１スイッチング周期での平均値が交流入力電圧とは逆の極性になることを防ぐことができる。これにより、ＡＣ同期整流にＳＷ同期整流を適用しても、ゼロクロス近傍での動作を安定させることができる。

本発明に係る力率改善回路の実施の形態の構成を示す回路構成図である。図１に示すＰＷＭ割り振り器のスイッチ素子選択動作を説明するためのフローチャートである。図１に示す力率改善回路の中〜重負荷時の動作波形図である。図１に示す力率改善回路の軽負荷時の動作波形図である図１に示す力率改善回路の電流不連続モード動作時の動作波形図である

次に、本発明の実施の形態を、図面を参照して具体的に説明する。なお、各図において、同一の構成には、同一の符号を付して一部説明を省略している。

本実施の形態の力率改善回路は、図１を参照すると、交流電源Ｅに接続される第１及び第２の交流入力端子ＡＣＬ、ＡＣＮを備え、交流電源Ｅからの交流電圧を直流電圧に変換して第１及び第２の直流出力端子ＤＣＬ、ＤＣＮとの間に直流電圧を発生させ、第１及び第２の直流出力端子ＤＣＬ、ＤＣＮ間に接続されるＤＣ−ＤＣコンバータ等の負荷Ｌｏａｄに直流電圧を供給する。

力率改善回路は、リアクトルＬ１、Ｌ２と、ＡＣ同期整流を行う第１及び第２のスイッチ素子Ｑ１、Ｑ２と、ＳＷ同期整流を行う第３及び第４のスイッチ素子Ｑ３、Ｑ４と、出力コンデンサＣ１とを備えている。第１〜第４のスイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４としては、例えば、ボディダイオードが並列接続されているＭＯＳＦＥＴで構成される。なお、第１〜第４のスイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４として絶縁ゲートバイポーラ型トランジスタ（ＩＧＢＴ）を用いても良い。

第１の直流出力端子ＤＣＬと第２の直流出力端子ＤＣＮとの間に、第３のスイッチ素子Ｑ３と第１のスイッチ素子Ｑ１とからなる直列回路と、第４のスイッチ素子Ｑ４と第２のスイッチ素子Ｑ２とからなる直列回路とが並列に接続され、フルブリッジ回路を構成している。また、第１の直流出力端子ＤＣＬと第２の直流出力端子ＤＣＮとの間には、出力コンデンサＣ１が接続されている。そして、第３のスイッチ素子Ｑ３と第１のスイッチ素子Ｑ１の接続点は、リアクトルＬ１を介して第１の交流入力端子ＡＣＬに接続され、第３のスイッチ素子Ｑ３がハイサイド側に、第１のスイッチ素子Ｑ１がローサイド側にそれぞれ配置される。また、第４のスイッチ素子Ｑ４と第２のスイッチ素子Ｑ２との接続点は、リアクトルＬ２を介して第２の交流入力端子ＡＣＮにそれぞれ接続され、第４のスイッチ素子Ｑ４がハイサイド側に、第２のスイッチ素子Ｑ２がローサイド側にそれぞれ配置される。

また、力率改善回路は、分圧器１ａ、１ｂ、１ｃ、１ｄと、アナログ・デジタル変換回路（ＡＤＣ）２ａ、２ｂ、２ｃ、２ｄと、比較器３ａ、３ｂと、位相補償器４ａ、４ｂと、ＡＣ検出器５と、入力電流設定値演算器６と、電流センサ７と、絶対値計算器８と、ＰＷＭ割り振り器９とを備えている。

ＡＣ検出器５には、第１の交流入力端子ＡＣＬの電圧ＶＬが分圧器１ａとＡＤＣ２ａとを介して入力されると共に、第２の交流入力端子ＡＣＮの電圧ＶＮが分圧器１ｂとＡＤＣ２ｂとを介して入力される。そして、ＡＣ検出器５は、交流電源Ｅに接続される第１及び第２の交流入力端子ＡＣＬ、ＡＣＮのそれぞれの電圧ＶＬ、ＶＮに基づいて、交流入力電圧の極性（ＡＣ極性）の判別と、交流入力電圧の絶対値｜Ｖａｃ｜の計算と、交流入力電圧の実効値Ｖｒｍｓの計算と、交流入力電圧のゼロクロス近傍の検出とを行う。なお、交流入力電圧のゼロクロス近傍の検出は、交流入力電圧の絶対値｜Ｖａｃ｜と、予め設定されたゼロクロス電圧閾値Ｖｔｈとの比較によって行われ、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈ以下である場合に、交流入力電圧のゼロクロス近傍と検出される。

ＡＣ検出器５によって計算された交流入力電圧の絶対値｜Ｖａｃ｜及び実効値Ｖｒｍｓは、入力電流設定値演算器６に入力される。また、第１の直流出力端子ＤＣＬの電圧、すなわち直流出力電圧Ｖｏｕｔは、分圧器１ｃとＡＤＣ２ｃとを介して比較器３ａに入力される。比較器３ａは、入力された直流出力電圧Ｖｏｕｔと予め設定された目標出力電圧値Ｖｒｅｆとを比較し、その差分をとって電圧差分値Ｖｃｍｄを生成し、電圧差分値Ｖｃｍｄは、位相補償器４ａを介して入力電流設定値演算器６に入力される。

入力電流設定値演算器６は、ＡＣ検出器５によって計算された交流入力電圧の絶対値｜Ｖａｃ｜及び実効値Ｖｒｍｓと、比較器３ａによって生成された電圧差分値Ｖｃｍｄとに基づいて入力電流設定値Ｉｒｅｆを演算する。具体的には、Ｉｒｅｆ＝（｜Ｖａｃ｜＊Ｖｃｍｄ）／Ｖｒｍｓ^２を演算することで入力電流設定値Ｉｒｅｆを求める。

電流センサ７は、第４のスイッチ素子Ｑ４と第２のスイッチ素子Ｑ２との接続点を流れる交流入力電流の１スイッチング周期での平均を電流電圧変換した電圧値である交流入力電流値ｌｉｎとして検出する。電流センサ７によって検出された交流入力電流値ｌｉｎは、分圧器１ｄとＡＤＣ２ｄと絶対値計算器８とを介して比較器３ｂに入力される。比較器３ｂは、交流入力電流値ｌｉｎの絶対値｜ｌｉｎ｜と入力電流設定値演算器６によって演算された入力電流設定値Ｉｒｅｆとを比較し、その差分をとって電流差分値Ｉｃｍｄを生成し、電流差分値Ｉｃｍｄは、位相補償器４ｂを介してＰＷＭ割り振り器９に入力される。

ＰＷＭ割り振り器９は、第１及び第２のスイッチ素子Ｑ１、Ｑ２をオン／オフするドライブ信号ＰＷＭを電流差分値Ｉｃｍｄに基づく時比率ＤＵＴＹで生成すると共に、第１及び第２のスイッチ素子Ｑ１、Ｑ２のオン／オフ動作に同期させて第３及び第４のスイッチ素子Ｑ３、Ｑ４を相補的にオン／オフ動作させる反転ドライブ信号ＰＷＭ⁻を生成する。ここでドライブ信号ＰＷＭの時比率ＤＵＴＹは、交流入力電圧の絶対値｜Ｖａｃ｜の大きさと反比例する様に生成され、ゼロ電圧に近づくほどオン時比率が増加し、高電圧になるほどオン時比率は減少する。また、ＰＷＭ割り振り器９には、入力電流設定値演算器６によって演算された入力電流設定値Ｉｒｅｆ又は交流入力電流値ｌｉｎの絶対値｜ｌｉｎ｜と、ＡＣ検出器５によるＡＣ極性の判別結果及びゼロクロス近傍の検出結果とが入力される。そして、ＰＷＭ割り振り器９は、入力されたＡＣ極性の判別結果とゼロクロス近傍の検出結果とに基づいて生成したドライブ信号ＰＷＭによってオン／オフ動作させる第１及び第２のスイッチ素子Ｑ１、Ｑ２を選択すると共に、入力された入力電流設定値Ｉｒｅｆ又は交流入力電流値ｌｉｎの絶対値｜ｌｉｎ｜に基づいて生成した反転ドライブ信号ＰＷＭ⁻によってオン／オフ動作させる第３及び第４のスイッチ素子Ｑ３、Ｑ４を選択する。

電流差分値Ｉｃｍｄに基づく時比率ＤＵＴＹで生成されたドライブ信号ＰＷＭで第１及び第２のスイッチ素子Ｑ１、Ｑ２をオン／オフ動作させることで、交流入力電圧と交流入力電流との波形が相似して力率が１となるように、且つ、直流出力電圧Ｖｏｕｔが所定の目標出力電圧値Ｖｒｅｆとなるように制御される。

次に、ＰＷＭ割り振り器９におけるスイッチ素子選択動作について図２乃至図４を参照して詳細に説明する。ここでは、ゼロクロス近傍ではＡＣ同期整流を停止させ、入力電流設定値Ｉｒｅｆが予め設定された電流閾値Ｉｔｈ以下である場合にＳＷ同期整流を停止させる場合の実施例について説明する。なお、図３は、中〜重負荷時の各部の信号を示すタイミングチャートであり、（ａ）は交流入力電圧Ｖａｃ、（ｂ）は入力電流設定値Ｉｒｅｆ、（ｃ）は第１のスイッチ素子Ｑ１のゲート電圧、（ｄ）は第２のスイッチ素子Ｑ２のゲート電圧、（ｅ）は第３のスイッチ素子Ｑ３のゲート電圧、（ｆ）は第４のスイッチ素子Ｑ４のゲート電圧をそれぞれ示している。また、図４は、軽負荷時の各部の信号を示すタイミングチャートであり、（ａ）は交流入力電圧Ｖａｃ、（ｂ）は入力電流設定値Ｉｒｅｆ、（ｃ）は第１のスイッチ素子Ｑ１のゲート電圧、（ｄ）は第２のスイッチ素子Ｑ２のゲート電圧、（ｅ）は第３のスイッチ素子Ｑ３のゲート電圧、（ｆ）は第４のスイッチ素子Ｑ４のゲート電圧をそれぞれ示している。

ＰＷＭ割り振り器９は、ドライブ信号ＰＷＭの１周期毎に、図２に示すスイッチ素子選択動作を行い、ドライブ信号ＰＷＭによってオン／オフ動作させる第１及び第２のスイッチ素子Ｑ１、Ｑ２を選択すると共に、反転ドライブ信号ＰＷＭ⁻によってオン／オフ動作させる第３及び第４のスイッチ素子Ｑ３、Ｑ４を選択する。

まず、ＰＷＭ割り振り器９は、ＡＣ検出器５によるＡＣ極性の判別結果に基づいて、第１の交流入力端子ＡＣＬの電圧ＶＬが第２の交流入力端子ＡＣＮの電圧ＶＮよりも大きいか否かを判断する（ステップＡ１）。そして、ステップＡ１で電圧ＶＬが電圧ＶＮよりも大きい場合（図３に示す時刻ｔ１０〜ｔ１５の期間）には、ＰＷＭ割り振り器９は、生成したドライブ信号ＰＷＭの出力先として第１のスイッチ素子Ｑ１を割り当て、図３（ｃ）に示すように、ドライブ信号ＰＷＭによって第１のスイッチ素子Ｑ１をオン／オフ動作させると共に（ステップＡ２）、図３（ｆ）に示すように、第４のスイッチ素子Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持させる（ステップＡ３）。

次に、ＰＷＭ割り振り器９は、ＡＣ検出器５によるゼロクロス近傍の検出結果に基づいて、交流入力電圧Ｖａｃがゼロクロス近傍か否かを判断する（ステップＡ４）。そして、ステップＡ４で交流入力電圧Ｖａｃ（電圧ＶＬ−電圧ＶＮ）がゼロクロス電圧閾値Ｖｔｈを上回りゼロクロス近傍でない場合（図３に示す時刻ｔ１１〜ｔ１４の期間）には、図３（ｄ）に示すように、第２のスイッチ素子Ｑ２のゲート電圧をＨｉｇｈレベルにしてオン状態に維持し、ＡＣ同期整流を行なう（ステップＡ５）。一方、ステップＡ４で交流入力電圧Ｖａｃ（電圧ＶＬ−電圧ＶＮ）がゼロクロス電圧閾値Ｖｔｈ以下でゼロクロス近傍である場合（図３に示す時刻ｔ１０〜ｔ１１、時刻ｔ１４〜ｔ１５の期間）には、生成したドライブ信号ＰＷＭの出力先として第２のスイッチ素子Ｑ２も割り当て、図３（ｄ）に示すように、ドライブ信号ＰＷＭによって第２のスイッチ素子Ｑ２も第１のスイッチ素子Ｑ１と共にオン／オフ動作させる（ステップＡ６）。

次に、ＰＷＭ割り振り器９は、入力電流設定値演算器６によって演算された入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回っているか否かを判断する（ステップＡ７）。そして、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回っている場合（図３に示す時刻ｔ１２〜ｔ１３の期間）には、生成した反転ドライブ信号ＰＷＭ⁻の出力先として第３のスイッチ素子Ｑ３を割り当て、図３（ｅ）に示すように、反転ドライブ信号ＰＷＭ⁻によって第３のスイッチ素子Ｑ３を相補的にオン／オフ動作させ、ＳＷ同期整流を行なう（ステップＡ８）。一方、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈ以下である場合（図３に示す時刻ｔ１０〜ｔ１２、時刻ｔ１３〜ｔ１５の期間）には、図３（ｅ）に示すように、第３のスイッチ素子Ｑ３のゲート電圧をＬｏｗレベルにしてオフ状態に維持させる（ステップＡ９）。これにより、第１〜第４のスイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４のドライブ信号ＰＷＭの１周期における動作が決定され、ステップＡ１に戻って次の１周期の動作を決定する。

また、ステップＡ１で電圧ＶＬが電圧ＶＮ以下である場合（図３に示す時刻ｔ１５〜ｔ２０の期間）には、ＰＷＭ割り振り器９は、生成したドライブ信号ＰＷＭの出力先として第２のスイッチ素子Ｑ２を割り当て、図３（ｄ）に示すように、ドライブ信号ＰＷＭによって第２のスイッチ素子Ｑ２をオン／オフ動作させると共に（ステップＢ２）、図３（ｅ）に示すように、第３のスイッチ素子Ｑ３のゲート電圧をＬｏｗレベルにしてオフ状態に維持させる（ステップＢ３）。

次に、ＰＷＭ割り振り器９は、ＡＣ検出器５によるゼロクロス近傍の検出結果に基づいて、交流入力電圧Ｖａｃがゼロクロス近傍か否かを判断する（ステップＢ４）。そして、ステップＢ４で交流入力電圧Ｖａｃ（電圧ＶＮ−電圧ＶＬ）がゼロクロス電圧閾値Ｖｔｈを上回りゼロクロス近傍でない場合（図３に示す時刻ｔ１６〜ｔ１９の期間）には、図３（ｃ）に示すように、第１のスイッチ素子Ｑ１のゲート電圧をＨｉｇｈレベルにしてオン状態に維持し、ＡＣ同期整流を行なう（ステップＢ５）。一方、ステップＢ４で交流入力電圧Ｖａｃ（電圧ＶＮ−電圧ＶＬ）がゼロクロス電圧閾値Ｖｔｈ以下でゼロクロス近傍である場合（図３に示す時刻ｔ１５〜ｔ１６、時刻ｔ１９〜ｔ２０の期間）には、生成したドライブ信号ＰＷＭの出力先として第１のスイッチ素子Ｑ１も割り当て、図３（ｃ）に示すように、ドライブ信号ＰＷＭによって第１のスイッチ素子Ｑ１も第２のスイッチ素子Ｑ２と共にオン／オフ動作させる（ステップＢ６）。

次に、ＰＷＭ割り振り器９は、入力電流設定値演算器６によって演算された入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回っているか否かを判断する（ステップＢ７）。そして、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回っている場合（図３に示す時刻ｔ１７〜ｔ１８の期間）には、生成した反転ドライブ信号ＰＷＭ⁻の出力先として第４のスイッチ素子Ｑ４を割り当て、図３（ｆ）に示すように、反転ドライブ信号ＰＷＭ⁻によって第４のスイッチ素子Ｑ４を相補的にオン／オフ動作させ、ＳＷ同期整流を行なう（ステップＢ８）。一方、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈ以下である場合（図３に示す時刻ｔ１５〜ｔ１７、時刻ｔ１８〜ｔ２０の期間）には、図３（ｆ）に示すように、第４のスイッチ素子Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持させる（ステップＢ９）。これにより、第１〜第４のスイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４のドライブ信号ＰＷＭの１周期における動作が決定され、ステップＡ１に戻って次の１周期の動作を決定する。

図３を参照すると、ゼロクロス近傍以外の期間（時刻ｔ１１〜ｔ１４、時刻ｔ１６〜ｔ１９の期間）では、電流がボディダイオードを流れる側の第１もしくは第２のスイッチ素子Ｑ１、Ｑ２がオン状態に維持されるＡＣ同期整流が行われる。すなわち、ゼロクロス電圧閾値Ｖｔｈは、ＡＣ同期整流を行うか否かの閾値として機能し、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈを上回った場合には、ＡＣ同期整流が行われ、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈ以下の場合には、ＡＣ同期整流が停止される。

また、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回っている期間（時刻ｔ１２〜ｔ１３、時刻ｔ１７〜ｔ１８の期間）では、ドライブ信号ＰＷＭによってオン／オフ動作される第１もしくは第２のスイッチ素子Ｑ１、Ｑ２のハイサイド側に直列に接続されている第３もしくは第４のスイッチ素子Ｑ３、Ｑ４が、ドライブ信号ＰＷＭに反転同期した反転ドライブ信号ＰＷＭ⁻によって相補的にオン／オフ動作させるＳＷ同期整流が行われる。すなわち、電流閾値Ｉｔｈは、ＳＷ同期整流を行うか否かの閾値として機能し、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回った場合には、ＳＷ同期整流が行われ、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈ以下の場合には、ＳＷ同期整流が停止される。

なお、本実施例では、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈ以下の場合に、ＳＷ同期整流が停止されるように構成したが、ゼロクロス近傍の、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈ以下の場合に、第３及び第４のスイッチ素子Ｑ３、Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持させ、ＳＷ同期整流が停止させるようにしても良い。また、ゼロクロス近傍の、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈ以下の場合に、ドライブ信号ＰＷＭによって第１及び第２のスイッチ素子Ｑ１、Ｑ２をオン／オフ動作させると共に、第３及び第４のスイッチ素子Ｑ３、Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持させ、ＡＣ同期整流とＳＷ同期整流との両方を停止させるようにしても良い。この場合、ＡＣ同期整流とＳＷ同期整流のいずれかを停止させる場合よりもゼロクロス近傍での電流の逆流をより確実に防ぐことができる。さらに、本実施例では、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈ以下の場合に、ＳＷ同期整流が停止されるように構成したが、交流電源Ｅから供給される交流入力電流に基づいて演算された値である交流入力電流値ｌｉｎの絶対値｜ｌｉｎ｜が電流閾値Ｉｔｈ以下の場合に、第３及び第４のスイッチ素子Ｑ３、Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持させ、ＳＷ同期整流が停止させるようにしても良い。

図４には、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回ることがない軽負荷時の状態が示されている。この場合には、入力電流設定値Ｉｒｅｆが電流閾値Ｉｔｈを上回ることがないため、全期間（時刻ｔ３０〜ｔ３６の期間）において、第３及び第４のスイッチ素子Ｑ３、Ｑ４がオフ状態に維持され、ＳＷ同期整流が行われない。そして、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈを上回る期間（時刻ｔ３１〜ｔ３２、時刻ｔ３４〜ｔ３５の期間）でＡＣ同期整流が行われ、交流入力電圧の絶対値｜Ｖａｃ｜がゼロクロス電圧閾値Ｖｔｈ以下の期間（時刻ｔ３０〜ｔ３１、時刻ｔ３２〜ｔ３４、時刻ｔ３５〜ｔ３６の期間）でＡＣ同期整流が停止される。

また、本実施の形態の力率改善回路は、ＳＷ同期整流時において、ＳＷ同期整流を行う第３及び第４のスイッチ素子Ｑ３、Ｑ４のターンオフから第１及び第２のスイッチ素子Ｑ１、Ｑ２のターンオンまでの間にデッドタイムが設定されている。これにより、力率改善回路が電流不連続モードで動作し、交流電源Ｅの交流入力電圧Ｖａｃの瞬時値がある程度高い時（直流出力電圧Ｖｏｕｔに比べ交流入力電圧Ｖａｃの瞬時値が０．１以上）には、スイッチ素子の寄生容量に蓄えられたエネルギーを交流電源Ｅ側に戻すことで電圧共振動作となってゼロボルトスイッチングが可能になり、効率改善が期待できる。なお、交流入力電圧Ｖａｃの瞬時値がある程度高い時には、交流入力電流値が大きいため、電流不連続モードで動作しても入力電流の1スイッチング周期での平均値が負になりづらく、動作が不安定になりづらい。

図５は、図３に示すｔ１２〜ｔ１３の期間（電圧ＶＬ＞０、交流入力電圧の絶対値｜Ｖａｃ｜＞ゼロクロス閾値Ｖｔｈ、入力電流設定値Ｉｒｅｆ＞電流閾値Ｉｔｈ）における第３のスイッチ素子Ｑ３がオン状態からオフ状態に、第１のスイッチ素子Ｑ１がオフ状態からオン状態にそれぞれ遷移する期間の波形図である。図５において、（ａ）は第１のスイッチ素子Ｑ１のゲート電圧、（ｂ）は第２のスイッチ素子Ｑ２のゲート電圧、（ｃ）は第３のスイッチ素子Ｑ３のゲート電圧、（ｄ）は第４のスイッチ素子Ｑ４のゲート電圧、（ｅ）はリアクトルＬ１を流れる電流、（ｆ）は第１のスイッチ素子Ｑ１のドレイン−ソース電圧、（ｇ）は第１のスイッチ素子Ｑ１のドレイン電流をそれぞれ示している。

リアクトルＬ１を流れる電流が反転した後、第３のスイッチ素子Ｑ３がターンオフされるまでの期間Ｔ１では、第２のスイッチ素子Ｑ２と第３のスイッチ素子Ｑ３とがオン状態であり、且つリアクトルＬ１の電流が負（交流電源Ｅ側へ戻る方向）のため、出力コンデンサＣ１のエネルギーが交流電源Ｅ側に戻る。

第３のスイッチ素子Ｑ３がターンオフされた後、第１のスイッチ素子Ｑ１がターンオンされるまでの期間Ｔ２では、第１のスイッチ素子Ｑ１のドレイン‐ソース間の寄生容量に蓄えられたエネルギーが商用側に戻るため、図５（ｆ）に示すように、第１のスイッチ素子Ｑ１のドレイン-ソース電圧は低下する。この時リアクトルＬ１とリアクトルＬ２の和と第１のスイッチ素子Ｑ１のドレイン‐ソース間の寄生容量とで共振動作を起こす。

期間Ｔ２が設定されたデッドタイムであり、少なくとも第１のスイッチ素子Ｑ１のドレイン−ソース電圧が０Ｖまで下がりきる期間に設定されている。これにより、第１のスイッチ素子Ｑ１は、ドレイン-ソース電圧が０Ｖまで下がった後にターンオンされ、ゼロボルトスイッチングすることができる。これにより、スイッチング損失を抑制でき、高効率な力率改善回路を実現することができる。

以上説明したように、本実施の形態は、第３のスイッチ素子Ｑ３と第１のスイッチ素子Ｑ１とからなる直列回路と、第４のスイッチ素子Ｑ４と第２のスイッチ素子Ｑ２とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、ＡＣ極性に応じてローサイド側の第１のスイッチ素子Ｑ１もしくは第２のスイッチ素子Ｑ２のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の第１のスイッチ素子Ｑ１もしくは第２のスイッチ素子Ｑ２のオン／オフ動作に同期させてハイサイド側の第３のスイッチ素子Ｑ３もしくは第４のスイッチ素子Ｑ４を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源Ｅから供給される交流入力電圧Ｖａｃを直流出力電圧Ｖｏｕｔに変換する力率改善回路であって、交流入力電圧の絶対値｜Ｖａｃ｜とゼロクロス電圧閾値Ｖｔｈとを比較することで、ゼロクロス近傍を検出するＡＣ検出器５を具備し、ＰＷＭ割り振り器９は、交流入力電圧Ｖａｃのゼロクロス近傍では、ＡＣ同期整流とＳＷ同期整流とのいずれか、もしくは両方を停止させるように構成されている。
この構成により、時比率が１に近づく交流電圧がゼロクロス近傍では、ＡＣ同期整流の停止（ドライブ信号ＰＷＭによって第１及び第２のスイッチ素子Ｑ１、Ｑ２をオン／オフ動作）、ＳＷ同期整流の停止（第３及び第４のスイッチ素子Ｑ３、Ｑ４のゲート電圧をＬｏｗレベルにしてオフ状態に維持）、もしくはＡＣ同期整流及びＳＷ同期整流の停止のいずれかの状態になるため、ゼロクロス近傍での電流の逆流を防ぐことができ、交流入力電流の１スイッチング周期での平均値が交流入力電圧とは逆の極性になることを防ぐことができる。これにより、ＡＣ同期整流にＳＷ同期整流を適用しても、ゼロクロス近傍での動作を安定させることができる。

さらに、本実施の形態において、交流入力電圧Ｖａｃと直流出力電圧Ｖｏｕｔとに基づいて演算された入力電流設定値Ｉｒｅｆ又は交流入力電流Ｉｉｎに基づいて演算された値が予め設定された電流閾値Ｉｔｈ以下である場合に、ＳＷ同期整流を停止させるように構成されている。
この構成により、時比率が１に近づく交流電圧がゼロクロス近傍では、ＳＷ同期整流の第３のスイッチ素子Ｑ３もしくは第４のスイッチ素子Ｑ４がオフ状態になるため、ゼロクロス近傍での電流の逆流をより確実に防止することができ、ＡＣ同期整流にＳＷ同期整流を適用しても、交流電圧がゼロクロス近傍での動作を安定させることができる。また、入力電流設定値Ｉｒｅｆ又は交流入力電流Ｉｉｎに基づいて演算された値が予め設定された電流閾値Ｉｔｈを上回ることがない軽負荷時にＳＷ同期整流を停止させることができる。

さらに、本実施の形態において、ＳＷ同期整流において、ハイサイド側の第３のスイッチ素子Ｑ３もしくは第４のスイッチ素子Ｑ４のターンオフからローサイド側の第１のスイッチ素子Ｑ１もしくは第２のスイッチ素子Ｑ２がターンオンまでの間に、ローサイド側の第１のスイッチ素子Ｑ１もしくは第２のスイッチ素子Ｑ２のドレイン−ソース電圧が０Ｖまで下がりきるデッドタイムが設定されている。
この構成により、ソフトスイッチングを実現でき、スイッチング損失を抑制することにより、高効率な力率改善回路を実現することができる。

以上の実施の形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施の形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

１ａ、１ｂ、１ｃ、１ｄ分圧器
２ａ、２ｂ、２ｃ、２ｄアナログ・デジタル変換回路（ＡＤＣ）
３ａ、３ｂ比較器
４ａ、４ｂ位相補償器
５ＡＣ検出器
６入力電流設定値演算器
７電流センサ
８絶対値計算器
９ＰＷＭ割り振り器
ＡＣＬ第１の交流入力端子
ＡＣＮ第２の交流入力端子
Ｅ交流電源
ＤＣＬ第１の直流出力端子
ＤＣＮ第２の直流出力端子
Ｌ１、Ｌ２リアクトル
Ｑ１第１のスイッチ素子
Ｑ２第２のスイッチ素子
Ｑ３第３のスイッチ素子
Ｑ４第４のスイッチ素子

Claims

第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、
前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、
前記交流入力電圧のゼロクロス近傍では、前記ＡＣ同期整流を停止させることを特徴とする力率改善回路。
前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記ＳＷ同期整流を停止させることを特徴とする請求項１記載の力率改善回路。
前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記ＳＷ同期整流を停止させることを特徴とする請求項１記載の力率改善回路。
第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、
前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、
前記交流入力電圧のゼロクロス近傍では、前記ＳＷ同期整流を停止させることを特徴とする力率改善回路。
前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させることを特徴とする請求項４記載の力率改善回路。
前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させることを特徴とする請求項４記載の力率改善回路。
第３のスイッチ素子と第１のスイッチ素子とからなる直列回路と、第４のスイッチ素子と第２のスイッチ素子とからなる直列回路とが並列に接続されたフルブリッジ回路を備え、交流入力電圧の極性に応じてローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のいずれかをオン状態に維持するＡＣ同期整流を行うと共に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のオン／オフ動作に同期させてハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子を相補的にオン／オフ動作させるＳＷ同期整流を行い、交流電源から供給される交流入力電圧を直流出力電圧に変換する力率改善回路であって、
前記交流入力電圧と予め設定されたゼロクロス電圧とを比較することで、ゼロクロス近傍を検出するゼロクロス近傍検出部を具備し、
前記交流入力電圧のゼロクロス近傍では、前記ＡＣ同期整流と前記ＳＷ同期整流を停止させることを特徴とする力率改善回路。
前記交流入力電圧と前記直流出力電圧とに基づいて演算された入力電流設定値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させることを特徴とする請求項７記載の力率改善回路。
前記交流電源から供給される交流入力電流に基づいて演算された値が予め設定された電流閾値以下である場合に、前記交流入力電圧のゼロクロス近傍以外でも前記ＳＷ同期整流を停止させることを特徴とする請求項７記載の力率改善回路。
前記ＳＷ同期整流において、ハイサイド側の前記第３のスイッチ素子もしくは前記第４のスイッチ素子のターンオフからローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子がターンオンまでの間に、ローサイド側の前記第１のスイッチ素子もしくは前記第２のスイッチ素子のドレイン−ソース電圧が０Ｖまで下がりきるデッドタイムが設定されていることを特徴とする請求項１乃至９のいずれかに記載の力率改善回路。