KR20160134562A - 과전류 보호 회로 및 이를 포함하는 역률 보상 회로 - Google Patents

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Abstract

역률 보상 회로는 라인 입력 전압을 출력으로 변환하는 스위치, 및 상기 스위치의 전류를 제어하는 과전류 보호 회로를 포함하고, 상기 과전류 보호 회로는, 과전류 조건에서 상기 스위치 전류의 피크를 라인 입력 전압에 동기된 정현파를 따르도록 제어하거나, 상기 스위치 전류의 최대 피크를 일정하게 제어할 수 있다.

Description

과전류 보호 회로 및 이를 포함하는 역률 보상 회로{OVERCURRENT PROTECTION CIRCUIT AND POWER FACTOR CORRECTION CIRCUIT COMPRISING THE SAME}
본 발명은 과전류 보호 회로 및 이를 포함하는 역률 보상 회로에 관한것이다.
종래 역률 보상 회로에서, 직류 과전류 보호(DC Over Current Protection, 이하, DC OCP)는 과전류에 의한 손상을 방지하기 위해 사용된다. 과부하(over load) 또는 최대 전력 조건(maximum powering condition)에서 역률 보상 회로의 인덕터 전류가 DC OCP에 의해 제한된다.
과전류 또는 최대 전력 조건에 의한 DC OCP 상황에서, 역률 보상 회로의 최대 입력 전력(maximum input power)은 제한되지 않고, 최대 입력 전력은 라인 입력 전압에 따라 달라질 수 있다. 그러면, DC OCP에 의해 역률 보상 회로의 출력이 제한된 조건에서, 라인 필터를 통과한 라인 입력 전압의 링잉(ringing)이 발생하게 되고, 역률 보상 회로의 스위칭 소자에 높은 전압 스트레스가 가해진다.
역률 보상 회로의 라인 입력 전압에 영향을 받지 않고, 과전류 보호를 제공할 수 있는 과전류 보호 회로 및 이를 포함하는 역률 보상 회로를 제공하고자 한다.
역률 보상 회로는 라인 입력 전압을 출력으로 변환하는 스위치, 및 상기 스위치의 전류를 제어하는 과전류 보호 회로를 포함한다. 상기 과전류 보호 회로는, 과전류 조건에서 상기 스위치 전류의 피크를 상기 라인 입력 전압에 동기된 정현파를 따르도록 제어하거나, 상기 스위치 전류의 최대 피크를 일정하게 제어할 수 있다.
실시 예에 따른 과전류 보호 회로는, 상기 라인 입력 전압의 주기 단위 피크인 라인 주기 피크에 따른 제1 전류를 생성하는 제1 전류원, 상기 라인 입력 전압에 대응하는 라인 검출 전압에 따른 제2 전류를 생성하는 제2 전류원, 상기 제1 전류원에 의해 증가하는 제1 전압이 과전류 보호 임계 전압에 도달한지 판단하는 비교기, 및 상기 비교기의 출력에 따라 상기 제2 전류가 공급되는 커패시터를 포함한다. 상기 과전류 보호 회로는 상기 비교기의 출력에 동기되어 상기 커패시터의 전압을 샘플링하여 정규 과전류 보호 기준을 생성한다.
상기 과전류 보호 회로는, 상기 제1 전류원에 연결되어 있는 일단을 포함하는 제1 커패시터, 및 상기 제1 커패시터에 병렬 연결되어 있는 트랜지스터를 포함하고, 상기 트랜지스터는 소정의 주기를 가지는 클록 신호에 따라 스위칭 동작할 수 있다.
상기 과전류 보호 회로는, 상기 제2 전류원과 상기 커패시터 사이에 연결되어 있는 제1 트랜지스터, 및 상기 커패시터에 병렬 연결되어 있는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 비교기의 출력에 따라 스위칭 동작할 수 있다.
상기 과전류 보호 회로는, 상기 제1 전압을 소정 주기의 클록 신호에 따라 리셋하고, 상기 클록 신호와 상기 비교기의 출력에 기초하여 생성되는 신호에 따라 상기 커패시터의 전압을 샘플링할 수 있다.
다른 실시 예에 따른 과전류 보호 회로는, 상기 라인 입력 전압의 라인 주기 단위로 상기 스위치 전류의 피크에 대응하는 감지 전압 피크를 생성하는 피크 검출부, 및 소정의 설정 기간 동안 소정의 과전류 보호 임계 전압 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 기준에 대응하는 과전류 기준 전압을 설정하고, 상기 감지 전압 피크 및 상기 과전류 기준 전압에 따라 최대 온타임을 산출하는 최대 온타임 산출부를 포함한다.
상기 최대 온타임 산출부는, 상기 설정 기간 동안 상기 과전류 보호 임계 전압에 따르는 제1 전류를 생성하는 전류원, 및 상기 전류원에 연결되어 있는 커패시터를 포함하고, 상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하여 상기 과전류 기준 전압을 생성할 수 있다.
상기 최대 온타임 산출부는, 상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를 더 포함하고, 상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기될 수 있다.
상기 최대 온타임 산출부는, 상기 설정 기간이 아닌 비설정 기간 동안, 상기 감지 전압 피크에 따르는 제2 전류를 생성하는 전류원, 상기 전류원에 연결되어 있는 커패시터, 및 상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고, 상기 최대 온타임은 상기 비교기의 출력에 따라 결정될 수 있다.
또 다른 실시 예에 따른 상기 과전류 보호 회로는, 상기 라인 입력 전압을 검출하여 라인 검출 전압을 생성하는 라인 전압 검출부, 상기 라인 입력 전압의 라인 주기 단위 피크인 라인 주기 피크를 검출하는 피크 검출부, 및 상기 스위치 전류의 피크가 임계 값과 동일한 과전류 임계 기간 동안, 상기 라인 검출 전압 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 기준에 대응하는 과전류 기준전압을 설정하고, 상기라인 주기 피크 및 상기 PWM 신호에 기초하여 생성되는 전압과 상기 과전류 기준전압을 비교할 결과에 따라최대 온타임을 산출하는 최대 온타임 산출부를 포함한다.
상기 최대 온타임 산출부는, 상기 과전류 임계 기간 동안 상기 라인 검출 전압에 따르는 제1 전류를 생성하는 전류원, 및 상기 전류원에 연결되어 있는 커패시터를 포함하고, 상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하여 상기 과전류 기준 전압을 생성할 수 있다.
상기 최대 온타임 산출부는, 상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를더 포함하고, 상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기될 수 있다.
상기 최대 온타임 산출부는, 상기 샘플링 된 전압에 제1 비율을 곱하여 상기 과전류 기준 전압을 생성하고, 상기 제1 비율은 소정의 과전류 보호 임계 전압에 대한 상기 임계 값에 대응하는 과전류 임계 전압의 비율일 수 있다.
상기 최대 온타임 산출부는, 상기 과전류 임계 기간 후, 상기 라인 주기 피크에 따르는 제2 전류를 생성하는 전류원, 상기 전류원에 연결되어 있는 커패시터, 및 상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고, 상기 최대 온타임은 상기 비교기의 출력에 따라 결정될 수 있다.
또 다른 실시 예에 따른 과전류 보호 회로는, 상기 라인 입력 전압의 라인 주기단위 피크인 라인 주기 피크를 검출하는 피크검출부, 및 상기 스위치 전류의 피크가 임계 값과 동일할 때의 라인 주기 피크 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 임계 기간 동안 과전류 기준에 대응하는 과전류 기준 전압을 설정하고, 상기 라인 주기 피크 및 상기 PWM 신호에 기초하여 생성되는 전압과 상기 과전류 기준전압을 비교할 결과에 따라최대 온타임을 산출하는 최대 온타임 산출부를 포함한다. 상기 과전류 임계 기간은 상기 스위치 전류가 상기 임계 값과 동일한 기간일 수 있다.
상기 최대 온타임 산출부는, 상기 과전류 임계 기간 동안 상기 라인 주기 피크에 따르는 제1 전류를 생성하는 전류원, 및 상기 전류원에 연결되어 있는 커패시터를 포함하고, 상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하며, 상기 과전류 임계 기간 중 샘플링된 전압 중 최소 전압에 기초하여 상기 과전류 기준 전압을 생성할 수 있다.
상기 최대 온타임 산출부는, 상기 제1 전압과 상기 샘플링된 전압을 비교하는 비교기, 및 상기 PWM 신호 및 상기 비교기의 출력에 따라 샘플링 동작을 제어하는 논리 게이트를 더 포함하고, 상기 제1 전압이 상기 샘플링된 전압 이상일 때, 상기 논리 게이트는 상기 비교기 출력에 따라 상기 샘플링 동작을 디스에이블할 수 있다.
상기 최대 온타임 산출부는, 상기 PWM 신호에 따라 스위칭 동작하는 제1 스위치를 통해 상기 제1 전압에 의해 충전되는 제1 커패시터, 및 상기 논리 게이트의 출력에 따라 스위칭 동작하는 제2 스위치를 통해 상기 제1 커패시터의 전압에 의해 충전되는 제2 커패시터를 더 포함할 수 있다. 상기 비교기의 제1 입력 단자는 상기 제1 커패시터의 일단에 연결되고, 상기 비교기의 제2 입력 단자는 상기 제2 커패시터의 일단에 연결되어 있을 수 있다.
상기 최대 온타임 산출부는, 상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를 더 포함하고, 상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기될 수 있다.
상기 최대 온타임 산출부는, 상기 샘플링 된 전압에 제1 비율을 곱하여 상기 과전류 기준 전압을 생성하고, 상기 제1 비율은 소정의 과전류 보호 임계 전압에 대한 상기 임계 값에 대응하는 과전류 임계 전압의 비율일 수 이따.
상기 최대 온타임 산출부는, 상기 과전류 임계 기간 후, 상기 라인 주기 피크에 따르는 제2 전류를 생성하는 전류원, 상기 전류원에 연결되어 있는 커패시터, 및 상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고, 상기 최대 온타임은 상기 비교기의 출력에 따라 결정될 수 있다.
역률 보상 회로의 라인 입력 전압에 영향을 받지 않고, 과전류 보호를 제공할 수 있는 과전류 보호 회로 및 이를 포함하는 역률 보상 회로를 제공한다.
도 1은 역률 보상 회로를 나타낸 도면이다.
도 2는 제1 실시 예에따른 과전류 보호 회로의 일 예를 나타낸 도면이다.
도 3은 제1 실시 예에 따른 과전류 보호 회로의 신호들을 나타낸 파형도이다.
도 4는 제2 실시 예에 따른 과전류 보호 회로를 개략적으로 나타낸 블록도이다.
도 5는 도 4에 도시된 최대 온타임 산출부의 일 예를 나타낸 도면이다.
도 6은 도 5에 도시된 최대 온타임 산출부의 신호들을 나타낸 파형도이다.
도 7은 제3 실시 예에 따른 과전류 보호 회로를 나타낸 블록도이다.
도 8은 제3 실시 예에 따른 과전류 기준 전압 생성부를 나타낸 도면이다.
도 9는 제3 실시 예에 따른 온타임 결정부를 나타낸 도면이다.
도 10은 제3 실시 예에 따른 과전류 보호 회로 동작을 설명하기 위한 파형도이다.
도 11은 제4 실시 예에 따른 과전류 보호 회로를 나타낸 도면이다.
도 12는 제4 실시 예에 따른 최대 온타임 산출부의 구성을 나타낸 도면이다.
도 13은 제4 실시 예에 따른 과전류 보호 회로 동작을 설명하기 위한 파형도이다.
아래에서는 첨부한 도면을 참고로 하여본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는경우도 포함한다. 또한어떤 부분이 어떤구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을의미한다.
제1 실시 예에 따른 과전류 보호 회로는 역률 보상 회로의 스위칭 동작마다 스위칭 전류의 피크를 제한하여, 과전류 보호 기준 over current protection reference)을 정규화(normalized)할 수 있다. 예를 들어, 과전류 보호 회로는 라인 입력 전압의 한 주기(이하, 라인 주기라 함.) 마다 라인 입력 전압의 피크(이하, 라인 주기 피크라 함.)를 감지하고, 라인 입력 전압을 감지하며, 감지된 매 라인 주기의 피크 및 라인 입력 전압에 기초해 고정된 피크 레벨을 가지는 정규 과전류 보호 기준을 설정할 수 있다.
제2 내지 제4 실시 예에 따른 과전류 보호 회로는 스위칭 소자의 최대 온타임을 설정하여 과전류 보호 임계 전압 이하의 피크를 기준으로 스위칭 전류를 제한할 수 있다. 스위칭 소자에 흐르는 전류가 소정 레벨의 과전류에 이르지 않도록 제어하기 위해서, 스위칭 소자에 흐르는 전류에 대응하는 전압과 비교되는 임계 전압을 과전류 보호 임계 전압(이하, OCP 전압)이라 한다.
이하, 도면을 참조하여 실시 예들에 따른 과전류 보호 회로 및 이를 포함하는 역률 보상 회로에 대해서 설명한다.
도 1은 역률 보상회로를 나타낸 도면이다.
도 1에 도시된 바와같이, 역률 보상회로(1)는 정류 회로(BD), 스위치 제어 회로(10), 트랜스포머(20), 정류다이오드(D1), 출력 커패시터(CO), 전력 스위치(M), 감지저항(RS), 및 필터 커패시터(CF)를 포함한다.
도 1에서 역률 보상 회로(1)가 전력 스위치(M)의 스위칭 동작에 따라 라인 입력 전압(VIN)을 출력 전압(VO)으로 변환하는 트랜스포머(20)를 포함하는 플라이백(flyback) 타입의 스위치 모드 파워서플라이(switch mode power supply, 이하 SMPS)로 구현되어 있다. 발명이 플라이백 타입의 SMPS에 한정되는 것은 아니고, 플라이백 타입의 SMPS 대신 부스트 컨버터 등 다른 타입의 컨버터가 사용될 수 있다.
정류 회로(BD)는 교류 입력 전압(VAC)을 정류하여 라인 입력 전압(VIN)을 생성한다. 입력전류(IIN)는 정류 회로(BD)를 통해 필터커패시터(CF) 및 1차측 권선(W1)으로 흐른다. 전력 스위치(M)의 온 기간 동안 스위치 전류(IS)가 전력 스위치(M)를 통해 흐른다.
필터 커패시터(CF)의 양단은 정류 회로(BD)의 양단에 병렬연결되어 있다. 라인 입력전압(VIN)은 필터 커패시터(CF)를 통해 트랜스포머(20)에 공급된다.
1차측 권선(W1)의 일단에는 라인 입력 전압(VIN)이 공급되고, 1차측권선(W1)의 타단에는 전력스위치(M)의 드레인이 연결되어 있다. 전력 스위치(M)의 소스와 그라운드 사이에 감지 저항(RS)이 연결되어 있다. 전력 스위치(M)의 게이트에는 게이트 전압(VG)이 입력된다. 전력스위치(M)의 스위칭 동작에 의해 1차측으로부터 2차측으로 전달되는 전력이 제어되어, 라인 입력 전압(VIN)이 출력 전압(VO) 또는 출력 전류(IO)로 변환될 수 있다.
2차측 권선(W2)은 1차측 권선(W1)과 전자기적으로 결합되어 있고, 2차측 권선(W2)의 일단에는 정류 다이오드(D1)의 애노드 전극이 연결되어 있다. 정류다이오드(D1)가 도통되었을 때, 2차측 권선(W2)에 흐르는 전류가 출력커패시터(COUT) 및 출력단(+,-)에 연결된 부하(도시하지 않음)에 전달된다.
전력 스위치(M)가 턴 온 되면, 전력스위치(M)를 통해 스위치 전류(IS)가흐르고, 1차측 권선(W1)에 에너지가 저장된다. 이 기간 동안 정류다이오드(D1)는 비도통 상태이다. 전력 스위치(M)가 턴 오프 되고, 정류다이오드(D1)가 도통되면, 1차측권선(W1)에 저장된 에너지가 2차측 권선(W2)에 전달되고, 2차측 권선(W2)에 흐르는 전류가 정류 다이오드(D1)를 통해 흐른다.
스위치 제어 회로(10)는 출력 전압(VO)에 대응하는 피드백 정보를 이용하여 전력 스위치(M)의 듀티를 결정하고, 전력 스위치(M)의 스위칭 동작을 제어하는게이트 전압(VG)을 생성한다. 전력 스위치(M)는 n 채널 트랜지스터이므로, 전력 스위치(M)를 턴 온 시키는 게이트 전압(VG)의 레벨은 하이 레벨이고, 전력 스위치(M)를 턴 오프 시키는 게이트 전압(VG)의 레벨은 로우레벨이다.
스위치 제어 회로(10)는 감지 저항(RS)에 발생하는 감지 전압(VS)에 기초하여 스위치 전류(IS)를 감지할 수 있다. 스위치 제어 회로(10)는 감지 전압(VS)이 소정의 OCP 전압에 도달할 때 과전류 보호 동작을 기동할 수 있다. 예를 들어, 과전류 보호 동작에 의해 전력 스위치(M)는 턴 오프 될 수 있다.
스위치 제어 회로(10)는 듀티 생성기(30) 및 과전류 보호 회로(40)를 포함할 수 있다.
또한, 제1 실시 예에 따른 과전류 보호 회로(40)는 정규 과전류 보호 기준을 생성하고, 정규 과전류 보호 기준을 듀티 생성기(30)로 전달할 수 있다. 듀티 생성기(30)는 정규 과전류 보호 기준과 감지 전압(VS)을 비교한 결과를 기초로 스위칭 동작을 제어할 수 있다. 예를 들어, 과전류를 방지하기 위해 피드백 정보 대신 정규 과전류 보호 기준과 감지 전압(VS)을 비교한 결과에 따라 전력 스위치(M)를 턴 오프할 수 있다. 그러면, 스위치 전류(IS)의피크가 제한되어, 감지 전압(VS)이 OCP 전압에 도달하지 않는다.
또는, 제2 실시 예에 따른 과전류 보호 회로(40)는 스위칭 소자의 최대 온타임을 설정하고, 최대 온타임에 대한 정보를 듀티 생성기(30)로 전달할 수 있다. 듀티 생성기(30)는 전력 스위치(M)의 턴 온 기간이 최대 온타임에 도달하면 전력 스위치(M)를 턴 오프 시킬 수 있다. 그러면, 스위치 전류(IS)의피크가 제한되어, 감지 전압(VS)이 OCP 전압에 도달하지 않는다.
이하에서, 도 2 및 도 3을 참조하여 제1 실시 예에 따른 과전류 보호 회로를 설명한다.
도 2는 제1 실시 예에따른 과전류 보호 회로의 일 예를 나타낸 도면이다.
과전류 보호 회로(40)는 소정의 전압을 피크로 가지고 정현파를 따르는 정규 과전류 보호 기준(NOCR)을 생성한다. 이때, 정규 과전류 보호 기준(NOCR)의 피크는 OCP 전압(VDCP)으로 설정될 수 있다. 과전류 보호 회로(40)는 소정 주파수의 클록 신호(STP)의 매 주기마다 정규 과전류 보호 기준(NOCR)을 라인 입력 전압(VIN)에 따라 제어하여 라인 입력 전압(VIN)에 동기된 정규 과전류 보호 기준(NOCR)을 생성할 수 있다.
과전류 보호 회로(40)는 라인 검출 전압(VID) 및 라인 주기 피크(VIDP)를 입력 받아, 라인 주기 피크(VIDP)에 따른 전류(I1) 및 라인 검출 전압(VID)에 따른 전류(I2)를 생성한다. 라인 주기 피크(VIDP)는 직전 주기의 라인 입력 전압(VIN)의 피크일 수 있고, 라인 검출 전압(VID)은 라인 입력 전압(VIN)을 감지한 전압일 수 있다.
과전류 보호 회로(40)는 전류(I1)로 전압(V1)을 생성하고, 전압(V1)이 OCP 전압(VDCP)에 도달하는 기간 동안 전류(I2)로 전압(V2)을 생성하며, 클록 신호(STP)의 매 주기마다 전압(V2)을 샘플링 하여 정규 과전류 보호 기준(NOCR)을 생성할 수 있다.
도 2에 도시된 바와 같이, 과전류 보호 회로(40)는 세 개의 트랜지스터(141, 145, 146), 두 개의 전류원(142, 143), 비교기(144), 스위치(147), 두 개의 인버터(149, 150), 논리 게이트(151), 세 개의 커패시터(C1,C2, C3), 및 버퍼(148)를 포함한다.
전류원(142)는 라인 주기 피크(VIDP)에 따르는 전류(I1)를 생성하고, 전류원(143)은 라인 검출 전압(VID)에 따르는 전류(I2)를생성한다.
커패시터(C1)는 전류원(142)에 연결되어 전류(I1)에 의해 충전될 수 있다. 트랜지스터(141)가 커패시터(C1)에 병렬 연결되어 있고, 트랜지스터(141)가 클록 신호(STP)에 의해 턴 오프 되어 있는 기간 동안 커패시터(C1)는 전류(I1)에 의해 충전되어, 전압(V1)이 증가한다. 트랜지스터(141)가 클록 신호(STP)에 의해 턴 온 되면, 커패시터(C1)가 방전되어 전압(V1)은 그라운드 레벨로 리셋된다.
비교기(144)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨을 출력하고, 그 반대의 경우 로우 레벨을 출력할 수 있다. 비교기(144)의 비반전 단자(+)에는 OCP 전압(VDCP)이 입력되고, 비교기(144)의 반전 단자(-)에는 전압(V1)이 입력된다. 따라서 비교기(144)는 전압(V1)이 OCP 전압(VDCP) 보다 높은 기간에서 로우 레벨의 신호(ST1)를 출력하고, 전압(V1)이 OCP 전압(VDCP) 이하인 기간에서 하이 레벨의 신호(ST1)를 출력한다.
커패시터(C2)는 전류원(143)에 연결되어 전류(I2)에 의해 충전될 수 있다. 커패시터(C2)와 전류원(143) 사이에 트랜지스터(146)가 연결되어 있고, 트랜지스터(145)가 커패시터(C2)에 병렬 연결되어 있다. 신호(ST1)에 의해 트랜지스터(146)가 턴 온 되고, 클록 신호(STP)에 의해 트랜지스터(141)가 턴 오프 되어 있는 기간 동안 커패시터(C2)는 전류(I2)에 의해 충전되어, 전압(V2)이 증가한다. 트랜지스터(146)가 신호(ST1)에 의해 턴 오프 되면, 커패시터(C2)에 의해 전압(V2)이 유지되고, 트랜지스터(141)가 클록 신호(STP)에 의해 턴 온 되면, 커패시터(C2)가 방전되어 전압(V2)은그라운드 레벨로 리셋된다.
신호(ST1) 및 신호(STP)는 인버터(149, 150) 각각에 의해 반전되어, 논리 게이트(151)로 입력된다. 논리 게이트(151)는 논리 곱 연산을 수행하여 신호(UPT)를 생성한다.
스위치(147)는 신호(UPT)에 의해 스위칭 동작하고, 스위치(147)의 턴 온 기간 동안 버퍼(148)를 통해 전압(V2)이 커패시터(C3)에 의해 샘플링된다. 커패시터(C3)에 샘플링된 전압이 정규 과전류 보호 기준(NOCR)이다.
도 3은 제1 실시 예에 따른 과전류 보호 회로의 신호들을 나타낸 파형도이다.
도 3에서 라인 검출 전압(VID)은 정현파이고, 라인 주기 피크(VIDP)는 점선으로 도시되어 있다. 라인 주기 피크(VIDP)는 직전 주기의 라인 입력 전압(VIN)의 피크일 수 있다. 인접한 라인 주기에서의 피크는 실질적으로 동일할 수 있다.
클록 신호(STP)의 로우 레벨 기간 동안 전압(V1)이 라인 주기 피크(VIDP)에 따르는 전류(I1)로 증가하고, 증가하던 전압(V1)이 OCP 전압(VDCP)에 도달하는 시점 T1에 신호(ST1)는 로우 레벨이 된다. 그러면, 시점 T1에 신호(UPT)가 하이 레벨로 상승하고, 시점 T2에 신호(STP)가 하이 레벨로 상승하여 신호(UPT)가 로우 레벨로 하강한다. 신호(UPT)의 하이 레벨 기간 T1-T2 동안 커패시터(C3)에 전압(V2)이 샘플링되어 정규 과전류 보호 기준(NOCR)의 레벨이 결정된다. 전류(I1)의 증가 기울기는 라인 주기 피크(VIDP)에 따르므로, 적어도 한 주기 동안은 동일하다.
시점 T3에 클록 신호(STP)가 로우 레벨로 하강하여 트랜지스터(141)가 턴 오프 되고, 전압(V1)이 증가하기 시작하며, 트랜지스터(145)가 턴 오프 되어 전압(V2)이 라인 검출 전압(VID)에 따르는 전류(I2)로 증가하기 시작한다. 전압(V2)의상승 기울기는 전류(I2)에 따라 결정되고, 전류(I2)는 라인 검출 전압(VID)에 따르므로, 라인 검출 전압(VID)에 따라 전압(V2)의 상승 기울기가 증가하다가 라인 검출 전압(VID)의 피크 이후로는 감소한다.
증가하던 전압(V1)이 OCP 전압(VDCP)에 도달하는 시점 T4에 신호(ST1)는 로우 레벨이 된다. 그러면, 시점 T4에 신호(UPT)가 하이 레벨로 상승하고, 시점 T5에 신호(STP)가 하이 레벨로 상승하여 신호(UPT)가 로우 레벨로 하강한다. 신호(UPT)의 하이 레벨 기간 T4-T5 동안 커패시터(C3)에 전압(V2)이 샘플링되어 정규 과전류 보호 기준(NOCR)의 레벨이 결정된다.
이와 같은 방식으로 정규 과전류 보호 기준(NOCR)은 라인 검출 전압(VID)을 따라 라인 검출 전압(VID)의 피크 시점까지 그 레벨이 증가하고, 피크 시점 이후로는 그 레벨이 감소한다.
제2 실시 예에 따른 과전류 보호 회로는 라인 주기 피크에서의 최대 온타임 정보를 산출할 수 있다. 예를 들어, 과전류 보호 회로는 라인 주기 피크에서의 스위치 전류(IS)가 소정의 임계치에 도달하는 시간을 최대 온타임으로 산출할 수 있다. 구체적으로, 과전류 보호 회로는 라인 주기 피크에서, 감지 전압(VS)이 증가하기 시작하는 시점부터 OCP 전압(VDCP)에 도달하는 시점까지의 기간을 최대 온타임으로 산출할 수 있다.
도 4는 제2 실시 예에 따른 과전류 보호 회로를 개략적으로 나타낸 블록도이다.
도 5는 도 4에 도시된 최대 온타임 산출부의 일 예를 나타낸 도면이다.
도 4에 도시된 바와 같이, 듀티 생성기(30)는 비교기(31), 오실레이터(32), 및 듀티 제어부(33)를 포함한다.
오실레이터(32)는 스위칭 주기를 제어하는 클록 신호(CLK)를 생성하고, 비교기(31)는 톱니파(VSAW) 및 출력 전압(VO)에 따르는 전압(VCOMP)을 비교한 결과를 출력한다.
듀티 제어부(33)는 클록 신호(CLK)에 동기되어 전력 스위치(M)를 턴 온 시키고, 톱니파(VSAW)가 전압(VCOMP)에 도달한 시점에 전력 스위치(M)를 턴 오프시킨다. 듀티 제어부(33)는 클록 신호(CLK)와 비교기(11)의 출력에 따라 신호(PWM)을 생성할 수 있다. 예를 들어, 듀티 제어부(33)는 클록 신호(CLK)에 동기되어 전력 스위치(M)를 턴 온 시키는 레벨(이하, 하이 레벨)의 신호(PWM)를 생성하고, 비교기(11)의 출력의 하강 에지에 동기되어 전력 스위치(M)를 턴 오프 시키는 레벨(이하, 로우 레벨)의 신호(PWM)를 생성할 수 있다.
듀티 제어부(33)는 신호(PWM)에 기초하여 게이트 전압(VG)을 생성할 수 있다. 듀티 제어부(33)는 신호(PWM)와 함께 최대 온타임 신호(TOM)에 기초하여 전력 스위치(M)의 온타임을 제어할 수 있다. 예를 들어, 신호(PWM)가 하이 레벨이더라도, 듀티 제어부(33)는 최대 온타임 신호(TOM)가 전력 스위치(M)의 턴 오프를 지시하면, 게이트 전압(VG)을 로우 레벨로 하강시켜 전력 스위치(M)를 턴 오프 시킨다.
과전류 보호 회로(50)는 피크 검출부(51) 및 최대 온타임 산출부(52)를 포함한다.
피크 검출부(51)는 라인 주기 단위로 감지 전압(VS)의 최대 피크(이하, 감지 전압 피크)(VSP)를 검출한다. 감지 전압 피크(VSP)는 라인 주기 피크(VIDP)에 따라 변할 수 있다. 예를 들어, 라인 주기 피크(VIDP)가 상승하면 해당 감지 전압 피크(VSP) 역시 상승한다.
최대 온타임 산출부(52)는 OCP 전압(VDCP), 신호(PWM), 및 감지 전압 피크(VSP)를 수신하고, 소정의 설정 기간 동안 OCP 전압(VDCP)와 신호(PWM)를 이용하여 과전류 기준에 대응하는 전압(이하, 과전류 기준 전압)을 설정하고, 비설정 기간에서 감지 전압 피크(VSP) 및 과전류 기준 전압에 따라 최대 온타임을 제어한다. 설정 기간이 아닌 기간을 비설정 기간이라 한다.
도 5는 제2 실시 예에 따른 최대 온타임 산출부의 일 예를 나타낸 도면이다.
최대 온타임 산출부(52)는 5 개의 스위치(152, 154, 161, 164, 165), 2 개의 트랜지스터(156, 160), 연산 증폭기(155), 3 개의 인버터(153, 159, 166), 전류 미러 회로(157), 전류원(158), 2 개의 버퍼(162, 163), 3 개의 커패시터(C4-C6), 논리 게이트(167), 저항(R1), 및 비교기(168)를 포함한다.
스위치(152)는 설정 기간 동안 신호(TOS)에 의해 턴 온 되고, OCP 전압(VDCP)는 연산 증폭기(155)의 비반전 단자(+)에 입력된다. 스위치(154)는 비설정 기간 동안 인버터(153)에 의해 반전된 신호(TOS)에 의해 턴 온 되고, 비설정 기간 동안 감지 전압 피크(VSP)이 연산 증폭기(155)의 비반전 단자(+)에 입력된다.
연산 증폭기(155)의 출력단은 트랜지스터(156)의 게이트에 연결되어 있고, 연산 증폭기(155)의 반전 단자(-)는 저항(R1)의일단에 연결되어 있으며, 연산 증폭기(155)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 기초한 출력을 생성하여, 비반전 단자(+)의 전압과 반전 단자(-)의 전압이 동일하도록 트랜지스터(156)을 제어한다.
트랜지스터(156) 및 저항(R1)을 통해 전류가 흐를 때, 저항(R1)의 일단 전압은 저항(R1)에 흐르는 전류에 따라 결정되고, 연산 증폭기(155)의 반전 단자(-)에 입력된다. 연산 증폭기(155)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 따라 출력을 생성하므로, 두 전압 차가 증가하면 그 출력이 증가하여 저항(R1)에 흐르는 전류가 증가하고, 반전 단자(-)의 전압이 증가한다. 반대로, 두 전압 차가 감소하면 그 출력이 감소하여 저항(R1)에 흐르는 전류가 감소하고, 반전 단자(-)의 전압이 감소한다.
이와 같이, 연산 증폭기(155)에 의해 반전 단자(-)의 전압은 비반전 단자(+)의 전압을 따르게 되고, 저항(R1)에 흐르는 전류는 비반전 단자(+)의 전압을 저항(R1)으로 나눈 값으로 제어된다.
전류 미러 회로(157)는 트랜지스터(156)의 드레인에 연결되어 있고, 트랜지스터(156)의 전류는 전류 미러 회로(157)를 통해 전류원(158)으로 미러링 된다. 즉, 전류원(158)의 전류(I3)는 연산 증폭기(155)의 비반전 단자(+)의 전압에 따른다.
커패시터(C4)의 일단은 전류원(158)에 연결되어 있고, 커패시터(C4)는 전류원(158)의 전류(I3)에 의해 충전될 수 있다. 트랜지스터(160)는 커패시터(C4)에 병렬 연결되어 있고, 인버터(159)에 의해 반전된 신호(PWM)에 따라 스위칭 동작한다. 트랜지스터(160)가 턴 오프 되어 있는 기간 동안 커패시터(C4)는 전류(I3)에 의해 충전되고, 전압(V3)이 증가한다. 트랜지스터(160)가 턴 온 되면, 커패시터(C4)가 방전되어 전압(V3)은 그라운드 레벨로 리셋된다.
스위치(161)는 커패시터(C4)의 일단과 버퍼(162) 사이에 연결되어 있고, 신호(PWM)에 따라 스위칭 동작한다. 버퍼(162)의 출력단과 버퍼(163)의 입력단에 커패시터(C5)가 연결되어 있다. 스위치(164)는 버퍼(163)의 출력단과 커패시터(C6)의 일단 사이에 연결되어 있고, 신호(UPT1)에 의해 스위칭 한다. 스위치(165)는 커패시터(C6)의 일단과 전압원(5V) 사이에 연결되어 있고 , 신호(TOSR)에 의해 스위칭 동작한다.
인버터(166)에 의해 반전된 신호(PWM) 및 신호(TOS)는 논리 게이트(167)에 입력되고, 논리 게이트(167)는 두 입력을 논리 곱 연산하여 신호(UPT1)를 생성한다.
비교기(168)는 전압(VTM)과 전압(V3)을 비교한 결과에 따라 출력을 생성한다. 비교기(168)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨의 출력을 생성하고, 그 반대의 경우 로우 레벨의 출력을 생성한다. 전압(VTM)은 비반전 단자(+)에 입력되고, 전압(V3)은 반전 단자(-)에 입력된다. 비교기(168)의 출력은 최대 온타임 신호(TOM)이다.
도 6은 도 5에 도시된 최대 온타임 산출부의 신호들을 나타낸 파형도이다.
도 6에 도시된 바와 같이, 시점 T6에 신호(TOSR)가 하이 레벨이 되어, 스위치(165)가 턴 온 되고, 전압(VTM)은 5V로 초기화 된다.
시점 T7에, 신호(PWM)가 하이 레벨로 상승하여 트랜지스터(160)가 턴 오프 되고 전압(V3)이 감지 전압 피크(VSP)에 따르는 전류(I3)에 의해 증가하기 시작한다. 도 6에 도시된 감지 전압 피크(VSP)는 직전 라인 주기의 값일 수 있다. 인접한 직전 라인 주기간의 감지 전압 피크(VSP)들은 실질적으로 동일할 수 있다.
시점 T7에 비교기(168)의 출력은 하이 레벨이고, 신호(PWM)가 하이 레벨로 상승하고, 시점 T8에 신호(PWM)가 로우 레벨로 하강한다. 기간 T7-T8 동안, 트랜지스터(160)는 반전된 신호(PWM)에 의해 턴 오프 상태이므로, 커패시터(C4)가 전류(I3)에 의해 충전되어 전압(V3)이 증가한다. 기간 T7-T8 동안, 스위치(161)는 신호(PWM)에 의해 턴 온 상태이므로, 커패시터(C5)는 전압(V3)에의해 충전되어 전압(V4)도 증가한다. 스위치(161)의 턴 오프 이후에는 커패시터(C5)에 의해 전압(V4)이 유지된다.
시점 T9에 신호(TOS)가 하이 레벨로 상승하고, 신호(TOSR)가 로우 레벨로 하강한다. 그러면, 스위치(154, 165)가 턴 오프 되고, 스위치(152)가 턴 온 되어 전류원(158)은 OCP 전압(VDCP)에 따르는 전류(I3)를 생성한다.
시점 T9에 신호(PWM)도 하이 레벨로 상승하고, 논리 게이트(167)는 로우 레벨의 신호(UPT1)를 유지한다. 신호(PWM)에 의해 스위치(161)가 턴 온 되고, 트랜지스터(160)가 턴 오프 된다.
시점 T10에 신호(PWM)가 로우 레벨로 하강하고, 신호(UPT1)는 하이 레벨로 상승한다. 그러면, 신호(PWM)에 의해 스위치(161)가 턴 오프 되고, 트랜지스터(160)가 턴 온 되며, 신호(UPT1)에 의해 스위치(164)가 턴 온 된다.
기간 T9-T10 동안 전압(V3)에 따라 커패시터(C5)가 충전되어, 전압(V4)도 증가한다. 시점 T10에 스위치(164)가 턴 온 되면, 커패시터(C6)에 의해 전압(V4)가 샘플링되고, 전압(VTM)의 레벨이 샘플링된 전압에 따라 변경된다. 시점 T10에 전압(V4)은 전압(V3)과 실질적으로 동일한 레벨이고, 전압(VTM) 역시 전압(V4)과 실질적으로 동일한 레벨로 변경될 수 있다.
시점 T11에 신호(PWM)가 하이 레벨로 상승하고, 신호(UPT1)가 로우 레벨로 하강한다. 시점 T12에 신호(PWM)가 로우 레벨로 하강하고, 신호(UPT1)가 하이 레벨로 상승한다. 기간 T11-T12 동안 기간 T9-T10의 동작이 반복된다.
신호(TOS)의 하이 레벨 기간 즉, 설정 기간(T9-T13) 동안 기간 T9-T10 동안의 동작이 반복된다. 설정 기간은 적어도 신호(PWM)의 한 주기를 포함하는 기간으로 설정할 수 있고, 전압(VTM)을 정확하게 설정하기 위해서 필요한 적절한 기간으로 설정될 수 있다. 예를 들어, 설정 기간은 라인 입력 전압의 피크 시점을 포함할 수 있다.
설정 기간(T9-T13) 동안, 전압(V3)이 전압(VTM)에 도달하는 시점(예를 들어, 시점 T12)에 동기되어 최대 온타임 신호(TOM)는 로우 레벨로 하강한다. 도달 시점 직후에 전압(V3)이 그라운드 전압으로 리셋되므로, 최대 온타임 신호(TOM)는 하이 레벨로 상승한다. 도 6에서는 최대 온타임 신호(TOM)가 로우 레벨의 숏 펄스를 가지는 것으로 도시되어 있으나, 발명이 이에 한정되는 것은 아니다.
시점 T13에 신호(TOS)가 로우 레벨로 하강한다. 그러면, 스위치(152)가 턴 오프 되고, 스위치(154)가 턴 온 되어, 전류원(158)은 감지 전압 피크(VSP)에 따르는 전류(I3)를 생성한다. 논리 게이트(167)는 시점 T13 이후에 로우 레벨의 신호(UPT1)를 유지한다.
시점 T13 이후에는 비설정 기간으로, 전력 스위치(M)의 최대 온타임은 설정 기간(T9-T13) 동안 설정된 전압(VTM)에 따라 결정된다.
예를 들어, 시점 T14에 신호(PWM)가 하이 레벨로 상승하고, 전압(V3)이 증가하기 시작한다. 이 때, 전압(V3)은 감지 전압 피크(VSP)에 따르는 전류(I3)로 증가한다. 시점 T15에 전압(V3)이 전압(VTM)에 도달하여 최대 온타임 신호(TOM)가 로우 레벨로 하강한다. 그러면, 듀티 제어부(33)는 최대 온타임 신호(TOM)의 하강 에지에 동기되어 전력 스위치(M)를 턴 오프 시킨다. 신호(PWM)는 시점 T15 이후의 시점 T16에로우 레벨로 하강하지만, 최대 온타임 신호(TOM)에 의해 전력 스위치(M)의 온타임은 기간 T14-T15으로 제어된다.
이어서, 신호(PWM)는 시점 T18 및 시점 T20 각각에 로우 레벨로 하강하지만, 전압(V3)이 전압(VTM)에 도달하는 시점 T17 및 시점 T19 각각에 최대 온타임 신호(TOM)가 로우 레벨로 하강하여, 전력 스위치(M)가 턴 오프 된다.
도 6에서 정상 상태에서 감지 전압(VS)의 피크를 이은 점선(DL1)이 도시되어 있다. 과부하 상태가 발생하더라도, 최대 온타임 신호(TOM)에 의해 스위치 전류(IS)의 피크가 제한되어, 점선(DL1)을 벗어난 감지 전압(VS)의 피크는 점선(DL2)에 따라 제어될 수 있다.
설정 기간(T9-T13) 동안 전류(I3)는 OCP 전압(VDCP)에 따르는 전류이므로, 전압(VTM)은 OCP 전압(VDCP)과 설정 기간(T9-T13) 동안의 전력 스위치(M)의 온타임(예를 들어, TON1)에 따라 결정된다. 비설정 기간에서 전력 스위치(M)의 온타임 동안, 전압(V3)은 감지 전압 피크(VSP)에 따르는 전류(I3)에 따라 증가하므로, 전력 스위치(M)의 최대 온타임은 VDCP*TON1/VSP에 따른다.
OCP 전압(VDCP)은 일정한 전압이고, TON1은 정상 상태에서 일정하므로, 최대 온타임은 감지 전압 피크(VSP)에 따라 결정될 수 있다. 감지 전압 피크(VSP)는 라인 주기 피크에 따라 결정되므로, 최대 온타임은 라인 주기 피크에 따라 적응한다. 예를 들어, 감지 전압 피크(VSP)가 높을수록 최대 온타임이 감소하므로, 라인 입력 전압(VIN)이 높을수록 최대 온타임이 감소한다. 그러면, 과부하 상태에서 제2 실시 예에 따라 최대 온타임이 제어되는 경우, 부하에 전달되는 전력이 라인 입력 전압에 관계 없이 일정하게 제어될 수 있다.
이하, 도 7 내지 도 10을 참조하여 제3 실시 예에 따른 예를 설명한다.
제2 실시 예에 따른 과전류 보호 회로는 정상 상태의 설정 기간 동안 과전류 기준 전압을 설정하였으나, 설정 기간 중 제3 실시 예는 스위치 전류(IS)의피크가 소정의 임계 값 이상인 기간 동안 과전류 기준 전압을 설정한다. 이하, 소정의 임계 값에 대응하는 전압을 과전류 임계 전압이라 한다.
도 7은 제3 실시 예에 따른 과전류 보호 회로를 나타낸 블록도이다.
과전류 보호 회로(60)는 스위치 전류(IS)에 대응하는 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달할 때의 라인 입력 전압(VIN)과 전력 스위치(M)의 온타임에 기초하여 과전류 기준 전압(VTM1)을 설정하고, 라인 주기 피크(VIP)에 따른 전류에 의해 증가하는 전압이 과전류 기준 전압(VTM1)에 도달하는 시점에 따라 최대 온타임을 제어한다.
과전류 임계 전압(VCP)은 OCP 전압(VDCP)와 동일한 전압이거나 1보다 작은 소정 비율(1/A)을 OCP 전압(VDCP)에 곱한 값으로 설정될 수 있다. 제2 실시 예에서는 설정 기간 동안 OCP 전압(VDCP)에 따르는 전류를 이용하여 과전류 기준 전압(VTM)을 설정하였으나, 제3 실시 예에서는 설정 기간 중 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달할 때 최대 온타임 설정 동작이 기동되고, 라인 입력 전압(VIN)에 따르는 전류를 이용하여 과전류 기준 전압(VTM)을 설정할 수 있다.
과전류 보호 회로(60)는 감지 전압(VS)의 피크가 과전류 임계 전압(VCP)과 동일한 기간 동안 과전류 기준 전압(VTM1)을 설정한다. 예를 들어, 과부하에서 전력 스위치(M)의 온타임 증가로 감지 전압(VS)의 피크가 증가할 수 있다. 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달하면 전력 스위치(M)는 턴 오프 되어, 감지 전압(VS)의 피크는 과전류 임계 전압(VCP)으로 제한될 수 있다. 과전류 보호 회로(60)는 감지 전압(VS)의 피크가 과전류 임계 전압(VCP)으로 제한되는 기간(이하, 과전류 임계 기간) 동안 과전류 기준 전압(VTM1)을 설정할 수 있다.
도 7에 도시된 바와 같이, 과전류 보호 회로(60)는 라인 전압 검출부(61), 피크 검출부(62), 및 최대 온타임 산출부(65)를 포함하고, 최대 온타임 산출부(65)는 과전류 기준 전압 생성부(63) 및 온타임 결정부(64)를 포함할 수 있다.
라인 전압 검출부(61)는 라인 입력 전압(VIN)을 검출한 라인 검출 전압(VID1)을 생성한다. 라인 검출 전압(VID1)은 과전류 기준 전압 생성부(63)로 공급된다. 또한, 라인 전압 검출부(61)는 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달하는 시점의 라인 입력 전압(VIN)을 검출하여 과전류 기준 전압 생성부(63)로 공급할 수 있다.
피크 검출부(62)는 라인 입력 전압(VIN)을 입력 받아, 라인 주기 단위로 라인 입력 전압(VIN)의 피크를 검출한다. 피크 검출부(62)에 의해 검출된 라인 주기 피크(VIP)는 온타임 결정부(54)로 공급된다.
과전류 기준전압 생성부(63)는 신호(OCD), 라인 검출 전압(VID1), 및 신호(PWM)을 입력받아, 신호(OCD)에 의해 지시되는 과전류 임계 기간 동안 라인 검출 전압(VID1) 및 신호(PWM)를 이용하여 과전류 기준 전압(VTM1)을 생성한다.
예를 들어, 과전류 기준전압 생성부(63)는 신호(OCD)가 인에이블 되는 시점의 라인 검출 전압(VID1)에 따른 전류를 신호(PWM)의 인에이블 기간 동안 이용하여 전압을 생성하고, 신호(PWM)의 디스에이블 시점에 동기되어 생성된 전압을 샘플링하며, 샘플링된 전압에 기초하여 과전류 기준 전압(VTM1)을 생성할 수 있다.
온타임 결정부(64)는 과전류 기준 전압(VTM1) 및 라인 주기 피크(VIP)를 입력 받아, 라인 주기 피크(VIP)에 따른 기울기로 증가하는 전압이 과전류 기준 전압(VTM1)에 도달할 때를 최대 온타임으로 결정한다. 예를 들어, 온타임 결정부(64)는 라인 주기 피크(VIP)에 따르는 전류를 이용하여 전압을 증가시키고, 증가하는 전압이 과전류 기준 전압(VTM1)에 도달할 때 최대 온타임 신호(TOM1)를 변경한다.
듀티 생성기(30)는 신호(PWM)를 생성하고, 신호(PWM) 또는 최대 온타임 신호(TOM1)에 따라 게이트 신호(VG)를 생성한다. 상세한 설명은 제2 실시 예와 동일하므로 생략한다.
도 8은 제3 실시 예에 따른 과전류 기준 전압 생성부를 나타낸 도면이다.
도 8에 도시된 바와 같이, 과전류 기준 전압 생성부(63)는 3 개의 스위치(176, 169, 139), 2 개의 트랜지스터(172, 175), 연산 증폭기(170), 2 개의 인버터(174, 138), 전류 미러 회로(171), 전류원(173), 2 개의 버퍼(177, 178), 3 개의 커패시터(C7-C9), 논리 게이트(180), 저항(R2), 및 곱셈기(179)를 포함한다.
연산 증폭기(170)의 비반전 단자(+)에는 라인 검출 전압(VID1)이 입력될 수 있다. 또는, 연산 증폭기(170)의 비반전 단자(+)에는 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달하는 시점의 라인 검출 전압(VID1)이 입력될 수 있다.
연산 증폭기(170)의 출력단은 트랜지스터(172)의 게이트에 연결되어 있고, 연산 증폭기(170)의 반전 단자(-)는 저항(R2)의 일단에 연결되어 있다. 연산 증폭기(170)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 기초한 출력을 생성하여, 비반전 단자(+)의 전압과 반전 단자(-)의 전압이 동일하도록 트랜지스터(172)를 제어한다.
트랜지스터(172) 및 저항(R2)을 통해 전류가 흐를 때, 저항(R2)의 일단 전압은 저항(R2)에 흐르는 전류에 따라 결정되고, 연산 증폭기(170)의 반전 단자(-)에 입력된다. 연산 증폭기(170)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 따라 출력을 생성하므로, 두 전압 차가 증가하면 그 출력이 증가하여 저항(R2)에 흐르는 전류가 증가하고, 반전 단자(-)의 전압이 증가한다. 반대로, 두 전압 차가 감소하면 그 출력이 감소하여 저항(R2)에 흐르는 전류가 감소하고, 반전 단자(-)의 전압이 감소한다.
이와 같이, 연산 증폭기(170)에 의해 반전 단자(-)의 전압은 비반전 단자(+)의 전압을 따르게 되고, 저항(R2)에 흐르는 전류는 비반전 단자(+)의 전압(VID1)을 저항(R2)으로 나눈 값으로 제어된다.
전류 미러 회로(171)는 트랜지스터(172)의 드레인에 연결되어 있고, 트랜지스터(172)의 전류는 전류 미러 회로(171)를 통해 전류원(173)으로 미러링 된다. 즉, 전류원(173)의 전류(I4)는 연산 증폭기(170)의 비반전 단자(+)의 전압에 따른다.
커패시터(C7)의 일단은 전류원(173)에 연결되어 있고, 커패시터(C7)는 전류원(173)의 전류(I4)에 의해 충전될 수 있다. 트랜지스터(175)는 커패시터(C7)에 병렬 연결되어 있고, 인버터(174)에 의해 반전된 신호(PWM)에 따라 스위칭 동작한다. 트랜지스터(175)가 턴 오프 되어 있는 기간 동안 커패시터(C7)는 전류(I4)에 의해 충전되고, 전압(V5)이 증가한다. 트랜지스터(175)가 턴 온 되면, 커패시터(C7)가 방전되어 전압(V5)은 그라운드 레벨로 리셋된다.
스위치(176)는 커패시터(C7)의 일단과 버퍼(177) 사이에 연결되어 있고, 신호(PWM)에 따라 스위칭 동작한다. 버퍼(177)의 출력단과 버퍼(178)의 입력단에 커패시터(C8)가 연결되어 있다. 스위치(169)는 버퍼(178)의 출력단과 커패시터(C9)의 일단 사이에 연결되어 있고, 신호(UPT2)에 의해 스위칭 한다. 스위치(139)는 커패시터(C9)의 일단과 전압원(VR1) 사이에 연결되어 있고, 신호(TOSR)에 의해 스위칭 동작한다.
인버터(138)에 의해 반전된 신호(PWM), 신호(TOS), 및 신호(OCD)는 논리 게이트(180)에 입력되고, 논리 게이트(180)는 세 입력을 논리 곱 연산하여 신호(UPT2)를 생성한다.
신호(TOS)는 최대 온타임을 산출하기 위한 소정의 설정 기간을 지시하는 신호인데, 신호(OCD)에 동기되어 신호(TOS)의 인이에블 기간을 제어할 수 있다. 그러면, 논리 게이트(180)는 반전된 신호(PWM) 및 신호(OCD)를 논리 곱 연산하여 신호(UPT2)를 생성할 수 있다.
스위치(139)는 커패시터(C9)의 일단과 전압원(VR1) 사이에 연결되어 있으며, 신호(TOSR)에 의해 스위칭 동작한다.
곱셈기(179)는 전압(V7)에 비율(A)을 곱하여 과전류 기준 전압(VTM1)을 생성한다. 비율(A)는 OCP 전압(VDCP)를 과전류 임계 전압(VCP)으로 나눈 값일 수 있고, 1이상일 수 있다.
도 9는 제3 실시 예에 따른 온타임 결정부를 나타낸 도면이다.
도 9에 도시된 바와 같이, 온타임 결정부(64)는 2 개의 트랜지스터(182, 186), 연산 증폭기(181), 인버터(185), 전류 미러 회로(183), 전류원(184), 커패시터(C10), 저항(R3), 및 비교기(187)를 포함한다.
연산 증폭기(181)의 비반전 단자(+)에는 라인 주기 피크(VIP)가 입력되고, 연산 증폭기(181)의 출력단은 트랜지스터(172)의 게이트에 연결되어 있으며, 연산 증폭기(181)의 반전 단자(-)는 저항(R3)의 일단에 연결되어 있다. 연산 증폭기(181)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 기초한 출력을 생성하여, 비반전 단자(+)의 전압과 반전 단자(-)의 전압이 동일하도록 트랜지스터(182)를 제어한다.
트랜지스터(182) 및 저항(R3)을 통해 전류가 흐를 때, 저항(R3)의 일단 전압은 저항(R3)에 흐르는 전류에 따라 결정되고, 연산 증폭기(181)의 반전 단자(-)에 입력된다. 연산 증폭기(181)는 비반전 단자(+)의 전압과 반전 단자(-)의 전압 간의 차에 따라 출력을 생성하므로, 두 전압 차가 증가하면 그 출력이 증가하여 저항(R3)에 흐르는 전류가 증가하고, 반전 단자(-)의 전압이 증가한다. 반대로, 두 전압 차가 감소하면 그 출력이 감소하여 저항(R3)에 흐르는 전류가 감소하고, 반전 단자(-)의 전압이 감소한다.
이와 같이, 연산 증폭기(181)에 의해 반전 단자(-)의 전압은 비반전 단자(+)의 전압을 따르게 되고, 저항(R3)에 흐르는 전류는 비반전 단자(+)의 전압(VIP)을 저항(R3)으로 나눈 값으로 제어된다.
전류 미러 회로(183)는 트랜지스터(182)의 드레인에 연결되어 있고, 트랜지스터(182)의 전류는 전류 미러 회로(183)를 통해 전류원(184)으로 미러링 된다. 즉, 전류원(184)의 전류(I5)는 연산 증폭기(181)의 비반전 단자(+)의 전압에 따른다.
커패시터(C10)의 일단은 전류원(184)에 연결되어 있고, 커패시터(C10)는 전류원(184)의 전류(I5)에 의해 충전될 수 있다. 트랜지스터(186)는 커패시터(C10)에 병렬 연결되어 있고, 인버터(185)에 의해 반전된 신호(PWM)에 따라 스위칭 동작한다. 트랜지스터(186)가 턴 오프 되어 있는 기간 동안 커패시터(C10)는 전류(I5)에 의해 충전되고, 전압(V8)이 증가한다. 트랜지스터(186)가 턴 온 되면, 커패시터(C10)가 방전되어 전압(V8)은 그라운드 레벨로 리셋된다.
비교기(187)는 전압(VTM1)과 전압(V8)을 비교한 결과에 따라 출력을 생성한다. 비교기(187)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨의 출력을 생성하고, 그 반대의 경우 로우 레벨의 출력을 생성한다. 전압(VTM1)은 비반전 단자(+)에 입력되고, 전압(V8)은 반전 단자(-)에 입력된다. 비교기(187)의 출력은 최대 온타임 신호(TOM1)이다.
도 10은 제3 실시 예에 따른 과전류 보호 회로 동작을 설명하기 위한 파형도이다.
시점 T21에 신호(TOSR)가 하이 레벨로 상승하고, 스위치(139)가 턴 온 되면, 전압(V7)은 전압원(VR1)의 전압으로 설정되고, 과전류 기준 전압(VTM1)은 A*VR1의 전압으로 초기화된다.
시점 T22에 신호(TOSR)가 로우 레벨로 하강하고, 신호(TOS)가 하이 레벨로 상승하며, 신호(PWM)이 하이 레벨로 상승한다. 시점 T23에 신호(PWM)이 로우 레벨로 하강한다.
기간 T22-T23 동안 전압(V5)은 라인 검출 전압(VID1)에 따르는 전류(I4)에 의해 증가하고, 전압(V6)은 전압(V5)을 따라 증가한다. 시점 T24에 신호(PWM)가 하이 레벨로 상승하고, 시점 T25에 신호(PWM)가 로우 레벨로 하강한다. 기간T23-T24 동안 전압(V6)은 일정하게 유지되고, 기간 T24-T25 동안 전압(V5)은 라인 검출 전압(VID1)에 따르는 전류(I4)에 의해 증가하고, 전압(V6)은 전압(V5)을 따라 증가한다.
시점 T26에 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달하여 신호(OCD)가 하이 레벨로 상승한다. 시점 T26에 신호(PWM)에 로우 레벨로 하강하면, 신호(UPT2)가 하이 레벨이 되고, 스위치(169)가 턴 온 된다. 전압(V7)은전압(V6)에 따라 결정되고, 과전류 기준 전압(VTM1)은 전압(V7)에 따라 결정된다. 도 10에서는 과전류 기준 전압(VTM1)이 하강하는 것으로 도시되어 있으나, 발명이 이에 한정되는 것은 아니다.
시점 T27에 신호(PWM)가 하이 레벨로 상승하고, 신호(UPT2)가 로우 레벨로 하강한다. 시점 T28에 신호(PWM)가 로우 레벨로 하강하고, 신호(UPT2)가 하이 레벨로 상승한다. 시점 T28에 신호(PWM)의 하강 에지에 동기되어 트랜지스터(186)가 턴 온 되므로, 전압(V8)은 그라운드 레벨로 리셋된다. 따라서, 도 10에 도시된 바와 같이, 전압(V8)이 과전류 기준 전압(VTM2)에 도달하지 않았으므로, 최대 온타임 신호(TOM1)는 하이 레벨로 유지된다.
기간 T27-T28 동안 라인 검출 전압(VID1)에 따른 전류(I4)로 전압(V5)이 증가하고, 전압(V6)은 전압(V5)을 따라 증가한다. 시점 T28에 스위치(169)가 턴 온 되어, 전압(V7)은전압(V6)에 따라 결정되고, 과전류 기준 전압(VTM1)은 전압(V7)에 따라 결정된다.
시점 T29 이후에 감지 전압(VS)의 피크는 과전류 임계 전압(VCP)보다 작다. 신호(OCD)가 하이 레벨인 기간 T26-T29 동안 위와 같은 동작이 반복되어, 과전류 기준 전압(VTM1)이 결정된다. 도 10에서는 기간T26-T29 동안 과전류 기준 전압(VTM1)이 일정하게 유지되는 것으로 도시되어 있으나, 기간 T26-T29 동안 과전류 기준 전압(VTM1)에 변동이 있을 수 있다.
시점 T29 이후의 최대 온타임은 신호(PWM)가 하이 레벨로 상승한 시점부터, 최대 온타임 신호(TOM1)이 로우 레벨로 하강하는 시점까지의 기간이다. 따라서, 신호(PWM)의 하강 에지 시점이 최대 온타임 신호(TOM1)의 하강 에지보다 늦게 발생하는 경우, 전력 스위치(M)의 온타임은 최대 온타임 신호(TOM1)의 하강 에지 시점으로 제한된다.
예를 들어, 시점 T30에 신호(PWM)가 하이 레벨로 상승하고, 전압(V8)이 증가하기 시작한다. 시점 T31에 전압(V8)이 과전류 기준 전압(VTM1)에 도달하여 최대 온타임 신호(TOM1)가 로우 레벨로 하강한다. 그러면, 듀티 생성기(30)는 최대 온타임 신호(TOM1)의 하강 에지에 동기되어 전력 스위치(M)를 턴 오프 시킨다. 신호(PWM)는 시점 T31 이후의 시점 T32에 로우 레벨로 하강하지만, 최대 온타임 신호(TOM1)에 의해 전력 스위치(M)의 온타임은 기간 T30-T31으로 제어된다.
이어서, 신호(PWM)는 시점 T34에 로우 레벨로 하강하지만, 전압(V8)이 전압(VTM1)에 도달하는 시점 T33에 최대 온타임 신호(TOM1)가 로우 레벨로 하강하여, 전력 스위치(M)가 턴 오프 된다.
도 10에서 정상 상태에서 감지 전압(VS)의 피크를 이은 점선(DL3)이 도시되어 있다. 과부하 상태가 발생하더라도, 최대 온타임 신호(TOM1)에 의해 스위치 전류(IS)의 피크가 제한되어, 점선(DL3)을 벗어난 감지 전압(VS)의 피크는 점선(DL4)에 따라 제어될 수 있다.
이와 같이, 점선(DL4)의 피크가 OCP 전압(VDCP)과 동일할 때, 최대 온타임 신호(TOM1)의 하강 에지가 발생한다.
감지 전압(VS)의 피크가 과전류 임계 전압(VCP)에 도달하더라도, 신호(TOS)가 하이 레벨이 아닌 경우, 감지 전압(VS)의피크는 점선(DL3)과 같이 라인 입력 전압(VIN)을 따라 제어될 수 있다. 즉, 최대 온타임의 설정 기간이 아닌 경우에는 과전류 임계 전압(VCP)을 이용해 최대 온타임을 설정하지 않는다.
과전류 상황이 발생하기 전에, 최대 온타임을 설정하기 위한 과전류 기준 전압(VTM1)을 결정할 필요가 있다. 예를 들어, 최대 온타임을 조절할 필요가 있을 경우, 신호(TOS)가 소정 기간 하이 레벨이 되어, OCP 전압(VDCP) 보다 낮은 과전류 임계 전압(VCP)에 감지 전압(VS)이도달할 때 최대 온타임을 설정할 수 있다.
앞서 설명한 바와 같이, 비율 A에 의해 전압(V7)이 증폭되어 설정된 과전류 기준 전압(VTM1)에 기초하여 최대 온타임이 설정되므로, OCP 전압(VDCP)를 기초로 최대 온타임이 설정되는 것과 동일하다. 그러면, 감지 전압(VS)이 OCP 전압(VDCP)에 도달하기 전에 미리 최대 온타임을 설정할 수 있어, 과전류에 의한 손상을 미리 차단할 수 있다.
도 10에서 도시된 신호(TOSR) 및 신호(TOS)의 인에이블 기간(하이 레벨 기간)은 일 예로서, 발명이 이에 한정되는 것은 아니다. 신호(OCD)에 동기되어 신호(TOS) 및 신호(TOSR)가 결정될 수 있다.
제3 실시 예에서는 라인 입력 전압(VIN)을 실시간으로 검출하는 구성이 필요한데, 제4 실시 예에서는 라인 입력 전압(VIN)의 피크만을 검출한다.
이하, 도 11 내지 도 13를 참조하여 제4 실시 예를 설명한다.
도 11은 제4 실시 예에 따른 과전류 보호 회로를 나타낸 도면이다.
과전류 보호 회로(70)는 스위치 전류(IS)에 대응하는 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달할 때의 라인 주기 피크(VIPO)와 전력 스위치(M)의 온타임에 기초하여 과전류 기준 전압(VTM2)을 설정하고, 라인 주기 피크(VIP)에 따른 전류에 의해 증가하는 전압이 과전류 기준 전압(VTM2)에 도달하는 시점에 따라 최대 온타임을 제어한다.
제3 실시 예에서는 과전류 기준 전압(VTM1)을 설정하기 위해서 라인 입력 전압(VIN)이 실시간으로 검출되었으나, 제4 실시 예에서는 라인 주기 피크만이 라인 주기 단위로 검출된다. 제3 실시 예와 마찬가지로, 과전류 보호 회로(70)는 소정의 설정 기간 중, 감지 전압(VS)의 피크가 과전류 임계 전압(VCP)과 동일한 기간 동안 과전류 기준 전압(VTM2)을 설정할 수 있다.
도 11에 도시된 바와 같이, 과전류 보호 회로(70)는 피크 검출부(71) 및 최대 온타임 산출부(72)를 포함한다.
피크 검출부(71)는 라인 입력 전압(VIN)의 피크를 라인 주기 단위로 검출하고, 검출된 라인 주기 피크(VIP)를 최대 온타임 산출부(72)에 공급한다. 또한, 피크 검출부(71)는 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달한 시점의 라인 주기 피크(VIPO)를 최대 온타임 산출부(72)에 공급할 수 있다. 예를 들어, 피크 검출부(71)는 신호(OCD)의 상승 에지의 라인 주기 피크(VIP)를 라인 주기 피크(VIPO)로 신호(OCD)의 하이 레벨 기간 동안 최대 온타임 산출부(72)에 공급할 수 있다.
최대 온타임 산출부(72)는 라인 주기 피크(VIP, VIPO), 신호(OCD), 및 신호(PWM)를 입력받아, 신호(OCD)에 의해 지시되는 과전류 임계 기간 동안 라인 주기 피크(VIPO) 및 신호(PWM)를 이용하여 과전류 기준 전압(VTM2)을 생성한다. 최대 온타임 산출부(72)는 과전류 임계 기간이 종료된 후, 라인 주기 피크(VIP)에 따른 기울기로 증가하는 전압이 과전류 기준 전압(VTM1)에 도달할 때를 최대 온타임으로 결정한다.
최대 온타임 산출부(72)는 결정된 최대 온타임에 대응하는 최대 온타임 신호(TOM2)를 듀티 생성기(30)에 전달할 수 있다. 예를 들어, 최대 온타임 산출부(72)는 라인 주기 피크(VIP)에 따르는 전류를 이용하여 전압을 증가시키고, 증가하는 전압이 과전류 기준 전압(VTM2)에 도달할 때 최대 온타임 신호(TOM2)를 변경한다.
듀티 생성기(30)는 신호(PWM)를 생성하고, 신호(PWM) 또는 최대 온타임 신호(TOM2)에 따라 게이트 신호(VG)를 생성한다. 상세한 설명은 제2 실시 예와 동일하므로 생략한다.
도 12는 제4 실시 예에 따른 최대 온타임 산출부의 구성을 나타낸 도면이다.
도 12에 도시된 바와 같이, 최대 온타임 산출부(72)는 4 개의 스위치(191, 193, 195, 200), 트랜지스터(189), 2 개의 인버터(188, 201), 전류원(190), 2 개의 버퍼(192, 194), 3 개의 커패시터(C11-C13), 논리 게이트(197), 2개의 비교기(196, 199), 및 곱셈기(198)를 포함한다.
전류원(190)은 과전류 임계 기간 동안 라인 주기 피크(VIPO)에 따라 전류(I6)를 생성하고, 그 이외의 기간에는 라인 주기 피크(VIP)에 따라 전류(I6)를 생성할 수 있다.
라인 주기 피크는 라인 주기 단위로 변경될 수 있는데, 실질적으로 인접한 두 라인 주기 사이의 라인 주기 피크 값들은 동일할 수 있다. 또한, 과전류 임계 기간은 한 라인 주기 내에 포함되는 기간일 수 있다. 전류원(190)이 라인 주기 피크(VIP)에 따라 전류(I6)를 생성하더라도, 앞 단락에서 설명한 기능이 제공될 수 있다.
커패시터(C11)의 일단은 전류원(190)에 연결되어 있고, 커패시터(C11)는 전류원(190)의 전류(I6)에 의해 충전될 수 있다. 트랜지스터(189)는 커패시터(C11)에 병렬 연결되어 있고, 인버터(188)에 의해 반전된 신호(PWM)에 따라 스위칭 동작한다. 트랜지스터(189)가 턴 오프 되어 있는 기간 동안 커패시터(C11)는 전류(I6)에 의해 충전되고, 전압(V9)이 증가한다. 트랜지스터(189)가 턴 온 되면, 커패시터(C11)가 방전되어 전압(V9)은 그라운드 레벨로 리셋된다.
스위치(191)는 커패시터(C11)의 일단과 버퍼(192) 사이에 연결되어 있고, 신호(PWM)에 따라 스위칭 동작한다. 버퍼(192)의 출력단과 버퍼(194)의 입력단에 커패시터(C12)가 연결되어 있다. 스위치(195)는 버퍼(194)의 출력단과 커패시터(C13)의 일단 사이에 연결되어 있고, 신호(UPT3)에 따라 스위칭 동작한다. 스위치(193)는 커패시터(C12)의 일단과 전압원(VR1)사이에 연결되어 있고, 신호(TOSR)에 따라 스위칭 동작한다. 스위치(200)는 커패시터(C13)의 일단과 전압원(VR1) 사이에 연결되어 있고, 신호(TOSR)에 따라 스위칭 동작한다.
비교기(196)는 전압(V10)과 전압(V11)을 비교한 결과에 따라 출력을 결정한다. 비교기(196)의 반전 단자(-)에 전압(V10)이 입력되고, 비반전 단자(+)에 전압(V11)이 입력된다. 비교기(196)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨을 출력하고, 그렇지 않은 경우 로우 레벨을 출력한다.
인버터(201)에 의해 반전된 신호(PWM), 비교기(196)의 출력, 신호(TOS), 및 신호(OCD)는 논리 게이트(197)에 입력되고, 논리 게이트(197)는 네 입력을 논리 곱 연산하여 신호(UPT3)를 생성한다.
곱셈기(198)는 전압(V11)에 비율(B)을 곱하여 과전류 기준 전압(VTM2)을 생성한다. 비율(B)는 OCP 전압(VDCP)를 과전류 임계 전압(VCP)으로 나눈 값일 수 있고, 1이상일 수 있다.
비교기(199)는 과전류 기준 전압(VTM2)과 전압(V9)을 비교한 결과에 따라 최대 온타임 신호(TOM2)를 생성한다. 비교기(199)의 반전 단자(-)에 전압(V9)이 입력되고, 비반전 단자(+)에 과전류 기준 전압(VTM2)이 입력된다. 비교기(199)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨을 출력하고, 그렇지 않은 경우 로우 레벨을 출력한다.
도 13은 제4 실시 예에 따른 과전류 보호 회로 동작을 설명하기 위한 파형도이다.
시점 T40에 신호(TOSR)가 하이 레벨로 상승하고, 스위치(193, 200)가 턴 온 되면, 전압(V10) 및 전압(V11)은 전압원(VR1)의 전압으로 설정되고, 과전류 기준 전압(VTM2)은 B*VR1의 전압으로 초기화된다.
시점 T41에 신호(TOSR)가 로우 레벨로 하강하고, 신호(TOS)가 하이 레벨로 상승하며, 신호(PWM)가 하이 레벨로 상승한다. 시점 T42에 신호(PWM)가 로우 레벨로 하강한다.
기간 T41-T42 동안 전압(V9)은 라인 주기 피크(VIP)에 따르는 전류(I6)에 의해 증가하고, 전압(V10)은 전압(V9)을 따라 증가한다. 시점 T43에 신호(PWM)가 하이 레벨로 상승하고, 시점 T44에 신호(PWM)가 로우 레벨로 하강한다. 기간 T42-T43 동안 전압(V10)은 일정하게 유지되고, 기간 T43-T44 동안 전압(V9)은 라인 주기 피크(VIP)에 따르는 전류(I6)에 의해 증가하고, 전압(V10)은 전압(V9)을 따라 증가한다.
시점 T45에 감지 전압(VS)이 과전류 임계 전압(VCP)에 도달하여 신호(OCD)가 하이 레벨로 상승한다. 시점 T45에 신호(PWM)에 로우 레벨로 하강하면, 신호(UPT3)가 하이 레벨이 되고, 스위치(195)가 턴 온 된다. 전압(V11)은 전압(V10)에 따라 결정되고, 과전류 기준 전압(VTM2)은 전압(V11)에 따라 결정된다.
시점 T455에 신호(PWM)가 하이 레벨로 상승하고, 신호(UPT3)가 로우 레벨로 하강한다. 시점 T46에 신호(PWM)가 로우 레벨로 하강하면, 비교기(196)의 출력, 신호(TOS), 및 신호(OCD)가 하이 레벨이므로, 신호(UPT3)가 하이 레벨로 상승한다.
기간 T455-T46 동안 전압(V9)은 라인 주기 피크(VIOP)에 따르는 전류(I6)로 증가하고, 전압(V10)은 전압(V9)에 따라 증가한다. 시점 T46에 스위치(195)가 턴 온 되고, 전압(V11)은 전압(V10)에 따라 결정되고, 과전류 기준 전압(VTM2)은 전압(V11)에 따라 결정된다.
이와 같은 방식으로 시점 T47, T48, 및 T49 마다, 과전류 기준 전압(VTM2)이 결정된다. 도 13에서는 과전류 기준 전압(VTM2)이 기간 T45-T49 동안 단계적으로 감소하고, 시점 T49 이후에 일정하게 유지되는 것으로 도시되어 있으나 발명이 이에 한정되는 것은 아니다.
전압(V10)의 피크가 점차 감소하여 전압(V11)을 초과하지 않는 경우, 비교기(196)의 출력은 하이 레벨이므로, 비교기(196)의 출력에 따라 신호(UPT3)는 변하지 않는다. 그러나 시점 T50에 전압(V10)이 신호(PWM)의 하이 레벨 기간 중 전압(V11)을 초과하면, 비교기(196)의 출력이 로우 레벨이 되어 신호(UPT3)는 로우 레벨이 된다. 도 13에서는 과전류 임계 기간 중 시점 T50 이후에 전압(V10)의 피크가 전압(V11) 보다 높아 과전류 기준 전압(VTM2)은 변하지 않는 것으로 도시되어 있다.
이와 같이, 과전류 임계 기간 동안 가장 짧은 온타임(TON2)에 따라 과전류 기준 전압(VTM2)이 결정된다.
기간 T40-T51 동안 전압(V9)이 과전류 기준 전압(VTM2)에 도달하지 않으므로, 최대 온타임 신호(TOM2)는 하이 레벨로 유지된다.
시점 T50 이후에 비교기(196)의 출력이 로우 레벨이므로, 시점 T50 이후에는 신호(UPT3)가 하이 레벨로 상승하지 않는다.
시점 T51 이후에 감지 전압(VS)의 피크는 과전류 임계 전압(VCP)보다 작다. 따라서 시점 T51에 신호(OCD)는 로우 레벨로 하강한다. 시점 T51 이후의 최대 온타임은 신호(PWM)가 하이 레벨로 상승한 시점부터, 최대 온타임 신호(TOM2)가 로우 레벨로 하강하는 시점까지의 기간이다.
시점 T52에 신호(PWM)가 하이 레벨로 상승하여 전력 스위치(M)가 턴 온 된다. 시점 T53에 전압(V9)이 과전류 기준 전압(VTM2)에 도달하여 최대 온타임 신호(TOM2)가 로우 레벨로 하강하고, 전력 스위치(M)는 시점 T53에 턴 오프 된다. 이와 같이, 신호(PWM)의 하강 에지 시점 T54이 최대 온타임 신호(TOM2)의 하강 에지 시점 T53 보다 늦게 발생하는 경우, 전력 스위치(M)의 온타임은 시점 T52부터 최대 온타임 신호(TOM2)의 하강 에지 시점 T53까지의 기간으로 제한된다.
도 13에 도시된 바와 같이, 신호(PWM)는 시점 T56에 로우 레벨로 하강하지만, 전압(V9)이 전압(VTM2)에 도달하는 시점 T55에 최대 온타임 신호(TOM2)가 로우 레벨로 하강하여, 전력 스위치(M)가 턴 오프 된다.
도 13에서 정상 상태에서 감지 전압(VS)의 피크를 이은 점선(DL5)이 도시되어 있다. 과부하 상태가 발생하더라도, 최대 온타임 신호(TOM2)에 의해 스위치 전류(IS)의 피크가 제한되어, 점선(DL5)을 벗어난 감지 전압(VS)의 피크는 점선(DL6)에 따라 제어될 수 있다.
이와 같이, 점선(DL6)의 피크가 OCP 전압(VDCP)과 동일할 때, 최대 온타임 신호(TOM2)의 하강 에지가 발생한다.
감지 전압(VS)의 피크가 과전류 임계 전압(VCP)에 도달하더라도, 신호(TOS)가 하이 레벨이 아닌 경우, 감지 전압(VS)의피크는 점선(DL5)과 같이 라인 입력 전압(VIN)을 따라 제어될 수 있다. 즉, 최대 온타임의 설정 기간이 아닌 경우에는 과전류 임계 전압(VCP)을 이용해 최대 온타임을 설정하지 않는다.
앞서 설명한 제3 실시 예와 동일한 내용에 대해서는 생략한다.
이와 같이, 모든 실시 예는 과전류 조건에서 스위치 전류의 피크가 라인 입력 전압의 형태(shape)나 영교차 시점에 동기된 정현파를 따르도록 제어한다.
모든 실시 예는 과전류 조건에서 스위치 전류의 최대 피크가 라인 입력 전압에 무관하게 OCP 전압에 대응하는 값으로 일정하도록 제어한다.
과전류 조건은 스위치 전류의 피크가 정상 상태의 피크와 OCP 전압에 대응하는 전류 값 이하인 조건을 의미한다.
이상에서 복수의 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러변형 및 개량 형태또한 본 발명의 권리범위에 속하는 것이다.
1: 역률 보상 회로
10: 스위치 제어 회로
20: 트랜스포머
30: 듀티 생성기
40, 50, 60, 70: 과전류 보호 회로

Claims (21)

  1. 라인 입력 전압을 출력으로 변환하는 스위치, 및
    상기 스위치의 전류를 제어하는 과전류 보호 회로를 포함하고,
    상기 과전류 보호 회로는
    과전류 조건에서 상기 스위치 전류의 피크를 상기 라인 입력 전압에 동기된 정현파를 따르도록 제어하거나, 상기 스위치 전류의 최대 피크를 일정하게 제어하는 역률 보상 회로.
  2. 제1항에 있어서,
    상기 과전류 보호 회로는,
    상기 라인 입력 전압의 주기 단위 피크인 라인 주기 피크에 따른 제1 전류를 생성하는 제1 전류원,
    상기 라인 입력 전압에 대응하는 라인 검출 전압에 따른 제2 전류를 생성하는 제2 전류원,
    상기 제1 전류원에 의해 증가하는 제1 전압이 과전류 보호 임계 전압에 도달한지 판단하는 비교기, 및
    상기 비교기의 출력에 따라 상기 제2 전류가 공급되는 커패시터를 포함하고,
    상기 비교기의 출력에 동기되어 상기 커패시터의 전압을 샘플링하여 정규 과전류 보호 기준을 생성하는 역률 보상 회로.
  3. 제2 항에 있어서,
    상기 과전류 보호 회로는,
    상기 제1 전류원에 연결되어 있는 일단을 포함하는 제1 커패시터, 및
    상기 제1 커패시터에 병렬 연결되어 있는 트랜지스터를 더 포함하고,
    상기 트랜지스터는 소정의 주기를 가지는 클록 신호에 따라 스위칭 동작하는 역률 보상 회로.
  4. 제2 항에 있어서,
    상기 과전류 보호 회로는,
    상기 제2 전류원과 상기 커패시터 사이에 연결되어 있는 제1 트랜지스터, 및
    상기 커패시터에 병렬 연결되어 있는 제2 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터는 상기 비교기의 출력에 따라 스위칭 동작하는 역률 보상 회로.
  5. 제2 항에 있어서,
    상기 과전류 보호 회로는,
    상기 제1 전압을 소정 주기의 클록 신호에 따라 리셋하고, 상기 클록 신호와 상기 비교기의 출력에 기초하여 생성되는 신호에 따라 상기 커패시터의 전압을 샘플링하는 역률 보상 회로.
  6. 제1항에 있어서,
    상기 과전류 보호 회로는,
    상기 라인 입력 전압의 라인 주기 단위로 상기 스위치 전류의 피크에 대응하는 감지 전압 피크를 생성하는 피크 검출부, 및
    소정의 설정 기간 동안 소정의 과전류 보호 임계 전압 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 기준에 대응하는 과전류 기준 전압을 설정하고, 상기 감지 전압 피크 및 상기 과전류 기준 전압에 따라 최대 온타임을 산출하는 최대 온타임 산출부를 포함하는 역률 보상 회로.
  7. 제6항에 있어서,
    상기 최대 온타임 산출부는,
    상기 설정 기간 동안 상기 과전류 보호 임계 전압에 따르는 제1 전류를 생성하는 전류원, 및
    상기 전류원에 연결되어 있는 커패시터를 포함하고,
    상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하여 상기 과전류 기준 전압을 생성하는 역률 보상 회로.
  8. 제7항에 있어서,
    상기 최대 온타임 산출부는,
    상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를 더 포함하고,
    상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기되는 역률 보상 회로.
  9. 제6항에 있어서,
    상기 최대 온타임 산출부는,
    상기 설정 기간이 아닌 비설정 기간 동안, 상기 감지 전압 피크에 따르는 제2 전류를 생성하는 전류원,
    상기 전류원에 연결되어 있는 커패시터, 및
    상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고,
    상기 최대 온타임은 상기 비교기의 출력에 따라 결정되는 역률 보상 회로.
  10. 제1항에 있어서,
    상기 과전류 보호 회로는,
    상기 라인 입력 전압을 검출하여 라인 검출 전압을 생성하는 라인 전압 검출부,
    상기 라인 입력 전압의 라인 주기단위 피크인 라인 주기 피크를 검출하는피크 검출부, 및
    상기 스위치 전류의 피크가 임계 값과 동일한 과전류 임계 기간 동안, 상기 라인 검출 전압 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 기준에 대응하는 과전류 기준전압을 설정하고, 상기라인 주기 피크 및 상기 PWM 신호에 기초하여 생성되는 전압과 상기 과전류 기준전압을 비교할 결과에 따라최대 온타임을 산출하는 최대 온타임 산출부를 포함하는
    역률 보상 회로.
  11. 제10항에 있어서,
    상기 최대 온타임 산출부는,
    상기 과전류 임계 기간 동안 상기 라인 검출 전압에 따르는 제1 전류를 생성하는 전류원, 및
    상기 전류원에 연결되어 있는 커패시터를 포함하고,
    상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하여 상기 과전류 기준 전압을 생성하는
    역률 보상 회로.
  12. 제11항에 있어서,
    상기 최대 온타임 산출부는,
    상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를 더 포함하고,
    상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기되는 역률 보상 회로.
  13. 제11항에 있어서,
    상기 최대 온타임 산출부는,
    상기 샘플링 된 전압에 제1 비율을 곱하여 상기 과전류 기준 전압을 생성하고,
    상기 제1 비율은 소정의 과전류 보호 임계 전압에 대한 상기 임계 값에 대응하는 과전류 임계 전압의 비율인 역률 보상 회로.
  14. 제10항에 있어서,
    상기 최대 온타임 산출부는,
    상기 과전류 임계 기간 후, 상기 라인 주기 피크에 따르는 제2 전류를 생성하는 전류원,
    상기 전류원에 연결되어 있는 커패시터, 및
    상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고,
    상기 최대 온타임은 상기 비교기의 출력에 따라 결정되는 역률 보상 회로.
  15. 제1항에 있어서,
    상기 과전류 보호 회로는,
    상기 라인 입력 전압의 라인 주기단위 피크인 라인 주기 피크를 검출하는 피크검출부, 및
    상기 스위치 전류의 피크가 임계 값과 동일할 때의 라인 주기 피크 및 상기 스위치의 스위칭 동작을 제어하는 PWM 신호를 이용하여 과전류 임계 기간 동안 과전류 기준에 대응하는 과전류 기준전압을 설정하고, 상기라인 주기 피크 및 상기 PWM 신호에 기초하여 생성되는 전압과 상기 과전류 기준전압을 비교할 결과에 따라최대 온타임을 산출하는 최대 온타임 산출부를 포함하고,
    상기 과전류 임계 기간은 상기 스위치 전류가 상기 임계 값과 동일한 기간인
    역률 보상 회로.
  16. 제15항에 있어서,
    상기 최대 온타임 산출부는,
    상기 과전류 임계 기간 동안 상기 라인 주기 피크에 따르는 제1 전류를 생성하는 전류원, 및
    상기 전류원에 연결되어 있는 커패시터를 포함하고,
    상기 PWM 신호에 따른 기간 동안 상기 제1 전류를 상기 커패시터에 공급하여 제1 전압을 생성하고, 상기 제1 전압을 샘플링하며, 상기 과전류 임계 기간 중 샘플링된 전압 중 최소 전압에 기초하여 상기 과전류 기준 전압을 생성하는
    역률 보상 회로.
  17. 제16항에 있어서,
    상기 최대 온타임 산출부는,
    상기 제1 전압과 상기 샘플링된 전압을 비교하는 비교기, 및
    상기 PWM 신호 및 상기 비교기의 출력에 따라 샘플링 동작을 제어하는 논리 게이트를 더 포함하고,
    상기 제1 전압이 상기 샘플링된 전압 이상일 때, 상기 논리 게이트는 상기 비교기 출력에 따라 상기 샘플링 동작을 디스에이블하는 역률 보상 회로.
  18. 제17항에 있어서,
    상기 최대 온타임 산출부는,
    상기 PWM 신호에 따라 스위칭 동작하는 제1 스위치를 통해 상기 제1 전압에 의해 충전되는 제1 커패시터, 및
    상기 논리 게이트의 출력에 따라 스위칭 동작하는 제2 스위치를 통해 상기 제1 커패시터의 전압에 의해 충전되는 제2 커패시터를 더 포함하고,
    상기 비교기의 제1 입력 단자는 상기 제1 커패시터의 일단에 연결되고, 상기 비교기의 제2 입력 단자는 상기 제2 커패시터의 일단에 연결되어 있는 역률 보상 회로.
  19. 제16항에 있어서,
    상기 최대 온타임 산출부는,
    상기 커패시터에 병렬 연결되어 있고, 상기 PWM 신호가 반전된 신호에 따라 스위칭 동작하는 트랜지스터를 더 포함하고,
    상기 제1 전압의 샘플링 주기는 상기 PWM 신호에 동기되는 역률 보상 회로.
  20. 제16항에 있어서,
    상기 최대 온타임 산출부는,
    상기 샘플링 된 전압에 제1 비율을 곱하여 상기 과전류 기준 전압을 생성하고,
    상기 제1 비율은 소정의 과전류 보호 임계 전압에 대한 상기 임계 값에 대응하는 과전류 임계 전압의 비율인 역률 보상 회로.
  21. 제15항에 있어서,
    상기 최대 온타임 산출부는,
    상기 과전류 임계 기간 후, 상기 라인 주기 피크에 따르는 제2 전류를 생성하는 전류원,
    상기 전류원에 연결되어 있는 커패시터, 및
    상기 커패시터의 전압과 상기 과전류 기준 전압을 비교하는 비교기를 포함하고,
    상기 최대 온타임은 상기 비교기의 출력에 따라 결정되는 역률 보상 회로.
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