JP2018157714A

JP2018157714A - 力率改善回路、力率改善システム、力率改善システムの制御方法及びプログラム

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Publication number: JP2018157714A
Application number: JP2017053981A
Authority: JP
Inventors: 安藤　勉; Tsutomu Ando; 勉安藤
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2017-03-21
Filing date: 2017-03-21
Publication date: 2018-10-04
Anticipated expiration: 2037-03-21
Also published as: JP6874973B2

Abstract

【課題】力率改善回路の小型化を図る。【解決手段】力率改善システムは、第１チョークコイルＬ１、第２チョークコイルＬ２、第３チョークコイルＬ３、第１スイッチング素子Ｑ１〜第１０スイッチング素子Ｑ１０及びコンデンサＣ１を備える力率改善回路１と、制御部と、を備える。制御部は、Ｑ６〜Ｑ１０のそれぞれをＱ１〜Ｑ５のそれぞれに対して反転動作させる制御を行う。【選択図】図５

Description

本発明は、力率改善回路、力率改善システム、力率改善システムの制御方法及びプログラムに関する。

スイッチング素子を用いる電源回路などでは、力率の改善が求められる場合がある。
特許文献１には、関連する技術として、負荷に応じてスイッチング素子の数を変更することで電源の力率を改善する技術が記載されている。

特開２０１３−１４３８９６号公報

ところで、図９に記載する比較対象の力率改善回路では、スイッチング素子Ｑ１のスイッチングによって流れるリップル電流は、チョークコイルＬ１のインダクタ値を決定する要因となる。その結果、ブリッジダイオードを有する力率改善回路で使用されるチョークコイルと同様の比較的大きなインダクタンス値で、かつ、比較的大きな定格電流の特性を有する２つのチョークコイルが必要となる。その結果、図９に記載する力率改善回路は大きくなってしまうという欠点があった。
また、コンデンサＣ１に流れるリップル電流についても、ブリッジダイオードを有する力率改善回路と同様のリップル電流が流れる。そのため、コンデンサＣ１としては、リップル電流を許容できる容量のコンデンサが必要である。その結果、図９に記載する力率改善回路はコンデンサの観点からも大きくなってしまうという欠点があった。

本発明は、上記の課題を解決することのできる力率改善回路、力率改善システム、力率改善システムの制御方法及びプログラムを提供することを目的としている。

上記目的を達成するために、本発明は、第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、を備え、第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第２端子とが接続され、前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、力率改善回路である。

また、本発明は、上記の力率改善回路と、前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御し、前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御する制御部と、を備える力率改善システムである。

また、本発明は、第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、を備え、第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第１端子とが接続され、前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、力率改善回路と、前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムの制御方法であって、前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御することを含む力率改善システムの制御方法である。

また、本発明は、第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、を備え、第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第２端子とが接続され、前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、力率改善回路と、前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムのコンピュータに、前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御することを実行させるプログラムである。

本発明によれば、力率改善回路の小型化を図ることができる。

本発明の第１の実施形態による力率改善システムの構成の一例を示す図である。本発明の第１の実施形態による力率改善回路における波形の一例を示す図である。本発明の第２の実施形態による力率改善回路の構成の一例を示す図である。本発明の第２の実施形態による力率改善回路における波形の一例を示す図である。本発明の第３の実施形態による力率改善回路の構成の一例を示す図である。本発明の第３の実施形態による力率改善回路における波形の一例を示す図である。本発明の実施形態による力率改善回路の最小構成を示す図である。少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。比較対象の力率改善回路の構成の一例を示す図である。

＜第１の実施形態＞
本発明の第１の実施形態による力率改善システム２の構成と動作について説明する。
力率改善システム２は、図１に示すように、力率改善回路１と、制御部１０と、を備える。
力率改善回路１は、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４、ダイオードＤ５、ダイオードＤ６、ダイオードＤ７及びコンデンサＣ１を備える。

入力ＡＣ電源の第１端子と、チョークコイルＬ１の第１端子と、ダイオードＤ６のアノードと、ダイオードＤ１のカソードとが接続される。

チョークコイルＬ１の第２端子と、スイッチング素子Ｑ１のドレインと、ダイオードＤ３のアノードとが接続される。入力ＡＣ電源の第２端子と、チョークコイルＬ２の第１端子と、ダイオードＤ７のアノードとが接続される。チョークコイルＬ２の第２端子と、スイッチング素子Ｑ２のドレインと、ダイオードＤ４のアノードとが接続される。

ダイオードＤ６のカソードと、チョークコイルＬ３の第１端子と、ダイオードＤ７のカソードとが接続される。

チョークコイルＬ３の第２端子と、スイッチング素子Ｑ３のドレインと、ダイオードＤ５のアノードとが接続される。

ダイオードＤ３のカソードと、ダイオードＤ４のカソードと、ダイオードＤ５のカソードと、コンデンサＣ１の第１端子と、負荷の第１端子とが接続される。

スイッチング素子Ｑ１のソースと、スイッチング素子Ｑ２のソースと、スイッチング素子Ｑ３のソースと、コンデンサＣ１の第２端子と、ダイオードＤ１のアノードと、ダイオードＤ２のアノードと、負荷の第２端子とが接続される。

入力ＡＣ電源のライン１側が＋、ライン２側が−の場合、制御部１０は、スイッチング素子Ｑ２が常にオン状態となるように、スイッチング素子Ｑ２を制御する。制御部１０は、スイッチング素子Ｑ１と、スイッチング素子Ｑ３とがスイッチングし、出力コンデンサＣ１の両端の電圧が一定にし、かつ、チョークコイルＬ１に流れる電流を正弦波状に制御する。

スイッチング素子Ｑ１がオン状態になると、チョークコイルＬ１、スイッチング素子Ｑ１、スイッチング素子Ｑ２、チョークコイルＬ２を流れる電流ループと、チョークコイルＬ１、スイッチング素子Ｑ１、ダイオードＤ２を流れる電流ループとが生じる。このとき、チョークコイルＬ１にエネルギーが蓄積される。

また、制御部１０がスイッチング素子Ｑ１とスイッチング素子Ｑ３とを制御し、図２に示すように、スイッチング素子Ｑ１とスイッチング周期が同一で、かつ、位相が１８０度ずれたスイッチングを行うスイッチング素子Ｑ３がオン状態になる。すると、ダイオードＤ６、チョークコイルＬ３、スイッチング素子Ｑ３、スイッチング素子Ｑ２、チョークコイルＬ２を流れる電流ループと、ダイオードＤ６、チョークコイルＬ３、スイッチング素子Ｑ３、ダイオードＤ２を流れる電流ループとが生じする。このとき、チョークコイルＬ３にエネルギーが蓄積される。

次に、制御部１０がスイッチング素子Ｑ１を制御し、スイッチング素子Ｑ１がオフ状態になると、チョークコイルＬ１に蓄えられたエネルギーは、ダイオードＤ３を通してコンデンサＣ１に流れる。そのコンデンサＣ１に流れるエネルギーの一部は、スイッチング素子Ｑ２とチョークコイルＬ２を通って、入力ＡＣ電源に戻る。また、そのコンデンサＣ１に流れるエネルギーの残りの部分は、ダイオードＤ２を通して入力ＡＣ電源に戻る。

制御部１０がスイッチング素子Ｑ３がオフ状態になるように制御した場合も同様に、チョークコイルＬ３に蓄えられたエネルギーは、ダイオードＤ５を通して出力コンデンサＣ１に流れる。そのコンデンサＣ１に流れるエネルギーの一部は、スイッチング素子Ｑ２とチョークコイルＬ２を通って、入力ＡＣ電源に戻る。また、そのコンデンサＣ１に流れるエネルギーの残りの部分は、ダイオードＤ２を通って入力ＡＣ電源に戻る。

上述のように、リターン電流としてスイッチング素子Ｑ２とチョークコイルＬ２とを流れる電流ループ、及び、ダイオードＤ２を流れる電流ループとが生じる。このとき、チョークコイルＬ２は、周波数が高くなるとインピーダンスが高くなる。そのため、商用周波数５０Ｈｚ／６０Ｈｚの電流成分は、スイッチング素子Ｑ２とチョークコイルＬ２とを流れる。また、スイッチング周波数の電流成分は、ダイオードＤ２を流れる。

入力ＡＣ電源のライン１側が−、ライン２側が＋の場合の力率改善回路１の動作は、上記の説明においてスイッチング素子Ｑ１をスイッチング素子Ｑ２、スイッチング素子Ｑ２をスイッチング素子Ｑ１、ダイオードＤ３をダイオードＤ４、ダイオードＤ２をダイオードＤ１、ダイオードＤ６をダイオードＤ７にそれぞれ置き換えた場合の動作になる。
なお、力率改善回路１がこのような動作を行う場合、力率改善回路１における波形は、図２に示すように、信号振幅の大きい出力信号を生成するときには、デューティ比の大きい制御信号の波形とし、信号振幅の小さい出力信号を生成するときには、デューティ比の小さい制御信号の波形となる。

以上、本発明の第１の実施形態による力率改善システム２について説明した。力率改善システム２において、力率改善回路１は、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４、ダイオードＤ５、ダイオードＤ６、ダイオードＤ７、及び、コンデンサＣ１を備える。入力ＡＣ電源の第１端子と、チョークコイルＬ１の第１端子と、ダイオードＤ６のアノードと、ダイオードＤ１のカソードとが接続される。チョークコイルＬ１の第２端子と、スイッチング素子Ｑ１のドレインと、ダイオードＤ３のアノードとが接続される。入力ＡＣ電源の第２端子と、チョークコイルＬ２の第１端子と、ダイオードＤ７のアノードとが接続される。チョークコイルＬ２の第２端子と、スイッチング素子Ｑ２のドレインと、ダイオードＤ４のアノードとが接続される。ダイオードＤ６のカソードと、チョークコイルＬ３の第１端子と、ダイオードＤ７のカソードとが接続される。チョークコイルＬ３の第２端子と、スイッチング素子Ｑ３のドレインと、ダイオードＤ５のアノードとが接続される。ダイオードＤ３のカソードと、ダイオードＤ４のカソードと、ダイオードＤ５のカソードと、コンデンサＣ１の第１端子と、負荷の第１端子とが接続される。スイッチング素子Ｑ１のソースと、スイッチング素子Ｑ２のソースと、スイッチング素子Ｑ３のソースと、コンデンサＣ１の第２端子と、ダイオードＤ１のアノードと、ダイオードＤ２のアノードと、負荷の第２端子とが接続される。制御部１０は、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３のそれぞれを制御する。

図９に記載の比較対象の力率改善回路は、チョークコイルＬ１、チョークコイルＬ２、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４、ダイオードＤ１１、ダイオードＤ１２、及び、コンデンサＣ１、を備える。

チョークコイルＬ１の第１端子と、ダイオードＤ１のカソードと、ダイオードＤ６のアノードとが接続される。
チョークコイルＬ１の第２端子と、第１スイッチング素子Ｑ１のドレインと、ダイオードＤ３のアノードとが接続される。
チョークコイルＬ２の第１端子と、ダイオードＤ２のカソードと、ダイオードＤ１２のアノードとが接続される。
チョークコイルＬ２の第２端子と、第２スイッチング素子Ｑ２のドレインと、ダイオードＤ４のアノードとが接続される。
ダイオードＤ３のカソードと、ダイオードＤ４のカソードと、ダイオードＤ１１のカソードと、ダイオードＤ１２のカソードとが接続される。
第１スイッチング素子Ｑ１のソースと、第２スイッチング素子Ｑ２のソースと、ダイオードＤ１のアノードと、ダイオードＤ２のアノードとが接続される。
なお、入力ＡＣ電源の第１端子は、チョークコイルＬ１の第１端子に接続され、入力ＡＣ電源の第２端子は、チョークコイルＬ２の第１端子に接続されている。
また、コンデンサＣ１の第１端子は、ダイオードＤ３のカソードに接続され、コンデンサＣ１の第２端子は、第１スイッチング素子Ｑ１のソースに接続されている。

入力ＡＣ電源のライン１側が＋、ライン２側が−の場合、スイッチング素子Ｑ２は常時オン状態に制御される。この状態でスイッチング素子Ｑ１はパルス幅制御され、入力電流が正弦波状になる。スイッチング素子Ｑ１がオン状態に制御される場合、電流はチョークコイルＬ１、スイッチング素子Ｑ１、スイッチング素子Ｑ２、チョークコイルＬ２を流れるループと、チョークコイルＬ１、スイッチング素子Ｑ１、ダイオードＤ２を流れるループとができる。また、スイッチング素子Ｑ１がオフ状態の場合、チョークコイルＬ１、ダイオードＤ３、コンデンサＣ１、スイッチング素子Ｑ２、チョークコイルＬ２を流れるループと、チョークコイルＬ１、ダイオードＤ３、コンデンサＣ１、ダイオードＤ２を流れるループとができる。スイッチング素子Ｑ２、インダクタＬ２側を流れるループは、商用周波数（５０Ｈｚ／６０Ｈｚ）の電流が流れるループである。また、ダイオードＤ２側を流れるループは、スイッチング素子Ｑ１による高周波の電流成分（リップル電流）が流れるループである。
したがって、スイッチング素子Ｑ１のスイッチングによって流れるリップル電流は、チョークコイルＬ１のインダクタ値を決定する要因となる。その結果、ブリッジダイオードを有する力率改善回路で使用されるチョークコイルと同様の比較的大きなインダクタンス値で、かつ、比較的大きな定格電流の特性を有する２つのチョークコイルが必要となる。

一方、上述のようにすれば、スイッチング素子Ｑ１とスイッチングの位相が１８０度ずれたスイッチング素子Ｑ３を含めた回路を本発明の第１の実施形態による力率改善回路１のように構成することができ、チョークコイルＬ１に流れる電流は、２分の１になり、かつ、入力ＡＣ電源のライン１とライン２に流れるリップル電流が図９に示す力率改善回路と同一であると仮定すると、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３のそれぞれのインダクタンス値も１／２になる。したがって、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３のそれぞれの小型化を図ることができる。また、コンデンサＣ１に流れるリップル電流は、図９に示す力率改善回路におけるコンデンサＣ１に流れるリップル電流に比べ位相が１８０度ずれ、波高値が２分の１になる。そのため、本発明の力率改善回路では、許容リップル電流の小さなコンデンサを使用することができ、コンデンサＣ１の小型化を図ることができる。

＜第２の実施形態＞
本発明の第２の実施形態による力率改善回路１の構成について説明する。
本発明の第２の実施形態による力率改善回路１は、図３に示すように、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４、スイッチング素子Ｑ５、スイッチング素子Ｑ６、スイッチング素子Ｑ７、ダイオードＤ３、ダイオードＤ４、ダイオードＤ５、コンデンサＣ１、及び、制御部１０を備える。

図３に示す本発明の第２の実施形態による力率改善回路１は、本発明の第１の実施形態による力率改善回路１におけるダイオードＤ１をスイッチング素子Ｑ４に変更し、ダイオードＤ２をスイッチング素子Ｑ５に変更し、ダイオードＤ６をスイッチング素子Ｑ６に変更し、ダイオードＤ７をスイッチング素子Ｑ７に変更した構成である。また、制御部１０は、図４に示すタイミングチャートのように、入力ＡＣのライン１が＋、ライン２が−のときには、スイッチング素子Ｑ５とスイッチング素子Ｑ６をオン状態に制御し、スイッチング素子Ｑ４とスイッチング素子Ｑ７をオフ状態に制御する。また、制御部１０は、ライン１が−、ライン２が＋のときには、スイッチング素子Ｑ４とスイッチング素子Ｑ７をオン状態に制御し、スイッチング素子Ｑ５とスイッチング素子Ｑ６をオフ状態に制御する。他の動作は、本発明の第１の実施形態による力率改善回路１と同様である。
このようにすれば、本発明の第２の実施形態による力率改善回路１は、本発明の第１の実施形態による力率改善回路１におけるダイオードを導通損失の少ないスイッチング素子に置き換えることにより、本発明の第１の実施形態による力率改善回路１に比べて損失を低減することができる。

＜第３の実施形態＞
本発明の第３の実施形態による力率改善回路１の構成について説明する。
本発明の第３の実施形態による力率改善回路１は、図５に示すように、チョークコイルＬ１、チョークコイルＬ２、チョークコイルＬ３、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４、スイッチング素子Ｑ５、スイッチング素子Ｑ６、スイッチング素子Ｑ７、スイッチング素子Ｑ８、スイッチング素子Ｑ９、スイッチング素子Ｑ１０、コンデンサＣ１、及び、制御部１０を備える。

図５に示す本発明の第３の実施形態による力率改善回路１は、本発明の第２の実施形態による力率改善回路１におけるダイオードＤ３をスイッチング素子Ｑ８に変更し、ダイオードＤ４をスイッチング素子Ｑ９に変更し、ダイオードＤ５をスイッチング素子Ｑ１０に変更した構成である。また、制御部１０は、図６に示すタイミングチャートのように、スイッチング素子Ｑ８、スイッチング素子Ｑ９、スイッチング素子Ｑ１０のそれぞれをスイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３のそれぞれに対して反転動作させる制御を行う。
このようにすれば、本発明の第３の実施形態による力率改善回路１は、本発明の第２の実施形態による力率改善回路１におけるダイオードを導通損失の少ないスイッチング素子に置き換えることにより、本発明の第２の実施形態による力率改善回路１に比べて損失を低減することができる。

本発明の実施形態による最小構成の力率改善回路１について説明する。
本発明の実施形態による最小構成の力率改善回路１は、図７に示すように、第１チョークコイルＬ１、第２チョークコイルＬ２、第３チョークコイルＬ３、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３、第４スイッチング素子ＳＷ４、第５スイッチング素子ＳＷ５、第６スイッチング素子ＳＷ６、第７スイッチング素子ＳＷ７、第８スイッチング素子ＳＷ８、第９スイッチング素子ＳＷ９、第１０スイッチング素子ＳＷ１０、及び、コンデンサＣ１、を備える。

第１チョークコイルＬ１の第１端子と、第９スイッチング素子ＳＷ９の第１端子と、第４スイッチング素子ＳＷ４の第２端子とが接続される。
第１チョークコイルＬ１の第２端子と、第１スイッチング素子ＳＷ１の第１端子と、第６スイッチング素子ＳＷ６の第１端子とが接続される。
第２チョークコイルＬ２の第１端子と、第１０スイッチング素子ＳＷ１０の第１端子とが接続される。
第２チョークコイルＬ２の第２端子と、第２スイッチング素子ＳＷ２の第１端子と、第７スイッチング素子ＳＷ７の第１端子とが接続される。
第９スイッチング素子ＳＷ９の第２端子と、第３チョークコイルＬ３の第１端子と、第１０スイッチング素子ＳＷ１０の第２端子とが接続される。
第３チョークコイルＬ３の第２端子と、第３スイッチング素子ＳＷ３の第１端子と、第８スイッチング素子ＳＷ８の第１端子とが接続される。
第６スイッチング素子ＳＷ６の第２端子と、第７スイッチング素子ＳＷ７の第２端子と、第８スイッチング素子ＳＷ８の第２端子と、コンデンサＣ１の第１端子と、負荷の第１端子とが接続される。
第１スイッチング素子ＳＷ１の第２端子と、第２スイッチング素子ＳＷ２の第２端子と、第３スイッチング素子ＳＷ３の第２端子と、コンデンサＣ１の第２端子と、第４スイッチング素子ＳＷ４の第２端子と、第５スイッチング素子ＳＷ５の第２端子と、負荷の第２端子とが接続される。
このようにすれば、力率改善回路１は、力率改善回路の小型化を図ることができる。

なお、本発明の実施形態における記憶部や記憶装置（レジスタ、ラッチを含む）は、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部や記憶装置は、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

本発明の実施形態における記憶部のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

本発明の実施形態について説明したが、上述の電源システム１、電源装置２、不具合判定装置３０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図８は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図８に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の電源システム１、電源装置２、不具合判定装置３０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

ストレージ８の例としては、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、追加、種々の省略、置き換え、変更を行ってよい。

１・・・力率改善回路
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・制御部
Ｌ１、Ｌ２、Ｌ３・・・チョークコイル
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０・・・スイッチング素子
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７・・・ダイオード
Ｃ１・・・コンデンサ

Claims

第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、
を備え、
第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第１端子とが接続され、
前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、
第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、
前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、
前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、
前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、
前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、
前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、
力率改善回路。
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子、前記第６スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、及び、前記第１０スイッチング素子のそれぞれは、トランジスタスイッチである。
請求項１に記載の力率改善回路。
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子、前記第９スイッチング素子、及び、前記第１０スイッチング素子のそれぞれは、トランジスタスイッチであり、
前記第６スイッチング素子、前記第７スイッチング素子、及び、前記第８スイッチング素子のそれぞれは、ダイオードである、
請求項１に記載の力率改善回路。
前記第１スイッチング素子、前記第２スイッチング素子、及び、前記第３スイッチング素子のそれぞれは、トランジスタスイッチであり、
前記第４スイッチング素子、前記第５スイッチング素子、前記第６スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、及び、前記第１０スイッチング素子のそれぞれは、ダイオードである、
請求項１に記載の力率改善回路。
請求項１から請求項４の何れか一項に記載の力率改善回路と、
前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御し、前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御する制御部と、
を備える力率改善システム。
第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、を備え、第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第２端子とが接続され、前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、力率改善回路と、前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムの制御方法であって、
前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御することを含む力率改善システムの制御方法。
第１チョークコイル、第２チョークコイル、第３チョークコイル、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子、第８スイッチング素子、第９スイッチング素子、第１０スイッチング素子、及び、コンデンサＣ１、を備え、第１チョークコイルの第１端子と、第９スイッチング素子の第１端子と、第４スイッチング素子の第２端子とが接続され、前記第１チョークコイルの第２端子と、第１スイッチング素子の第１端子と、第６スイッチング素子の第１端子とが接続され、第２チョークコイルの第１端子と、第１０スイッチング素子の第１端子とが接続され、前記第２チョークコイルの第２端子と、第２スイッチング素子の第１端子と、第７スイッチング素子の第１端子とが接続され、前記第９スイッチング素子の第２端子と、第３チョークコイルの第１端子と、前記第１０スイッチング素子の第２端子とが接続され、前記第３チョークコイルの第２端子と、第３スイッチング素子の第１端子と、第８スイッチング素子の第１端子とが接続され、前記第６スイッチング素子の第２端子と、前記第７スイッチング素子の第２端子と、前記第８スイッチング素子の第２端子と、コンデンサの第１端子と、負荷の第１端子とが接続され、前記第１スイッチング素子の第２端子と、前記第２スイッチング素子の第２端子と、前記第３スイッチング素子の第２端子と、前記コンデンサの第２端子と、前記第４スイッチング素子の第２端子と、前記第５スイッチング素子の第２端子と、前記負荷の第２端子とが接続される、力率改善回路と、前記力率改善回路における第１スイッチング素子、第２スイッチング素子、及び、第３スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムのコンピュータに、
前記第１スイッチング素子と前記第３スイッチング素子とを位相が１８０度ずれた制御信号で制御することを実行させるプログラム。