JP6874973B2 - 力率改善システム、力率改善システムの制御方法及びプログラム - Google Patents
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特許文献1には、関連する技術として、負荷に応じてスイッチング素子の数を変更することで電源の力率を改善する技術が記載されている。
また、コンデンサC1に流れるリップル電流についても、ブリッジダイオードを有する力率改善回路と同様のリップル電流が流れる。そのため、コンデンサC1としては、リップル電流を許容できる容量のコンデンサが必要である。その結果、図9に記載する力率改善回路はコンデンサの観点からも大きくなってしまうという欠点があった。
本発明の第1の実施形態による力率改善システム2の構成と動作について説明する。
力率改善システム2は、図1に示すように、力率改善回路1と、制御部10と、を備える。
力率改善回路1は、チョークコイルL1、チョークコイルL2、チョークコイルL3、スイッチング素子Q1、スイッチング素子Q2、スイッチング素子Q3、ダイオードD1、ダイオードD2、ダイオードD3、ダイオードD4、ダイオードD5、ダイオードD6、ダイオードD7及びコンデンサC1を備える。
なお、力率改善回路1がこのような動作を行う場合、力率改善回路1における波形は、図2に示すように、信号振幅の大きい出力信号を生成するときには、デューティ比の大きい制御信号の波形とし、信号振幅の小さい出力信号を生成するときには、デューティ比の小さい制御信号の波形となる。
チョークコイルL1の第2端子と、第1スイッチング素子Q1のドレインと、ダイオードD3のアノードとが接続される。
チョークコイルL2の第1端子と、ダイオードD2のカソードと、ダイオードD12のアノードとが接続される。
チョークコイルL2の第2端子と、第2スイッチング素子Q2のドレインと、ダイオードD4のアノードとが接続される。
ダイオードD3のカソードと、ダイオードD4のカソードと、ダイオードD11のカソードと、ダイオードD12のカソードとが接続される。
第1スイッチング素子Q1のソースと、第2スイッチング素子Q2のソースと、ダイオードD1のアノードと、ダイオードD2のアノードとが接続される。
なお、入力AC電源の第1端子は、チョークコイルL1の第1端子に接続され、入力AC電源の第2端子は、チョークコイルL2の第1端子に接続されている。
また、コンデンサC1の第1端子は、ダイオードD3のカソードに接続され、コンデンサC1の第2端子は、第1スイッチング素子Q1のソースに接続されている。
したがって、スイッチング素子Q1のスイッチングによって流れるリップル電流は、チョークコイルL1のインダクタ値を決定する要因となる。その結果、ブリッジダイオードを有する力率改善回路で使用されるチョークコイルと同様の比較的大きなインダクタンス値で、かつ、比較的大きな定格電流の特性を有する2つのチョークコイルが必要となる。
本発明の第2の実施形態による力率改善回路1の構成について説明する。
本発明の第2の実施形態による力率改善回路1は、図3に示すように、チョークコイルL1、チョークコイルL2、チョークコイルL3、スイッチング素子Q1、スイッチング素子Q2、スイッチング素子Q3、スイッチング素子Q4、スイッチング素子Q5、スイッチング素子Q6、スイッチング素子Q7、ダイオードD3、ダイオードD4、ダイオードD5、コンデンサC1、及び、制御部10を備える。
このようにすれば、本発明の第2の実施形態による力率改善回路1は、本発明の第1の実施形態による力率改善回路1におけるダイオードを導通損失の少ないスイッチング素子に置き換えることにより、本発明の第1の実施形態による力率改善回路1に比べて損失を低減することができる。
本発明の第3の実施形態による力率改善回路1の構成について説明する。
本発明の第3の実施形態による力率改善回路1は、図5に示すように、チョークコイルL1、チョークコイルL2、チョークコイルL3、スイッチング素子Q1、スイッチング素子Q2、スイッチング素子Q3、スイッチング素子Q4、スイッチング素子Q5、スイッチング素子Q6、スイッチング素子Q7、スイッチング素子Q8、スイッチング素子Q9、スイッチング素子Q10、コンデンサC1、及び、制御部10を備える。
このようにすれば、本発明の第3の実施形態による力率改善回路1は、本発明の第2の実施形態による力率改善回路1におけるダイオードを導通損失の少ないスイッチング素子に置き換えることにより、本発明の第2の実施形態による力率改善回路1に比べて損失を低減することができる。
本発明の実施形態による最小構成の力率改善回路1は、図7に示すように、第1チョークコイルL1、第2チョークコイルL2、第3チョークコイルL3、第1スイッチング素子SW1、第2スイッチング素子SW2、第3スイッチング素子SW3、第4スイッチング素子SW4、第5スイッチング素子SW5、第6スイッチング素子SW6、第7スイッチング素子SW7、第8スイッチング素子SW8、第9スイッチング素子SW9、第10スイッチング素子SW10、及び、コンデンサC1、を備える。
第1チョークコイルL1の第2端子と、第1スイッチング素子SW1の第1端子と、第6スイッチング素子SW6の第1端子とが接続される。
第2チョークコイルL2の第1端子と、第10スイッチング素子SW10の第1端子とが接続される。
第2チョークコイルL2の第2端子と、第2スイッチング素子SW2の第1端子と、第7スイッチング素子SW7の第1端子とが接続される。
第9スイッチング素子SW9の第2端子と、第3チョークコイルL3の第1端子と、第10スイッチング素子SW10の第2端子とが接続される。
第3チョークコイルL3の第2端子と、第3スイッチング素子SW3の第1端子と、第8スイッチング素子SW8の第1端子とが接続される。
第6スイッチング素子SW6の第2端子と、第7スイッチング素子SW7の第2端子と、第8スイッチング素子SW8の第2端子と、コンデンサC1の第1端子と、負荷の第1端子とが接続される。
第1スイッチング素子SW1の第2端子と、第2スイッチング素子SW2の第2端子と、第3スイッチング素子SW3の第2端子と、コンデンサC1の第2端子と、第4スイッチング素子SW4の第2端子と、第5スイッチング素子SW5の第2端子と、負荷の第2端子とが接続される。
このようにすれば、力率改善回路1は、力率改善回路の小型化を図ることができる。
図8は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ5は、図8に示すように、CPU6、メインメモリ7、ストレージ8、インターフェース9を備える。
例えば、上述の電源システム1、電源装置2、不具合判定装置30、その他の制御装置のそれぞれは、コンピュータ5に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ8に記憶されている。CPU6は、プログラムをストレージ8から読み出してメインメモリ7に展開し、当該プログラムに従って上記処理を実行する。また、CPU6は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ7に確保する。
図8は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ5は、図8に示すように、CPU6、メインメモリ7、ストレージ8、インターフェース9を備える。
例えば、上述の電源システム1、電源装置2、不具合判定装置30、その他の制御装置のそれぞれは、コンピュータ5に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ8に記憶されている。CPU6は、プログラムをストレージ8から読み出してメインメモリ7に展開し、当該プログラムに従って上記処理を実行する。また、CPU6は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ7に確保する。
5・・・コンピュータ
6・・・CPU
7・・・メインメモリ
8・・・ストレージ
9・・・インターフェース
10・・・制御部
L1、L2、L3・・・チョークコイル
Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10・・・スイッチング素子
D1、D2、D3、D4、D5、D6、D7・・・ダイオード
C1・・・コンデンサ
Claims (6)
- 第1チョークコイル、第2チョークコイル、第3チョークコイル、第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、第4スイッチング素子、第5スイッチング素子、第6スイッチング素子、第7スイッチング素子、第8スイッチング素子、第9スイッチング素子、第10スイッチング素子、及び、コンデンサ、
を備え、
第1チョークコイルの第1端子と、第9スイッチング素子の第1端子と、第4スイッチング素子の第1端子とが接続され、
前記第1チョークコイルの第2端子と、第1スイッチング素子の第1端子と、第6スイッチング素子の第1端子とが接続され、
第2チョークコイルの第1端子と、前記第5スイッチング素子の第1端子と、第10スイッチング素子の第1端子とが接続され、
前記第2チョークコイルの第2端子と、第2スイッチング素子の第1端子と、第7スイッチング素子の第1端子とが接続され、
前記第9スイッチング素子の第2端子と、第3チョークコイルの第1端子と、前記第10スイッチング素子の第2端子とが接続され、
前記第3チョークコイルの第2端子と、第3スイッチング素子の第1端子と、第8スイッチング素子の第1端子とが接続され、
前記第6スイッチング素子の第2端子と、前記第7スイッチング素子の第2端子と、前記第8スイッチング素子の第2端子と、前記コンデンサの第1端子と、負荷の第1端子とが接続され、
前記第1スイッチング素子の第2端子と、前記第2スイッチング素子の第2端子と、前記第3スイッチング素子の第2端子と、前記コンデンサの第2端子と、前記第4スイッチング素子の第2端子と、前記第5スイッチング素子の第2端子と、前記負荷の第2端子とが接続され、
前記第1チョークコイルの第1端子と前記第2チョークコイルの第1端子に対して交流電力が入力される、
力率改善回路と、
前記力率改善回路における第1スイッチング素子、第2スイッチング素子、及び、第3スイッチング素子を少なくとも制御し、前記第1スイッチング素子と前記第3スイッチング素子とを位相が180度ずれた制御信号で制御する制御部と、
を備える力率改善システム。 - 前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、前記第4スイッチング素子、前記第5スイッチング素子、前記第6スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、及び、前記第10スイッチング素子のそれぞれは、トランジスタスイッチである、
請求項1に記載の力率改善システム。 - 前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、前記第4スイッチング素子、前記第5スイッチング素子、前記第9スイッチング素子、及び、前記第10スイッチング素子のそれぞれは、トランジスタスイッチであり、
前記第6スイッチング素子、前記第7スイッチング素子、及び、前記第8スイッチング素子のそれぞれは、ダイオードである、
請求項1に記載の力率改善システム。 - 前記第1スイッチング素子、前記第2スイッチング素子、及び、前記第3スイッチング素子のそれぞれは、トランジスタスイッチであり、
前記第4スイッチング素子、前記第5スイッチング素子、前記第6スイッチング素子、前記第7スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、及び、前記第10スイッチング素子のそれぞれは、ダイオードである、
請求項1に記載の力率改善システム。 - 第1チョークコイル、第2チョークコイル、第3チョークコイル、第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、第4スイッチング素子、第5スイッチング素子、第6スイッチング素子、第7スイッチング素子、第8スイッチング素子、第9スイッチング素子、第10スイッチング素子、及び、コンデンサ、を備え、第1チョークコイルの第1端子と、第9スイッチング素子の第1端子と、第4スイッチング素子の第1端子とが接続され、前記第1チョークコイルの第2端子と、第1スイッチング素子の第1端子と、第6スイッチング素子の第1端子とが接続され、第2チョークコイルの第1端子と、前記第5スイッチング素子の第1端子と、第10スイッチング素子の第1端子とが接続され、前記第2チョークコイルの第2端子と、第2スイッチング素子の第1端子と、第7スイッチング素子の第1端子とが接続され、前記第9スイッチング素子の第2端子と、第3チョークコイルの第1端子と、前記第10スイッチング素子の第2端子とが接続され、前記第3チョークコイルの第2端子と、第3スイッチング素子の第1端子と、第8スイッチング素子の第1端子とが接続され、前記第6スイッチング素子の第2端子と、前記第7スイッチング素子の第2端子と、前記第8スイッチング素子の第2端子と、前記コンデンサの第1端子と、負荷の第1端子とが接続され、前記第1スイッチング素子の第2端子と、前記第2スイッチング素子の第2端子と、前記第3スイッチング素子の第2端子と、前記コンデンサの第2端子と、前記第4スイッチング素子の第2端子と、前記第5スイッチング素子の第2端子と、前記負荷の第2端子とが接続され、前記第1チョークコイルの第1端子と前記第2チョークコイルの第1端子に対して交流電力が入力される、力率改善回路と、前記力率改善回路における第1スイッチング素子、第2スイッチング素子、及び、第3スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムの制御方法であって、
前記第1スイッチング素子と前記第3スイッチング素子とを位相が180度ずれた制御信号で制御することを含む力率改善システムの制御方法。 - 第1チョークコイル、第2チョークコイル、第3チョークコイル、第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、第4スイッチング素子、第5スイッチング素子、第6スイッチング素子、第7スイッチング素子、第8スイッチング素子、第9スイッチング素子、第10スイッチング素子、及び、コンデンサ、を備え、第1チョークコイルの第1端子と、第9スイッチング素子の第1端子と、第4スイッチング素子の第1端子とが接続され、前記第1チョークコイルの第2端子と、第1スイッチング素子の第1端子と、第6スイッチング素子の第1端子とが接続され、第2チョークコイルの第1端子と、前記第5スイッチング素子の第1端子と、第10スイッチング素子の第1端子とが接続され、前記第2チョークコイルの第2端子と、第2スイッチング素子の第1端子と、第7スイッチング素子の第1端子とが接続され、前記第9スイッチング素子の第2端子と、第3チョークコイルの第1端子と、前記第10スイッチング素子の第2端子とが接続され、前記第3チョークコイルの第2端子と、第3スイッチング素子の第1端子と、第8スイッチング素子の第1端子とが接続され、前記第6スイッチング素子の第2端子と、前記第7スイッチング素子の第2端子と、前記第8スイッチング素子の第2端子と、前記コンデンサの第1端子と、負荷の第1端子とが接続され、前記第1スイッチング素子の第2端子と、前記第2スイッチング素子の第2端子と、前記第3スイッチング素子の第2端子と、前記コンデンサの第2端子と、前記第4スイッチング素子の第2端子と、前記第5スイッチング素子の第2端子と、前記負荷の第2端子とが接続され、前記第1チョークコイルの第1端子と前記第2チョークコイルの第1端子に対して交流電力が入力される、力率改善回路と、前記力率改善回路における第1スイッチング素子、第2スイッチング素子、及び、第3スイッチング素子を少なくとも制御する制御部と、を備える力率改善システムのコンピュータに、
前記第1スイッチング素子と前記第3スイッチング素子とを位相が180度ずれた制御信号で制御することを実行させるプログラム。
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JP2017053981A JP6874973B2 (ja) | 2017-03-21 | 2017-03-21 | 力率改善システム、力率改善システムの制御方法及びプログラム |
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JP2008125310A (ja) * | 2006-11-15 | 2008-05-29 | Sakae Shibazaki | スイッチング電源装置 |
JP2009290950A (ja) * | 2008-05-28 | 2009-12-10 | Kaga Electronics Co Ltd | 電源システム |
JP5720168B2 (ja) * | 2010-10-14 | 2015-05-20 | サンケン電気株式会社 | スイッチング電源装置 |
KR101420516B1 (ko) * | 2012-10-30 | 2014-07-16 | 삼성전기주식회사 | 역률 개선 회로 및 역률 개선 제어 방법 |
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