JP2014090656A - 力率改善回路及び力率改善制御方法 - Google Patents

力率改善回路及び力率改善制御方法 Download PDF

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Abstract

【課題】入出力電圧のリップルを抑制してＥＭＩノイズを減少させることができるとともに、スイッチのターンオン時に発生するスイッチング損失を最小化し、効率を最大化することができる力率改善回路及び力率改善制御方法を提供する。
【解決手段】本発明による力率改善回路２００は、ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路を複数個連結したブーストコンバータ回路と、前記ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにスナバ用インダクタ及びスナバ用スイッチを含むスナバ回路３０、３１、３８と、を備えるものである。
【選択図】図４

Description

本発明は、力率改善回路及び力率改善制御方法に関する。
人類の生活を便利にする様々な電子機器、情報通信機器が開発されている。このような家庭用または産業用機器は、ＡＣ電圧をＤＣ電圧に変換させるＡＣ−ＤＣ電源装置を必要としており、最近、中・大容量の電源装置の必要性が高まっている。
電源装置の中・大容量化により、非常に厳しい電力品質基準が適用されており、これを満たすためには、力率を改善するための回路が必ず必要となる。力率を改善するための回路としては、電力用半導体素子を利用して制御信号により制御できるアクティブＰＦＣ（Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）技術が公知されている。
しかし、既存のアクティブＰＦＣ技術が適用される回路は、低い効率、高い内部電流、入力電圧リップル、及びＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズのため、１ｋｗ以上の中・大容量のＡＣ−ＤＣ電源装置に適用することが困難であるという問題がある。
本発明は、上記の問題点を解決するためのものであって、１ｋｗ以上の中・大容量のＡＣ−ＤＣ電源装置を利用しながらも、入出力電圧のリップルを抑制してＥＭＩノイズを減少させることができるアクティブＰＦＣ回路を提供することをその目的とする。
また、中・大容量の電源装置でスイッチに導通される電流の大きさが大きくなることにより、スイッチのターンオン時に発生するスイッチング損失を最小化し、効率を最大化することができる力率改善回路及び力率改善制御方法を提供することをその目的とする。
本発明の一実施形態による力率改善回路は、ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路を複数個連結したブーストコンバータ回路と、ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにスナバ用インダクタ及びスナバ用スイッチを含むスナバ回路と、を備えることを特徴とする。
本発明の他の実施形態による力率改善回路において、ブーストコンバータ回路は、ブースト用キャパシタをさらに含むことを特徴とする。
本発明の他の実施形態による力率改善回路において、ブースト用インダクタは、一端から電流が入力され、他端に整流用ダイオードとブースト用スイッチが連結されることを特徴とする。
本発明の他の実施形態による力率改善回路において、スナバ回路は、ブースト用スイッチと並列に連結されていることを特徴とする。
本発明の他の実施形態による力率改善回路において、スナバ用スイッチは、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成されることを特徴とする。
本発明の他の実施形態による力率改善回路において、スナバ用スイッチは、ブースト用スイッチがターンオン（Ｔｕｒｎ Ｏｎ）される前にターンオンされるように制御されることを特徴とする。
本発明の他の実施形態による力率改善回路において、ブースト用スイッチがターンオンされる場合、実質的に零電圧がかかるように（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）スナバ用スイッチが制御されることを特徴とする。
本発明のさらに他の実施形態による力率改善回路は、ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路と、ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにＮ個のスナバ用インダクタ及びＮ個のスナバ用スイッチを含むスナバ回路と、を備えており、Ｎは１以上の自然数であることを特徴とする。
本発明の他の実施形態による力率改善回路において、Ｎ個のブースト用インダクタは、それぞれ３６０°／Ｎの位相差を有することを特徴とする。
本発明のさらに他の実施形態による力率改善回路は、ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路と、ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにＮ個のスナバ用スイッチ及びＭ個のスナバ用インダクタを含むスナバ回路と、を備えており、ＮとＭはＮ＞Ｍを満たす自然数であることを特徴とする。
本発明のさらに他の実施形態による力率改善回路は、ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路を備えており、Ｎ個のブースト回路内のそれぞれのブースト用インダクタは３６０°／Ｎの位相差を有し、Ｎは２以上の整数であることを特徴とする。
本発明の一実施形態による力率改善制御方法は、第１位相を有する第１ブースト用インダクタを駆動する第１ブースト用スイッチをターンオン（Ｔｕｒｎ Ｏｎ）する前に、第１スナバ用スイッチをターンオンするように制御する段階と、第２位相を有する第２ブースト用インダクタを駆動する第２ブースト用スイッチをターンオンする前に、第２スナバ用スイッチをターンオンするように制御する段階と、を含むことを特徴とする。
本発明の他の実施形態による力率改善制御方法は、第Ｎ位相を有する第Ｎブースト用インダクタを駆動する第Ｎブースト用スイッチをターンオンする前に、第Ｎスナバ用スイッチをターンオンするように制御する段階をさらに含み、Ｎは３以上の自然数であることを特徴とする。
本発明の他の実施形態による力率改善制御方法において、第１位相と第２位相は所定の位相差を有することを特徴とする。
本発明の他の実施形態による力率改善制御方法は、ブースト用スイッチがターンオンされる場合、実質的に零電圧がかかるように（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）スナバ用スイッチを制御する段階をさらに含むことを特徴とする。
さらに、本発明によると、力率改善回路を含む半導体チップが提供される。
本発明によると、既存のＰＦＣ回路に比べ、入力電流及び出力電圧のリップルを顕著に減少させてＥＭＩノイズを減少させることができ、ＥＭＩフィルタのサイズを著しく減少させることができる。
一方、スナバ回路をインターリーブして、ＰＦＣ回路のスイッチのターンオン時に発生しえる損失を最小化することにより、電源装置の効率を増大させることができ、スイッチング損失の減少によって電源装置のスイッチング周波数を高めることができるため、ＡＣ−ＤＣ電源装置のサイズを著しく減少させることができる効果がある。
本発明による例示的な２相インターリーブブーストＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路を図示したものである。 本発明による例示的なＮ相インターリーブブーストＰＦＣ回路を図示したものである。 本発明による例示的な２相インターリーブアクティブスナバＰＦＣ回路を図示したものである。 本発明による例示的なＮ相インターリーブアクティブスナバＰＦＣ回路を図示したものである。 本発明による例示的な他の２相インターリーブアクティブスナバＰＦＣ回路を図示したものである。 本発明による例示的な他のＮ相インターリーブアクティブスナバＰＦＣ回路を図示したものである。 本発明による例示的な力率改善制御方法を説明するためのフローチャートである。 本発明による例示的な２相インターリーブアクティブスナバＰＦＣ回路のスイッチング信号と電流波形を図示したグラフである。 図８のスイッチング信号と電流波形を拡大して図示したグラフである。 従来のＰＦＣ回路と本発明によるインターリーブアクティブスナバＰＦＣ回路の性能を比較したグラフである。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
図１は、本発明の例示的な２相インターリーブブーストＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路を図示したものである。
図１を参照すると、インターリーブブーストＰＦＣ回路１００は、異なる位相を有する２個のブーストコンバータ回路１０、１１を含んでおり、電流を蓄積するためのキャパシタを含むことができる。
ブーストコンバータ回路１０は、ブースト用インダクタＬ１、整流用ダイオードＢＤ１及びブースト用スイッチＱ１を含んでおり、ブースト用インダクタＬ１の一端から電流Ｉ１が入力され、他端に整流用ダイオードＢＤ１とブースト用スイッチＱ１を直接連結することができる。同様に、ブーストコンバータ回路１１は、ブースト用インダクタＬ２、整流用ダイオードＢＤ２及びブースト用スイッチＱ２を含む。
ＡＣ電源装置からの電流（Ｉｉｎ）は、ダイオードを経てインターリーブブーストＰＦＣ回路１００に入力され、２個のブーストコンバータ回路１０とブーストコンバータ回路１１は、互いに並列に連結させることができる。この場合、入力電流（Ｉｉｎ）は、各ブーストコンバータ回路１０、１１に分けて入力される（Ｉｉｎ＝Ｉ１＋Ｉ２）。また、ブースト用スイッチＱ１、Ｑ２がターンオン（Ｔｕｒｎ Ｏｎ）される場合に発生する電流損失は、整流用ダイオードＢＤ１、ＢＤ２に流れる電流によって増加される。
ブーストコンバータ回路１０とブーストコンバータ回路１１は、並列に連結され、１８０°の位相差を有するように設計することができる。この場合、それぞれのブースト用インダクタには、１８０°の位相差を有する電流がそれぞれ流れるため、ブースト用インダクタのリップル電流が互いに相殺される。結果的に、入力電流のリップルを著しく減少することができる。また、インターリーブブーストＰＦＣ回路１００は、並列に連結されたそれぞれのブーストコンバータ回路１０、１１に、全体出力電力がスイッチング周期の間に時間差を持って均等に分担されるように動作することができる。これにより、入力電流のリップルと出力電圧のリップルを同時に減少させることができる。
従って、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を除去するためのフィルタのサイズを著しく減少させることができ、ＰＦＣ回路の導通損失も減少させることができる。
図２は、本発明によるＮ相インターリーブブーストＰＦＣ回路を図示したものである。
図２のＮ相インターリーブブーストＰＦＣ回路は、図１に図示した２相インターリーブブーストＰＦＣ回路がＮ相に拡大適用されることができることを図示したものである。即ち、図１の２相インターリーブブーストＰＦＣ回路は、本発明を説明するために例示的に図示したものに過ぎず、３相、４相、５相等に拡大適用することができる。ブースト用インダクタＬ１、Ｌ２、…、Ｌｎのうち一部は、１個のカップリングされたインダクタで構成させることもできる。即ち、一つ以上のブースト用インダクタがカップリングされて小さい巻線で構成することができ、回路を含む半導体の体積を減少させるように設計することができる。
Ｎ相インターリーブブーストＰＦＣ回路には、図１で説明したブーストコンバータ回路１０、１１がＮ個並列に連結させることができる。これにより、それぞれのブーストコンバータ回路１０、１１、１８に全体出力電力が分担されることができる。また、それぞれのブーストコンバータ回路１０、１１、１８は、互いに３６０°／Ｎの位相差を有するように動作させることができ、ブースト用インダクタに流れる電流が互いに相殺されるため、入力電流のリップルを著しく減少することができる。図１で説明したＥＭＩフィルタサイズの減少、回路の導通損失の減少効果がＮ相インターリーブブーストＰＦＣ回路からも導き出されるということは自明である。
以下、図３を参照して、本発明の例示的な他の実施形態について説明する。
図３は、本発明による例示的な２相インターリーブアクティブスナバＰＦＣ回路を図示したものである。
図３を参照すると、２相インターリーブアクティブスナバＰＦＣ回路２００は、図１に図示したインターリーブブーストＰＦＣ回路１００に二つのスナバ回路３０、３１を連結したものである。インターリーブブーストＰＦＣ回路１００についての詳細な説明は、図１及び図２を参照した説明と重複されるため省略する。スナバ回路３０には、スナバ用インダクタＬＳ１とスナバ用スイッチＳ１が含まれ、直列に連結することができる。同様に、スナバ回路３１には、スナバ用インダクタＬＳ２とスナバ用スイッチＳ２が含まれる。
スナバ回路３０、３１は、スナバ用スイッチＳ１、Ｓ２をそれぞれ含んでおり、制御信号に応じてスイッチングがなされるように動作させることができる。そのために、スナバ用スイッチＳ１、Ｓ２は、トランジスタで構成され、トランジスタを制御することにより、スイッチングがなされることができる。スナバ用スイッチが半導体素子で構成されて制御されるため、「アクティブ」スナバ回路と称する。また、前記スナバ用スイッチＳ１、Ｓ２は、上述のトランジスタの他にも、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成することができる。
スナバ回路３０、３１は、ブースト用スイッチＱ１、Ｑ２にそれぞれ並列に連結させることができる。スナバ回路３０、３１は、ブースト用スイッチＱ１、Ｑ２がターンオンされる直前の短い時間のみ導通されるように制御することができる。即ち、ブースト用スイッチＱ１、Ｑ２がターンオンされる直前にスナバ用スイッチＳ１、Ｓ２がターンオンされてスナバ回路３０、３１を短い時間導通させ、スナバ回路３０、３１とブースト用スイッチＱ１、Ｑ２をともに一定時間導通させることにより、零電圧（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）ターンオン条件を満たすように制御することができる。
スナバ回路３０、３１が上記のようにブースト用スイッチＱ１、Ｑ２のソフトターンオンスイッチング条件を作り、零電圧条件を満たすように制御することにより、ブースト用スイッチＱ１、Ｑ２のターンオンスイッチング損失を最小化することができる。
また、スナバ回路３０、３１は、ブースト用スイッチＱ１、Ｑ２がターンオンされる前の短い時間のみ回路に連結されるため、ブースト用スイッチＱ１、Ｑ２のターンオンスイッチング損失を最小化しながらも、スナバ回路３０、３１自体の損失も最小化することができる。
このようにソフトターンオンスイッチング条件及び零電圧条件を満たすために、ブースト用スイッチＱ１、Ｑ２及びスナバ用スイッチＳ１、Ｓ２は、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成することができる。
図４は、例示的なＮ相インターリーブアクティブスナバＰＦＣ回路を図示したものである。
図３の２相インターリーブアクティブスナバＰＦＣ回路をＮ相に拡大適用することができるということは勿論である。図４を参照すると、インターリーブアクティブスナバＰＦＣ回路２００は、Ｎ個のスナバ回路３０、３１、３８を含んでいる。図２で説明したように、Ｎ個のブースト用インダクタＬ１、Ｌ２、…、Ｌｎは、互いに３６０°／Ｎの位相差を有するように具現することができ、これにより、Ｎ個のスナバ用インダクタＬＳ１、ＬＳ２、…、ＬＳｎは、互いに３６０°／Ｎの位相差を有することになる。
スナバ回路３０、３１、３８は、ブースト用スイッチＱ１、Ｑ２、…、Ｑｎにそれぞれ並列に連結されるように設計することができ、スナバ用スイッチＳ１、Ｓ２、…、Ｓｎは、ブースト用スイッチＱ１、Ｑ２、…、Ｑｎがターンオンされる前の短い時間のみターンオンされるように制御することができる。そのために、スナバ用スイッチＳ１、Ｓ２、…、Ｓｎは、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成することができる。
一方、スナバ用インダクタＬＳ１、ＬＳ２、…、ＬＳｎは、非常に小さいインダクタンス値を有しており、一部または全部がエア−コア（Ａｉｒ−Ｃｏｒｅ）形態の小さい巻線でカップリングされて構成されることもできる。また、スナバ用インダクタは、一部または全部をブースト用インダクタとカップリングさせて構成することができ、チップのサイズを最小化することができる様々な形態の設計が可能である。
このようなＮ相インターリーブアクティブスナバＰＦＣ回路は、それぞれのブースト回路が並列に連結されて３６０°／Ｎの位相差を有しており、これによって電流が互いに相殺されるため、入力電流のリップルを著しく減少することができる。これにより、ＥＭＩフィルタサイズの減少、回路の導通損失の減少効果を導き出すことができる。
さらに、スナバ回路３０、３１、３８がブースト用スイッチＱ１、Ｑ２、…、Ｑｎそれぞれのソフトターンオンスイッチング条件／零電圧条件を満たすように制御することにより、ブースト用スイッチＱ１、Ｑ２、…、Ｑｎのスイッチング損失を著しく減少することができる。
以下、図５を参照して、本発明の例示的な他の実施形態について説明する。
図５は、さらに他の例示的な２相インターリーブアクティブスナバＰＦＣ回路を図示したものである。
図５を参照すると、２相インターリーブアクティブスナバＰＦＣ回路３００は、図１に図示したインターリーブブーストＰＦＣ回路１００にスナバ回路５０を連結したものである。スナバ回路５０は、２個のスナバ用スイッチＳ１、Ｓ２と１個のスナバ用インダクタＬＳを含む。
スナバ用スイッチＳ１とスナバ用インダクタＬＳは、ブースト用スイッチＱ１に並列に連結され、スナバ用スイッチＳ２とスナバ用インダクタＬＳは、ブースト用スイッチＱ２に並列に連結されて、スナバ用インダクタＬＳの一端は、スナバ用スイッチＳ１、Ｓ２それぞれに直接連結されている。即ち、スナバ用スイッチＳ１、Ｓ２が１個のスナバ用インダクタＬＳを共有して動作するように設計することができる。
このようにスナバ回路５０は、複数個のスナバ用スイッチを１個のスナバ用インダクタＬＳを共有して具現することができる。そのために、それぞれのスナバ用スイッチＳ１、Ｓ２は、フローティングゲートドライバを必要とする。
スナバ用スイッチＳ１、Ｓ２は、図３で説明したように、ブースト用スイッチＱ１、Ｑ２がそれぞれターンオンされる前にターンオンされ、ブースト用スイッチとともに所定時間導通されるように具現させることができる。また、スナバ用スイッチＳ１、Ｓ２は、ソフトターンオンスイッチング条件及び零電圧条件を満たすように具現することができ、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成することもできる。
図６は、例示的な他のＮ相インターリーブアクティブスナバＰＦＣ回路を図示したものである。
図５の２相インターリーブアクティブスナバＰＦＣ回路は、Ｎ相に拡大適用されることができる。図６を参照すると、スナバ回路５０は、Ｎ個のスナバ用スイッチＳ１、Ｓ２、…、Ｓｎ及び１個のスナバ用インダクタＬＳを備えている。Ｎ個のスナバ用スイッチが１個のスナバ用インダクタＬＳと直接連結されて前記スナバ用インダクタＬＳを共有する。即ち、Ｎ個のスナバ用スイッチＳ１、Ｓ２、…、Ｓｎそれぞれは、スナバ用インダクタＬＳとともにＮ個のブースト用スイッチＱ１、Ｑ２、…、Ｑｎにそれぞれ並列に連結される。
Ｎ個のスナバ用スイッチＳ１、Ｓ２、…、Ｓｎは、それぞれ対応するブースト用スイッチＱ１、Ｑ２、…、Ｑｎがターンオンされる前にターンオンされ、ブースト用スイッチＱ１、Ｑ２、…、Ｑｎをソフトターンオンスイッチング条件及び零電圧条件を満たすように具現させることができるということは、図５と同様である。
図６で、Ｎ個のスナバ用スイッチＳ１、Ｓ２、…、Ｓｎが１個のスナバ用インダクタＬＳを共有することで図示したが、Ｎ個のスナバ用スイッチＳ１、Ｓ２、…、ＳｎがＭ個のスナバ用インダクタＬＳを共有するように設計されてもよい（Ｎ＞Ｍ）。即ち、Ｎ個のうち一部は第１スナバ用インダクタと連結され、他の一部は第２スナバ用インダクタと連結され、さらに他の一部は第Ｍスナバ用インダクタと連結されるように具現させることができる。同一のスナバ用インダクタを共有するスナバ用スイッチは、フローティングゲートドライバを必要とする。
スナバ用スイッチＳ１、Ｓ２、…、Ｓｎは、スナバ用インダクタＬＳと連結されて、対応するブースト用スイッチＱ１、Ｑ２、…、Ｑｎそれぞれに並列に連結させることができる。スナバ用インダクタＬＳは、Ｎ個のスナバ用スイッチの一部により共有されていてもよく、１個のスナバ用スイッチにのみ連結されていてもよい。
Ｍ個のスナバ用インダクタＬＳの一部または全部は、エア−コア（Ａｉｒ−ｃｏｒｅ）形態にカップリングされて小さい巻線で構成されてもよく、Ｎ個のブースト用インダクタにカップリングされるように設計されてもよい。
このようなＮ相インターリーブアクティブスナバＰＦＣ回路も、それぞれのブースト回路が並列に連結されて３６０°／Ｎの位相差を有しており、これにより電流が互いに相殺されるため、入力電流のリップルが減少される。また、スナバ回路３０、３１、３８をブースト用スイッチＱ１、Ｑ２、…、Ｑｎそれぞれのソフトターンオンスイッチング条件／零電圧条件を満たすように制御することにより、ブースト用スイッチＱ１、Ｑ２、…、Ｑｎのスイッチング損失を著しく減少させることができる。
以下、本発明を説明するために、図７を参照して、例示的な力率改善制御方法について説明する。
互いに３６０°／Ｎの位相差を有するＮ個のブーストコンバータ回路とＮ個のスナバ回路を備えたインターリーブアクティブスナバＰＦＣコンバータ回路を制御することにする。それぞれのブーストコンバータ回路とスナバ回路は位相差を有するため、時間差を持って順に制御される（Ｓ６０）。第１のブースト用スイッチＱ１がターンオンされる前に、第１のスナバ用スイッチＳ１がターンオンされる（Ｓ７０）。スナバ用スイッチＳ１がターンオンされた後には、第１のブースト用スイッチＱ１をターンオンする（Ｓ８０）。
第１のスナバ用スイッチＳ１及び第１のブースト用スイッチＱ１がターンオン状態を維持している短い時間に、第１のスナバ用スイッチＳ１及び第１のブースト用スイッチＱ１をともに制御することができる。この場合、電力回路にスナバ用スイッチが非常に短い瞬間のみ連結されるため、スナバ回路による損失が最小化され、実質的に零電圧スイッチングがなされることができる。このような零電圧スイッチングを実現するために、スナバ用スイッチ及びブースト用スイッチは、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成することができる。
第１のスナバ用スイッチＳ１により、ブースト用スイッチＱ１がソフトスイッチングされると、次の位相のスイッチが全体スイッチングの数（Ｎ）より小さいか否かを判定し（Ｓ９０）、全体スイッチングの数（Ｎ）より小さい場合には、次の位相のブーストコンバータ回路とスナバ回路を駆動させる。全てのスイッチがスイッチングされると終了する。
図８は、本発明による例示的な２相インターリーブアクティブスナバＰＦＣ回路のスイッチング信号と電流波形を図示したグラフである。
図８を参照すると、ブースト用スイッチＱ１、Ｑ２は、時間差を持って周期的にターンオンされる。ブースト用スイッチＱ１、Ｑ２がターンオンされる前の短い瞬間のみ、スナバ用スイッチＳ１、Ｓ２がターンオンされることを確認することができる。ブースト用インダクタＬ１、Ｌ２は、互いに１８０°の位相差を有して、ブースト用スイッチＱ１がターンオンされるとブースト用インダクタＬ１における電流が増加し、ブースト用スイッチＱ２がターンオンされるとブースト用インダクタＬ２における電流が増加することが周期的に繰り返される。図８には、説明の便宜上２相の回路のみを例示的に図示したが、図７の力率改善制御方法によってＮ相の回路にも適用され得るということは、上記で説明したとおりである。
図９は、図８のスイッチング信号と電流波形を拡大図示したグラフである。
図９を参照すると、ブースト用スイッチＱ１がターンオンされる前にスナバ用スイッチＳ１がターンオンされ、一定の遅延時間（ＴＱ１−Ｄ）後にブースト用スイッチＱ１がターンオンされる。また、スナバ用スイッチＳ１をターンオンする時にブースト用スイッチＱ１が零電圧ターンオン条件を発生させるように制御することができ、これにより、ブースト用スイッチＱ１のターンオンスイッチング損失を最小化することができる。
ブースト用スイッチＱ１がターンオンされると、スナバ用スイッチＳ１は、ブースト用スイッチとともに短い時間（ＴＳ１−ＰＷ）のみターンオン状態を維持してからターンオフされる。スナバ用スイッチＳ１がターンオンされる短い時間（ＴＳ１−ＰＷ）は、スイッチ動作の特性、ゲート電圧レベル、スナバ用インダクタンス、入出力電流などを考慮して様々な方式で決定することができ、特定方式に限定されず、スナバ用スイッチＳ１をターンオンする時間を決定するための様々な方式が本発明の範囲に含まれる。
図１０は、従来のＰＦＣ回路と本発明によるインターリーブアクティブスナバＰＦＣ回路の性能を比較したグラフである。
従来のＰＦＣ回路は、ブースト用スイッチＱ１のターンオン時のスイッチング損失が大きいため、電流（ＩＱ１）がスイッチング前後に増加及び急減することを確認することができ、従って、ブーストダイオードＢＤ１は、それを防止するために、非常に大きい逆回復電流（Ｉｒｒ）を発生させる。
その反面、本発明によるＰＦＣ回路は、零電圧スイッチング条件によって、ブースト用スイッチＱ１のスイッチング損失が殆ど除去されるため、電流（ＩＱ１）の変化が殆どなく、これにより、ブーストダイオードＢＤ１の逆回復電流（Ｉｒｒ）も殆ど発生しない。従って、逆回復電流（Ｉｒｒ）だけでなく、ブースト用スイッチＱ１のターンオン損失とＥＭＩノイズレベルを著しく低めることができることを確認することができる。
表１は、従来のＰＦＣ回路と本発明によるインターリーブアクティブスナバＰＦＣ回路の効果を比較したものである。
Figure 2014090656
表１を参照すると、本発明によるインターリーブアクティブスナバＰＦＣ回路は、従来のＰＦＣ回路に比べ、ブースト用スイッチの損失が減少され、ブースト用ダイオードの逆回復電流も殆ど発生しないため、ＥＭＩノイズレベルが減少して効率が増加する。追加されるスナバ用インダクタは、エア−コア（Ａｉｒ−ｃｏｒｅ）形態の小さい巻線で構成されたり、ブースト用インダクタにカップリングして設計されるなど、チップのサイズは、ほぼ等しく維持しながらも効率を極大化することができる。また、スイッチング損失の減少により、電源装置のスイッチング周波数を高めることができるため、ＡＣ−ＤＣ電源装置のサイズを著しく減少させることができる効果がある。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
本発明は、力率改善回路及び力率改善制御方法に適用可能である。
１００ インターリーブブーストＰＦＣ回路
２００、３００ インターリーブアクティブスナバＰＦＣ回路（力率改善回路）
１０、１１、１８ ブーストコンバータ回路
３０、３１、３８、５０ スナバ回路

Claims (32)

  1. ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路を複数個連結したブーストコンバータ回路と、
    前記ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにスナバ用インダクタ及びスナバ用スイッチを含むスナバ回路と、を備えることを特徴とする力率改善回路。
  2. 前記ブーストコンバータ回路は、ブースト用キャパシタをさらに含むことを特徴とする請求項１に記載の力率改善回路。
  3. 前記ブースト用インダクタは、一端から電流が入力され、他端に前記整流用ダイオードと前記ブースト用スイッチが連結されることを特徴とする請求項１に記載の力率改善回路。
  4. 前記ブーストコンバータ回路は、複数のブースト回路をそれぞれ並列に連結していることを特徴とする請求項１に記載の力率改善回路。
  5. 前記スナバ回路は、前記ブースト用スイッチと並列に連結されていることを特徴とする請求項１に記載の力率改善回路。
  6. 前記スナバ用スイッチは、トランジスタ、パワーＭＯＳＦＥＴ及びＩＧＢＴのうち何れか一つで構成されることを特徴とする請求項１に記載の力率改善回路。
  7. 前記スナバ用スイッチは、前記ブースト用スイッチがターンオン（Ｔｕｒｎ Ｏｎ）される前にターンオンされるように制御されることを特徴とする請求項１に記載の力率改善回路。
  8. 前記ブースト用スイッチがターンオンされる場合、実質的に零電圧がかかるように（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）スナバ用スイッチが制御されることを特徴とする請求項１に記載の力率改善回路。
  9. 力率を改善するための回路であって、
    ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路と、
    前記ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにＮ個のスナバ用インダクタ及びＮ個のスナバ用スイッチを含むスナバ回路と、を備えており、
    Ｎは１以上の自然数であることを特徴とする力率改善回路。
  10. Ｎ個のブースト用インダクタは、それぞれ３６０°／Ｎの位相差を有することを特徴とする請求項９に記載の力率改善回路。
  11. 前記ブースト用インダクタは、一端から電流が入力され、他端に前記整流用ダイオードと前記ブースト用スイッチが連結されることを特徴とする請求項９に記載の力率改善回路。
  12. 前記スナバ回路は、１個のスナバ用インダクタと１個のスナバ用スイッチとが直列に連結されたセットを、前記Ｎ個のブースト用スイッチそれぞれに並列に連結していることを特徴とする請求項９に記載の力率改善回路。
  13. 前記Ｎ個のスナバ用インダクタのうち１個以上は、前記ブースト用インダクタとカップリング（ｃｏｕｐｌｉｎｇ）されていることを特徴とする請求項９に記載の力率改善回路。
  14. 力率を改善するための回路であって、
    ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路と、
    前記ブーストコンバータ回路をスナバ（ｓｎｕｂｂｅｒ）するためにＮ個のスナバ用スイッチ及びＭ個のスナバ用インダクタを含むスナバ回路と、を備えており、
    ＮとＭはＮ＞Ｍを満たす自然数であることを特徴とする力率改善回路。
  15. Ｎ個のブースト用インダクタは、それぞれ３６０°／Ｎの位相差を有することを特徴とする請求項１４に記載の力率改善回路。
  16. 前記ブースト用インダクタは、一端から電流が入力され、他端に前記整流用ダイオードと前記ブースト用スイッチが連結されることを特徴とする請求項１４に記載の力率改善回路。
  17. 前記Ｎ個のスナバ用スイッチのうち２個以上は、１個のスナバ用インダクタと直接連結され、スナバ用インダクタを共有することを特徴とする請求項１４に記載の力率改善回路。
  18. 前記スナバ回路は、１個のスナバ用スイッチと前記共有されたスナバ用インダクタとを連結したセットを、前記ブースト用スイッチに並列に連結していることを特徴とする請求項１７に記載の力率改善回路。
  19. 前記Ｍ個のスナバ用インダクタのうち１個以上は、前記ブースト用インダクタとカップリングされていることを特徴とする請求項１４に記載の力率改善回路。
  20. 力率を改善するための回路であって、
    ブースト用インダクタ、整流用ダイオード及びブースト用スイッチを含むブースト回路をＮ個連結したブーストコンバータ回路を備えており、
    Ｎ個のブースト回路内のそれぞれのブースト用インダクタは３６０°／Ｎの位相差を有し、Ｎは２以上の整数であることを特徴とする力率改善回路。
  21. 前記ブーストコンバータ回路は、ブースト用キャパシタをさらに含むことを特徴とする請求項２０に記載の力率改善回路。
  22. 前記ブースト用インダクタは、一端から電流が入力され、他端に前記整流用ダイオードと前記ブースト用スイッチが連結されることを特徴とする請求項２０に記載の力率改善回路。
  23. 前記ブーストコンバータ回路は、Ｎ個のブースト回路をそれぞれ並列に連結していることを特徴とする請求項２０に記載の力率改善回路。
  24. 第１位相を有する第１ブースト用インダクタを駆動する第１ブースト用スイッチをターンオン（Ｔｕｒｎ Ｏｎ）する前に、第１スナバ用スイッチをターンオンするように制御する段階と、
    第２位相を有する第２ブースト用インダクタを駆動する第２ブースト用スイッチをターンオンする前に、第２スナバ用スイッチをターンオンするように制御する段階と、を含むことを特徴とする力率改善制御方法。
  25. 第Ｎ位相を有する第Ｎブースト用インダクタを駆動する第Ｎブースト用スイッチをターンオンする前に、第Ｎスナバ用スイッチをターンオンするように制御する段階をさらに含み、Ｎは３以上の自然数であることを特徴とする請求項２４に記載の力率改善制御方法。
  26. 前記第１位相と前記第２位相は、所定の位相差を有することを特徴とする請求項２４に記載の力率改善制御方法。
  27. 前記ブースト用スイッチがターンオンされる場合、実質的に零電圧がかかるように（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）スナバ用スイッチを制御する段階をさらに含むことを特徴とする請求項２４に記載の力率改善制御方法。
  28. プロセッサにより力率改善回路を制御する方法を遂行するためのプログラムを記録したプログラム読み取り可能な媒体であって、
    前記プログラムは、
    第１位相を有する第１ブースト用インダクタを駆動する第１ブースト用スイッチをターンオン（Ｔｕｒｎ Ｏｎ）する前に、第１スナバ用スイッチをターンオンするように制御する命令と、
    第２位相を有する第２ブースト用インダクタを駆動する第２ブースト用スイッチをターンオンする前に、第２スナバ用スイッチをターンオンするように制御する命令と、を含むことを特徴とするプログラム読み取り可能な媒体。
  29. 前記プログラムは、第Ｎ位相を有する第Ｎブースト用インダクタを駆動する第Ｎブースト用スイッチをターンオンする前に、第Ｎスナバ用スイッチをターンオンするように制御する命令をさらに含み、Ｎは３以上の自然数であることを特徴とする請求項２８に記載のプログラム読み取り可能な媒体。
  30. 前記第１位相と前記第２位相は、所定の位相差を有することを特徴とする請求項２８に記載のプログラム読み取り可能な媒体。
  31. 前記プログラムは、前記ブースト用スイッチがターンオンされる場合、実質的に零電圧がかかるように（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）スナバ用スイッチを制御する命令をさらに含むことを特徴とする請求項２８に記載のプログラム読み取り可能な媒体。
  32. 請求項１乃至２３の何れか一項に記載の力率改善回路を含む半導体チップ。
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