JP2012520008A - 信号処理回路、出力方法、信号処理方法及び信号処理システム - Google Patents
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Abstract
Description
U2=|u1(t)|,(|u1(t)|≧uTHRの場合)及び
U2=0,(|u1(t)|<uTHRの場合)
電圧uTHRはNMOS閾電圧を示し、目下の例の場合、PMOS及びNMOSトランジスタ双方に関して等しい値であるとする。u1(t)≧uTHRの場合、PMOS1及びNMOS2はオンになり(低インピーダンスになり)、トランジスタPMOS2及びNMOS1はオフになり(高インピーダンスになり)、逆に、u1(t)≦-uTHRの場合、PMOS2及びNMOS1はオンになり、トランジスタPMOS1及びNMOS2はオフになる。従って、オーミック負荷の特殊な場合、図1のCMOSブリッジ100は全波整流器となる。入力電圧の大きさ全体が負荷にかかり、ダイオード電圧降下に起因する劣化は一切生じないことに留意を要する。一般に、MOS閾電圧uTHRは0.7V程度である。
入力インバータ及び出力インバータであって、該入力及び出力インバータの各々は、方形波入力信号を受信する信号入力部と、反転され方形波出力信号を提供する信号出力部と、整流されたdc出力電圧を与える一対の電圧出力部とを有する、入力インバータ及び出力インバータと、
前記入力インバータの前記信号出力部及び前記出力インバータの前記信号入力部に接続された第1の回路入力端子と、
前記入力インバータの前記信号入力部及び前記出力インバータの前記信号出力部に接続され、データの成分を有する入力信号を受信する第2の回路入力端子と、
前記入力及び出力インバータの電圧出力端子に接続され、整流されたdc電源出力を提供する一対の供給電圧出力端子と、
前記一対の供給電圧出力端子の一方に接続された第1の回路出力端子と、
前記一対の供給電圧出力端子の他方に接続され、前記データの成分を有する出力信号を提供する第2の回路出力端子と
を有する信号処理回路である。
Claims (31)
- 入力インバータ及び出力インバータであって、該入力及び出力インバータの各々は、方形波入力信号を受信する信号入力部と、反転され方形波出力信号を提供する信号出力部と、整流されたdc出力電圧を与える一対の電圧出力部とを有する、入力インバータ及び出力インバータと、
前記入力インバータの前記信号出力部及び前記出力インバータの前記信号入力部に接続された第1の回路入力端子と、
前記入力インバータの前記信号入力部及び前記出力インバータの前記信号出力部に接続され、データの成分を有する入力信号を受信する第2の回路入力端子と、
前記入力及び出力インバータの電圧出力端子に接続され、整流されたdc電源出力を提供する一対の供給電圧出力端子と、
前記一対の供給電圧出力端子の一方に接続された第1の回路出力端子と、
前記一対の供給電圧出力端子の他方に接続され、前記データの成分を有する出力信号を提供する第2の回路出力端子と
を有する信号処理回路。 - データシーケンスを含む整流波を受信する第1の入力端子及び第2の入力端子と、整流されたdc出力電圧を提供する第1の出力端子及び第2の出力端子とを含むCMOSブリッジ整流回路と、
前記第1及び第2の入力端子の内の何れかに接続された第1のデータ出力端子と、
前記第1及び第2の出力端子の内の何れかに接続された第2のデータ出力端子と
を有し、前記第1及び第2のデータ出力端子はデータシーケンスを表す出力信号を提供する、信号処理回路 - 個別の並列的なキャパシタを伴わず、前記第1及び第2の電力出力端子の間に動作可能に結合された実質的に容量性の負荷を更に有する、請求項1又は2に記載の信号処理回路。
- 当該信号処理回路が単一のチップに集積されている、請求項1又は2に記載の信号処理回路。
- 請求項1又は2に記載の信号処理回路を有する植込型の医療装置。
- 前記医療装置が網膜インプラントである、請求項5記載の植込型の医療装置。
- 前記医療装置が内耳インプラントである、請求項5記載の植込側の医療装置。
- 請求項1又は2に記載の信号処理回路と、
個別の並列的なキャパシタを伴わず、前記第1及び第2の電力出力端子の間に動作可能に結合された実質的に容量性の負荷と
を有するチップ。 - 前記負荷が信号プロセッサを含む、請求項8記載のチップ。
- メディカルインプラントにデータ及び電力を出力する方法であって、
第1の入力端子及び第2の入力端子の間に方形波入力信号を印加するステップを有し、前記第1の入力端子及び第1ノードの間に第1のスイッチが結合され、前記第2の入力端子及び前記第1ノードの間に第2のスイッチが結合され、前記第1ノードは第1の出力端子に結合され、前記第1の入力端子及び第2ノードの間に第3のスイッチが結合され、前記第2の入力端子及び前記第2ノードの間に第4のスイッチが結合され、前記第2ノードは第2の出力端子に結合され、第3の出力端子は前記第2の入力端子に結合され、前記第2ノードに第4の出力端子が結合されており、
前記方形波入力信号が第1の極性であった場合には前記第1のスイッチ及び第4のスイッチがオンになり、前記方形波入力信号が第2の極性であった場合には前記第2のスイッチ及び第3のスイッチがオンになり、前記第1及び第2の出力端子がdc電圧を提供し、前記第3及び第4の出力端子がデータの成分を提供する、方法。 - 前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ及び前記第4のスイッチがMOSトランジスタである、請求項10記載の方法。
- メディカルインプラントにデータ及び電力を出力する方法であって、
データシーケンスを含む方形波を、CMOSブリッジ整流器の第1の入力端子及び第2の入力端子に渡って印加するステップを有し、
前記CMOSブリッジ整流器は、整流されたdc出力電圧を提供する第1の出力端子及び第2の出力端子を含み、
第1のデータ出力端子は前記第1及び第2の入力端子の内の一方に接続され、第2のデータ出力端子は前記第1及び第2の出力端子の内の一方に接続され、前記データ出力端子は前記データシーケンスを表す出力信号を提供する、方法。 - 前記CMOSブリッジ整流器が2つのインバータを含む、請求項12記載の方法。
- 前記メディカルインプラントは、内耳インプラント又は網膜インプラントの何れかである、請求項10又は12に記載の方法。
- 個別の並列的なキャパシタを伴わない実質的に容量性の負荷が、前記第1及び第2の電力出力端子の間に動作可能に結合されている、請求項10又は12に記載の方法。
- 前記方形波を印加した後の或る期間の間前記入力信号を前記入力端子から分離するステップを等に有する、請求項10又は12に記載の方法。
- 前記方形波入力信号が非周期的である、請求項10又は12に記載の方法。
- 第1素子において方形波を生成するステップと、
第1素子とCMOSブリッジ整流器を含む第2素子との間の有線インタフェースを介して、精製された前記方形波を、植え込み型の該第2素子に送信するステップと、
前記CMOSブリッジ整流器の第1の入力端子及び第2の入力端子に渡って前記方形波を印可するステップと
を有し、前記CMOSブリッジ整流器は、整流された電力成分を提供する第1の出力端子及び第2の出力端子を含み、
個別の並列キャパシタを伴わない実質的に抵抗性の負荷が、前記第1及び第2の出力端子の間に動作可能に結合されている、信号処理方法。 - 前記第2素子が網膜に植え込まれている、請求項18記載の信号処理方法。
- 前記第2素子が1つ以上の電極を有し、当該信号処理方法が、前記整流された電力成分により少なくとも部分的に給電することで前記1つ以上の電極を活性化するステップを更に有する、請求項19記載の信号処理方法。
- 前記第1素子が植え込まれたものである、請求項19記載の信号処理方法。
- 前記第1素子が耳の背後に植え込まれている、請求項21記載の信号処理方法。
- 前記第1及び第2素子が内耳インプラントの一部をなし、前記第1及び第2素子の少なくとも一方が植え込まれている、請求項18記載の信号処理方法。
- 前記第2素子が前記整流された電力成分により少なくとも部分的に給電されたマイクロフォンを含み、前記第1素子が聴覚神経を刺激する電極配列を含む、請求項23記載の信号処理方法。
- 前記方形波がデータシーケンスを含み、前記CMOSブリッジ整流器に結合されている前記データ出力端子が前記データシーケンスを表す出力信号を提供する、請求項18記載の信号処理方法。
- 前記第1及び第2素子の少なくとも一方により神経を刺激するステップを更に有する、請求項18記載の信号処理方法。
- 方形波を生成及び送信する第1素子と、
CMOSブリッジ整流器を含む第2素子と
を有し、前記第2素子は、前記第1素子及び前記第2素子の間の有線インタフェースを介して前記第1素子から前記方形波を受信し、前記CMOSブリッジ整流器は、前記方形波を受信するための第1の入力端子及び第2の入力端子を含み、前記CMOSブリッジ整流器は、整流された電力成分を提供するための第1の出力端子及び第2の出力端子を含み、個別の並列キャパシタを伴わない実質的に抵抗性の負荷が、前記第1及び第2の出力端子の間に動作可能に結合されている、信号処理システム - 前記第2素子が網膜インプラントに使用されており、前記第2素子が1つ以上の電極を有し、前記1つ以上の電極は前記整流された電力成分の少なくとも一部を利用して活性化される、請求項27記載の信号処理システム。
- 前記第1及び第2素子が内耳インプラントの一部をなし、前記第2素子が前記整流された電力成分により少なくとも部分的に給電されるマイクロフォンを含み、前記第1素子が聴覚神経を刺激する電極を含む、請求項27記載の信号処理システム。
- 前記方形波がデータシーケンスを含み、前記CMOSブリッジ整流器に結合されているデータ出力端子が、前記データシーケンスを表す出力信号を提供する、請求項27記載の信号処理システム。
- 前記第1素子が第1のハウジングを有し、前記第2の素子が前記第1のハウジングとは異なる第2のハウジングを有する、請求項27記載の信号処理システム。
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