JP5323213B2 - 信号処理回路、データ及び電力を提供する方法、信号処理方法及び信号処理システム - Google Patents

信号処理回路、データ及び電力を提供する方法、信号処理方法及び信号処理システム Download PDF

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Description

本発明は信号処理回路に関連し、特にデータ信号成分を抽出するCMOS全波整流回路に関連する。
一般に、AC電圧をDC電圧に変換するために整流器が使用される。そのような整流器に使用可能なCMOSブリッジ回路100が図1に示されている。CMOSブリッジ回路100は非線形2端子装置として考えることができ、AC電圧を示す入力電圧u1(t)と、出力電圧U2と、4つのCMOSスイッチ(PMOS1、PMOS2、NMOS1及びNMOS2)とを有する。一般に、出力端子は負荷に接続され、負荷は、完全に抵抗性の負荷(全波整流器)でもよいし、あるいは抵抗性負荷及び容量性負荷の並列負荷(DC電圧用)でもよい。
CMOSスイッチのゲートは入力電圧端子に直接的に接続されてもよい。純粋に又は完全な抵抗性の負荷及びトランジスタの理想的なスイッチング特性を仮定すると、以下の条件式が満たされる：
U2＝|u1(t)|，(|u1(t)|≧uTHRの場合)及び
U2＝0，(|u1(t)|＜uTHRの場合)
電圧uTHRはNMOS閾電圧を示し、目下の例の場合、PMOS及びNMOSトランジスタ双方に関して等しい値であるとする。u1(t)≧uTHRの場合、PMOS1及びNMOS2はオンになり(低インピーダンスになり)、トランジスタPMOS2及びNMOS1はオフになり(高インピーダンスになり)、逆に、u1(t)≦-uTHRの場合、PMOS2及びNMOS1はオンになり、トランジスタPMOS1及びNMOS2はオフになる。従って、オーミック負荷の特殊な場合、図1のCMOSブリッジ100は全波整流器となる。入力電圧の大きさ全体が負荷にかかり、ダイオード電圧降下に起因する劣化は一切生じないことに留意を要する。一般に、MOS閾電圧uTHRは0.7V程度である。
正弦波入力電圧を仮定すると、ブリッジ回路100は全ての種類の負荷に関する整流器として完全には機能しない。なぜなら、オン状態で動作するトランジスタスイッチが双方向に電流を流すことを許容してしまうからである(この点、ダイオードの場合と異なる)。例えば、回路の負荷が並列的な抵抗器及びキャパシタであった場合、キャパシタは、ターンオン状態に切り替わるトランジスタによって部分的に放電する。u1(t)＞uTHRであるとすると、PMOS1及びNMOS2がオンになり、電圧U2は単に入力電圧u1(t)に従う。これは、負荷キャパシタが負荷抵抗器を介するだけでなく入力ラインを介しても放電することを意味する。この問題に対処する方法の1つは、負荷抵抗器及び出力キャパシタに直列に出力ダイオードを接続することであるが、この方法は、ダイオードの電圧降下に起因して、低電力用途には受け入れられないかもしれない。
更に、一定のDC電圧が望まれている場合、ブリッジ回路に平滑化用のキャパシタ及び/又はダイオードを追加することは、限られたスペースしかない製品用途では現実的でないかもしれない。例えば、網膜移植における検出/刺激素子が眼球の中に直接設けられる場合、それが占める空間は重要な関心事である。
一実施形態による信号処理回路は、
入力インバータ及び出力インバータであって、該入力及び出力インバータの各々は、方形波入力信号を受信する信号入力部と、反転され方形波出力信号を提供する信号出力部と、整流されたdc出力電圧を与える一対の電圧出力部とを有する、入力インバータ及び出力インバータと、
前記入力インバータの前記信号出力部及び前記出力インバータの前記信号入力部に接続された第1の回路入力端子と、
前記入力インバータの前記信号入力部及び前記出力インバータの前記信号出力部に接続され、データの成分を有する入力信号を受信する第2の回路入力端子と、
前記入力及び出力インバータの電圧出力端子に接続され、整流されたdc電源出力を提供する一対の供給電圧出力端子と、
前記一対の供給電圧出力端子の一方に接続された第1の回路出力端子と、
前記一対の供給電圧出力端子の他方に接続され、前記データの成分を有する出力信号を提供する第2の回路出力端子と
を有する信号処理回路である。
正弦波入力を受けるCMOSブリッジ回路を示す図(従来)。 方形波入力を受ける本発明の一実施形態によるCMOSブリッジ回路を示す図。 本発明の一実施形態において使用されるアクティブ期間及びフローティング期間を有する方形波入力信号を示す図。 本発明の一実施形態による網膜インプラント用の電力供給システムを示す図。 本発明の一実施形態に関する図4に示す例において使用されるパルス入力信号を示す図。 電力成分及びデータ成分双方を提供するように動作する本発明の一実施形態によるCMOSブリッジ回路を示す図。 2つのインバータで実現される電力成分及びデータ成分双方を提供する本発明の一実施形態によるブリッジ回路を示す図。 一実施形態による伝送システムを示す図。
本発明の一実施形態による信号処理回路は入力インバータ及び出力インバータを含む。インバータの各々は、方形波入力信号を受信する信号入力部と、反転された方形波出力信号を提供する信号出力部と、整流されたdc出力電圧を増幅する一対の電圧出力部とを有する。第1の回路入力端子は、入力インバータの出力及び出力インバータの入力に接続される。第2の回路入力端子は、入力インバータの入力及び出力インバータの出力に接続され、信号入力端子はデータの成分を有する入力信号を受信する。電源出力端子のペアがインバータの電圧出力端子に接続され、整流されたdc電源出力を提供する。第1の回路出力端子は或る電源出力端子に接続され、第2の回路出力端子は別の電源出力端子に接続され、それら回路出力端子はデータ成分を有する出力信号を提供する。
本発明に関する実施形態では、信号処理回路は、個別の並列キャパシタを伴わない抵抗性負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)を実質的に含み、該抵抗性負荷は第1及び第2の電圧出力端子の間に動作可能に接続されている。信号処理回路はシングルチップ上に一体化又は集積される。網膜移植や人工内耳等のような埋め込まれる医療用装置は、そのような信号処理回路を含んでもよい。チップは、第1及び第2の出力端子に間に結合され且つ並列的な別個のキャパシタを伴わない抵抗性の負荷を有する信号処理回路を含んでもよい。そのような負荷は信号プロセッサを含んでもよい。
本発明の別の実施形態による信号処理回路はCMOSブリッジ整流回路を含む。CMOSブリッジ整流回路は、データシーケンスを含む整流波形を受信する第1の入力端子及び第2の入力端子を含む。CMOSブリッジ整流回路は、整流されたdc出力電圧を提供する第1の出力端子及び第2の出力端子を更に含む。第1のデータ出力端子は第1及び第2の入力端子の内の何れかに接続され、第2のデータ出力端子は第1及び第2の出力端子の内の何れかに接続され、データ出力端子はデータシーケンスを表す出力信号を提供する。
本発明に関する実施形態では、信号処理回路は、個別の並列キャパシタを伴わない抵抗性負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)を実質的に含み、該抵抗性負荷は第1及び第2の電圧出力端子の間に動作可能に接続されている。信号処理回路はシングルチップ上に一体化又は集積される。網膜移植や人工内耳等のような埋め込まれる医療用装置は、そのような信号処理回路を含んでもよい。チップは、第1及び第2の出力端子に間に結合され且つ並列的な別個のキャパシタを伴わない抵抗性の負荷を有する信号処理回路を含んでもよい。そのような負荷は信号プロセッサを含んでもよい。
本発明の別の実施形態によれば植え込み型の医療用途又はメディカルインプラント(medical implant)においてデータ及びパワーを出力方法が提供される。本方法は第1の入力端子及び第2の入力端子の間に方形波入力信号を印加することを含む。第1の入力端子及び第1のノードの間に第1のスイッチが結合される。第2の入力端子及び第1のノードの間に第2のスイッチが結合される。第1のノードは第1の出力端子に結合される。第1の入力端子及び第2のノードの間に第3のスイッチが結合される。第2の入力端子及び第2のノードの間に第4のスイッチが結合される。第2のノードは第2の出力端子に結合される。第3の出力端子は第2の入力端子に結合され、第4の出力端子は第2のノードに結合される。第1のスイッチ及び第4のスイッチは、入力信号が第1の極性であった場合にオンになり(ゲートをオンにし)、第2のスイッチ及び第3のスイッチは、入力信号が第1の極性とは逆の第2の極性であった場合にオンになり、第1及び第2の出力端子がdc電圧を提供し、第3及び第4の端子がデータ成分を提供するようにする。
本発明に関する実施形態において、メディカルインプラントは内耳インプラント(cochlear implant)又は網膜インプラント(retinal implant)であってもよい。個別の並列キャパシタを伴わない実質的に抵抗性の負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)が、第1及び第2の出力端子の間に動作可能に結合される。第1スイッチ、第2スイッチ、第3スイッチ及び第4スイッチはMOSトランジスタであってもよい。本方法は、これらのスイッチがオンになった後(例えば、方形波を印加した後)の或る期間の間、入力信号を入力端子から分離することを更に含んでもよい。方形波入力信号は非周期的であってもよい。
本発明の別の実施形態では、データシーケンスを含む方形波形が、CMOSブリッジ整流器の第1の入力端子及び第2の入力端子に渡って印加される。CMOSブリッジ整流器は、整流されたdc出力電圧を提供する第1の出力端子及び第2の出力端子を含む。第1のデータ出力端子は第1又は第2の入力端子に接続され、第2のデータ出力端子は第1又は第2の出力端子に接続される。データ出力端子はデータシーケンスを表す出力信号を提供する。
本発明に関する実施形態において、CMOSブリッジ整流器は2つのインバータを含んでいてもよい。メディカルインプラントは内耳インプラント又は網膜インプラントであってもよい。個別の並列キャパシタを伴わない実質的に抵抗性の負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)が、第1及び第2の出力端子の間に動作可能に結合される。本方法は、方形波を印加した後の或る期間の間、入力信号を入力端子から分離することを更に含んでもよい。方形波入力信号は非周期的であってもよい。
本発明の別の実施形態による信号処理方法は、第1素子において方形波形を生成することを含む。第1素子とCMOSブリッジ整流器を含む第2素子との間の有線インタフェースを介して、方形波が植え込み型の該第2素子に送信される。方形波は、CMOSブリッジ整流器の第1の入力端子及び第2の入力端子に渡って印可される。CMOSブリッジ整流器は、整流された電力成分を提供する第1の出力端子及び第2の出力端子を含む。個別の並列キャパシタを伴わない実質的に抵抗性の負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)が、第1及び第2の出力端子の間に動作可能に結合される。
本発明に関する実施形態において、第2素子は網膜に植え込まれてもよい(埋め込まれてもよい)。第2素子は1つ以上の電力を含み、本方法は、整流された電力成分により少なくとも部分的に給電することでその1つ以上の電極を活性化することを含む。第1素子も植え込まれてよい。第1素子は耳の背後に植え込まれてもよい。
本発明に関する別の実施形態において、第1及び第2素子は内耳インプラントの一部をなし、本方法は第1及び第2素子の少なくとも1つを植え込むことを含む。第2素子は整流された電力成分により少なくとも部分的に給電されるマイクロフォンを含み、第1素子は聴覚神経を刺激する電極配列(電極アレイ)を含む。方形波形はデータシーケンスを含み、CMOSブリッジ整流器に結合されるデータ出力端子は、データシーケンスを表す出力信号を提供する。本方法は第1及び/又は第2素子により神経を刺激することを更に含んでもよい。
本発明の別の実施形態による信号処理システムは、方形波を生成及び送信する第1素子を含む。第2素子はCMOSブリッジ整流器を含み、第1素子及び第2素子の間の有線インタフェースを介して第1素子からその方形波を受信する。CMOSブリッジ整流器は、方形波を受信するための第1の入力端子及び第2の入力端子を含む。CMOSブリッジ整流器は、整流された電力成分を提供するための第1の出力端子及び第2の出力端子を含む。個別の並列キャパシタを伴わない実質的に抵抗性の負荷(回路素子及び配線による比較的小さな寄生容量等にすぎない出力キャパシタンスを伴う)が、第1及び第2の出力端子の間に動作可能に結合される。
本発明に関連する実施形態において、第2素子は網膜に植え込まれるのに適しており、第2素子は1つ以上の電極を含み、それらの電極は整流された電力成分の少なくとも一部を用いて活性化される。別の実施形態において、第1及び第2素子は内耳インプラントの一部をなすのに適しており、第2素子は整流された電力成分により少なくとも部分的に給電されるマイクロフォンを含み、第1素子は聴覚神経を刺激する電極アレイを含む。方形波形はデータシーケンスを含み、CMOSブリッジ整流器に結合されるデータ出力端子は、データシーケンスを表す出力信号を提供する。第1素子は第1のハウジング(筐体)を含み、第2素子は第1のハウジングとは異なる第2のハウジング(筐体)を含む。
上述したブリッジ回路の動作は、典型的には、米国内の機器で使用されている110vの交流60Hzのような正弦波交流入力信号に関連している。しかしながら、入力信号が何らかの方形波信号であった場合、回路の動作は興味深く相違する。方形波はデータ成分を含む(すなわち、情報を搬送する)周期的及び/又は非周期的な信号でよい。
例えば、方形波入力信号の一般的な場合、個別的な平滑化出力キャパシタ及び/又は追加ダイオードを必要とせずに、CMOSブリッジ回路が一定のDC電圧を提供するために使用されてよい。負荷は、実質的に抵抗性であり、例えば、回路素子及び配線による比較的小さな寄生容量等のような出力キャパシタンスしか伴っていない。CMOSブリッジ回路に方形波入力信号を印加することは、個別の平滑化用のキャパシタ又はダイオードを必要とせず、限られたスペース及び重量の製品に有利に使用される。
図2(a)は、出力キャパシタを伴わず且つ方形波入力u1(t)を受ける本発明の一実施形態によるCMOSブリッジ回路200を概略的に示す。CMOSブリッジ回路200は、出力電圧U2と4つのCMOSスイッチ(PMOS1、PMOS2、NMOS1及びNMOS2)とを有する。出力ポートは実質的に抵抗性の負荷Rに接続されている。u1(t)が(b)に示すようにuTHR以上の±Xボルトに等しい場合、U2＝|u1(t)|＝Xボルトとなり、(c)に示すように一定のDC出力電圧U2となる。
本発明の実施形態において、CMOSブリッジ回路は網膜インプラントに使用されてもよいが、その用途に限定されない。網膜インプラントの中心的な役割を果たす素子(中枢素子、中核的素子)は、通常、内網膜の表面(網膜上膜に至る経路(epiretinal approach))又は網膜下腔(網膜下に至る経路(subretinal approach))の中に設けられた電子チップである。一般に、このチップのサイズは数ミリメートル四方であり、厚さは数十ミクロンである。追加的な電力素子を設ける最小限の余地はあるが、網膜インプラントの機能全てがチップに統合される必要がある。従って、網膜インプラントの場合、個別のキャパシタを設けなくて済むことは重要である。
網膜インプラントのチップは基本的にはサブユニットのアレイ又は配列を有し、サブユニットの各々はフォトダイオード、アナログ増幅器及び刺激電極を有する。これらのサブユニットは、像からの光エネルギを電気的な刺激に変換し、網膜の他の機能細胞(組織)を刺激するように設計されている。
不都合なことに、そのようなチップが入射光によってのみ給電され且つ外部電源を要しないという近い将来の望みはかなっていない。
図3は、本発明の一実施形態において網膜チップ301に電力及び制御信号を与える第2装置302が接続されている様子を示す。網膜チップ301及び第2装置の間の接続は有線によりなされている(正弦波を利用するRF通信システムとは異なる)。例えば、第2装置302は、(内耳インプラントと同様に)耳の後ろの部分に植え込まれ、再充電可能なバッテリを含み、バッテリは必要に応じて誘導性リンク(inductive link)を用いて皮膚を通して又は経皮的に(transcutaneously)再充電される。電極配列306は光学的な印象を腦に生じさせる刺激パターンを提供する。網膜チップ301及び装置302を接続するワイヤ303は、数センチメートルの長さを有してもよい。
ワイヤ303が活動している体液にdc電圧を与えることは様々な理由から問題となるので、網膜チップにdc電圧を直接的に提供することは避けるべきである。例えば、ワイヤ同士が互いに絶縁されていたとしても、ワイヤの間の永続的な電場が物質の移動を引き起こし、低インピーダンスブリッジ(デントライト(dentrites))の発生を招いてしまうかもしれない。ワイヤ間の分離又は絶縁が何らかの理由で不備を生じた場合、別の問題が生じるおそれがある。例えば、ワイヤ間のdc電圧が電気分解を引き起こし、神経組織を破壊してしまうおそれがある。
図4に示すようなパルス波形を装置302が生成する場合、電力供給ワイヤ303におけるDC電圧の問題は回避できる。電圧u1(t)は、期間Tonの間に+U1及び-U1である正及び負のレベルを有し、期間Toffの間にu1(t)＝0のレベルを有する。網膜チップ301はTonの間にアクティブであり、Toffの間はアクティブでないことが仮定されている。典型的には、アクティブになるレートは、人間の光学系の条件に従って約20Hzとすることができる。そのようなパルス入力電圧の場合、CMOSブリッジ回路304は整流された形式の入力電圧を生成し、すなわちその場合の出力電圧は、Tonの間にu2(t)＝+U1であり、Toffの間にu2(t)＝0である。u2(t)は、網膜チップ301の信号処理部に対してパルス供給電圧を与える。あるいは、連続的な方形波が入力された場合、u2(t)は一定のDC供給電圧を与える。
有利なことに、CMOSブリッジ回路304及びその負荷の双方は、単独のチップに統合されてもよい。例えば、ブリッジ回路304は信号プロセッサ305のような他の回路と機能的に結合されてもよく、ブリッジ回路304及び信号処理回路305の双方が1つのチップに統合されてもよい。
CMOSブリッジ回路は、内耳インプラント内のマイクロフォンサブシステムにおいて使用されてもよいが、その用途に限定されない。例えば、完全に又は全体的に植え込むことが可能な内耳インプラントにおいて、典型的には、マイクロフォンは装置本体の外に設けられ、2本のワイヤを通じて装置本体からマイクロフォンに電力が供給される。網膜インプラントの場合と同様に、寸法及び重量の制約が適用され、何らかの追加的な回路素子に対する最小限のスペースしかない。網膜インプラントに関して説明したのと同様に、マイクロフォンにDC電圧を直接的に適用することは、周辺の細胞組織にとって危険であるかもしれない。従って、CMOSブリッジ回路に方形波を入力することが好ましい。
入力端子(複数)がそれらの間で高いインピーダンスを有する場合(例えば、それらが接続されてはいない場合)、CMOSブリッジ回路は既存の論理状態を安定的にそのままにする好ましい性質を有する。例えば、図5に示すように、図5左側の期間において「アクティブ」として示されている期間の間、+5vのdc入力が図2のブリッジ回路の入力端子に印加される。同じ+5vのdc電圧が、負荷抵抗及び選択的に何らかの出力キャパシタに対する出力端子にかかる。そして入力信号が入力端子から分離されたとすると、PMOS1及びNMOS2は低インピーダンス状態のまま残り(負荷抵抗及び何らかの出力キャパシタによるRC時定数は十分に大きいと仮定する)、出力電圧は出力キャパシタに起因して+5vdcにフローティングし続ける(直流5vに留まる)。図5の右側の期間における第2のアクティブ期間及びフローティング期間の間、同様な動作が行われる。このような性質は、比較的短いアクティブ期間の間に入力信号を印加し後続のインアクティブ期間の間に回路をフローティング状態にする低電力用途等の場合に活用できる。アクティブ期間及びフローティング期間を含むそのような信号は周期的である必要はなく、用途によっては、データの成分を有する入力信号のような非周期的な信号でもよい。
本発明の別の実施形態は、方形波入力信号を使用するCMOSブリッジ回路が、本発明の一実施形態に従って電力の成分及びデータの成分の双方を提供するように、CMOSブリッジ回路を駆動する。例えば、図6に示されているように、連続的な方形波駆動信号u1(t)がCMOSブリッジ回路に印加され、上述した実施形態と同様に一定の電力成分U2を出力する。更に、方形波信号uDATA(t)の出力が、CMOSブリッジ回路の何れかの入力端子とCMOSブリッジ回路の何れかのU2出力端子に結合され、データの信号成分を導出する(ただし、この実施形態に限定されない)。U2及びUDATA(t)の双方は同じ共通の基準電位を参照していることに留意を要する。
図7は、本発明の一実施形態による図6に示される回路と同様な回路を示し、2つのインバータで実現されている。特に、信号処理回路は入力インバータ703及び出力インバータ705を含む。インバータ703及び705の各々は、入力信号(例えば、方形波)をそれぞれ受信する信号入力部704及び708と、出力信号(例えば、反転された方形波)をそれぞれ出力する信号出力部706及び710を含む。インバータ703及び705の各々は、整流されたDC出力電圧を生成する電圧出力部707及び709のペアを含む。第1の回路入力端子は、入力インバータ703の出力部706及び出力インバータ705の入力部708に接続されている。第2の回路入力端子は、入力インバータ703の入力部704及び出力インバータ705の出力部710に接続され、それらの信号入力端子はデータ成分を有する入力信号を受信する。一対の電源供給出力端子U2は、整流されたdc電源電圧出力を提供するインバータ703、705の電圧出力端子707、709に接続されている。第1の回路出力端子は電源供給出力端子の一方に接続される。第2の回路出力端子は電源供給出力端子の他方に接続される。回路出力端子uDATA(t)はデータ成分を含む出力信号を提供する。
図8は、一実施形態による伝送システムを示す。(A)に示す第1システムは、2つのインバータ803及び805を使用することでデータシーケンスから方形波信号u1(t)を生成する信号生成部801を含む。ただし、この形態に限定されない。(B)に示されているように、方形波システムは第2システムに方形波信号u1(t)を送信する。様々な実施形態において、方形波信号u1(t)は、第1システム及び第2システムの間の有線インタフェースを介して送信される。ただし、この形態に限定されない。
第2システムは、電源供給電圧U2及びデータ信号uDATA(t)を導出するCMOSブリッジ整流器を含む。CMOSブリッジ整流器は、図7に示す形態と同様に2つのインバータ807及び809を使用するが、この形態に限定されない。データ信号uDATA(t)は別の信号検出及び処理部811において使用されてもよい。有利なことに、CMOSブリッジ整流器は、個別的な並列キャパシタを含んでいない実質的に抵抗性の負荷に結合されている。システムの特殊な性質として、u1(t)の信号線を何らかの電位から分離することで、u1(t)が特定の確定した状態からフローティング状態に変わった場合、図5に関して説明したように、uDATA(t)は状態を安定させたまま残る。
図8の(A)及び(B)に示される第1及び第2のシステムはマルチコンポーネントインプラントを形成するのに使用されてもよく、それは、インプラントの特定の素子が限られたスペースしか有していない場合に特に有利である。例えば、上述したように網膜インプラントの第1素子が第1システムとして機能し、方形波信号u1(t)を提供してもよい。第1システムは耳の後ろに設けられ、電力が誘導性リンクを用いて経皮的に伝達できるようにしてもよいが、この形態に限定されない。網膜インプラントの第2素子は第2システムとして機能してもよく、第2システムは、方形波信号u1(t)を受信し、CMOSブリッジ整流器を用いて電力を導出し、1つ以上の電力を活性化する。他の実施形態において、第1及び第2素子は内耳インプラントの一部として使用されもよく、第2素子は整流された電力の成分により少なくとも部分的に給電されたマイクロフォンを含み、第1素子は聴覚神経を刺激する電極アレイを含む。
上記の実施形態における信号処理回路は、有利なことに、多種多様な用途に使用されてよい。例えば、自動車の分野や医療分野等のような様々な分野において所望の極性の電源電圧及びデータ信号成分を提供するために本発明が使用されてもよい。本発明の実施形態は、極性保護データ回路の基礎となるような回路を使用することを含み、そのような回路は、極性とは無関係に(極性に配慮する必要なく)、入力をdc電源に任意に(どのようにも)接続できるようにする。
様々な実施形態に関し、開示される方法はコンピュータシステムと共に使用するコンピュータプログラムプロダクト(コンピュータプログラム及び媒体を含む)として実現されてもよい。そのような実施形態は、コンピュータ読み取り可能な媒体(例えば、ディスケット、CD-ROM、ROM又は固定ディスク)のような有形の媒体に保存されている一連のコンピュータ命令や、伝送媒体を介してネットワークに接続された通信アダプタのようなモデムその他のインタフェース装置により通信システムに送信可能な一連のコンピュータ命令を含んでもよい。伝送媒体は、有形媒体(例えば、光回線又はアナログ通信回線)でもよいし、(例えば、マイクロ波技術、赤外線技術又はその他の通信技術等のような)無線技術による媒体でもよい。一連のコンピュータ命令は、本システムに関して本願で説明された機能の全部又は一部を実現する。そのようなコンピュータ命令は、多くのコンピュータアーキテクチャ又はオペレーティングシステムに関する多くのプログラミング言語で記述できることを、当業者は認めるであろう。更に、そのような命令は、任意のメモリ装置(例えば、半導体によるメモリ装置、磁気的なメモリ装置、光学的なメモリ装置又は他のメモリ装置)に保存されてもよく、任意の通信技術(例えば、光通信技術、赤外線通信技術又は他の通信技術)を利用して通信されてもよい。そのようなコンピュータプログラムプロダクトは、(例えば、シュリンクラップソフトウェアのような)印刷文書又は電子文書とともに取り外し可能な媒体として配布されてもよいし、(例えば、システムのROMや固定ディスクのような)コンピュータシステムに予めロードされてもよいし、あるいは(例えば、インターネット又はワールドワイドウェブのような)ネットワークを介してサーバ又は電子掲示板から拡布されてもよいことが予想される。
以上、本発明の実施形態が説明されてきたが、本発明の範囲から逸脱することなく、本発明による何らかの利点をもたらすように様々な変形例及び修正例が可能であることが、当業者にとって明らかであろう。そのような様々な変形例及び修正例は添付の特許請求の範囲に含まれるように意図されている。

Claims (21)

  1. 入力インバータ及び出力インバータであって、該入力及び出力インバータの各々は、方形波入力信号を受信する信号入力部と、反転された方形波出力信号を提供する信号出力部と、整流されたｄｃ出力電圧を与える一対の電圧出力部とを有する、入力インバータ及び出力インバータと、
    前記入力インバータの前記信号出力部及び前記出力インバータの前記信号入力部に接続された第１の回路入力端子と、
    前記入力インバータの前記信号入力部及び前記出力インバータの前記信号出力部に接続され、データの成分を有する入力信号を受信する第２の回路入力端子と、
    前記入力及び出力インバータの電圧出力端子に接続され、整流されたｄｃ出力電圧を提供する一対の供給電圧出力端子と、
    前記一対の供給電圧出力端子の一方に接続された第１の回路出力端子と、
    前記第２の回路入力端子に接続され、前記データの成分を有する出力信号を提供する第２の回路出力端子と
    を有する信号処理回路。
  2. データシーケンスを含む方形波を受信する第１の入力端子及び第２の入力端子と、整流されたｄｃ出力電圧を提供する第１の出力端子及び第２の出力端子とを含むＣＭＯＳブリッジ整流回路と、
    前記第１及び第２の入力端子の内の何れかに接続された第１のデータ出力端子と、
    前記第１及び第２の出力端子の内の何れかに接続された第２のデータ出力端子と
    を有し、前記第１及び第２のデータ出力端子はデータシーケンスを表す出力信号を提供する、信号処理回路。
  3. 個別の並列的なキャパシタを伴わず、前記第１及び第２の電圧出力端子の間に動作可能に結合された実質的に容量性の負荷を更に有する、請求項１又は２に記載の信号処理回路。
  4. 当該信号処理回路が単一のチップに集積されている、請求項１又は２に記載の信号処理回路。
  5. 請求項１又は２に記載の信号処理回路を有する医療装置。
  6. 前記医療装置が網膜インプラント又は内耳インプラントの一方をなす、請求項５記載の植込型の医療装置。
  7. 請求項１又は２に記載の信号処理回路と、
    個別の並列的なキャパシタを伴わず、前記第１及び第２の電圧出力端子の間に結合された実質的に容量性の負荷と
    を有するチップ。
  8. 前記負荷が信号プロセッサを含む、請求項７記載のチップ。
  9. データ及び電力を提供する方法であって、
    第１の入力端子及び第２の入力端子の間に方形波入力信号を印加するステップを有し、前記第１の入力端子及び第１ノードの間に第１のスイッチが結合され、前記第２の入力端子及び前記第１ノードの間に第２のスイッチが結合され、前記第１ノードは第１の出力端子に結合され、前記第１の入力端子及び第２ノードの間に第３のスイッチが結合され、前記第２の入力端子及び前記第２ノードの間に第４のスイッチが結合され、前記第２ノードは第２の出力端子に結合され、第３の出力端子は前記第２の入力端子に結合され、前記第２ノードに第４の出力端子が結合されており、
    前記方形波入力信号が第１の極性であった場合には前記第１のスイッチ及び第４のスイッチがオンになり、前記方形波入力信号が第２の極性であった場合には前記第２のスイッチ及び第３のスイッチがオンになり、前記第１及び第２の出力端子がｄｃ電圧を提供し、前記第３及び第４の出力端子がデータの成分を提供する、方法。
  10. 前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチがＭＯＳトランジスタである、請求項９記載の方法。
  11. データ及び電力を提供する方法であって、
    データシーケンスを含む方形波を、ＣＭＯＳブリッジ整流器の第１の入力端子及び第２の入力端子の間に印加するステップを有し、
    前記ＣＭＯＳブリッジ整流器は、整流されたｄｃ出力電圧を提供する第１の出力端子及び第２の出力端子を含み、
    第１のデータ出力端子は前記第１及び第２の入力端子の内の一方に接続され、第２のデータ出力端子は前記第１及び第２の出力端子の内の一方に接続され、前記データ出力端子は前記データシーケンスを表す出力信号を提供する、方法。
  12. 前記ＣＭＯＳブリッジ整流器が２つのインバータを含む、請求項１１記載の方法。
  13. 個別の並列的なキャパシタを伴わない実質的に容量性の負荷が、前記第１及び第２の出力端子の間に動作可能に結合されている、請求項９又は１１に記載の方法。
  14. 前記方形波を印加した後の或る期間の間前記入力信号を前記入力端子から分離するステップを更に有する、請求項９又は１１に記載の方法。
  15. 前記方形波入力信号が非周期的である、請求項９又は１１に記載の方法。
  16. 耳の外に設けられた素子が、ワイヤインタフェースを介して、網膜に設けられたＣＭＯＳブリッジ整流器を含む電子チップに方形波を提供するステップと、
    前記ＣＭＯＳブリッジ整流器が、第１の回路入力端子及び第２の回路入力端子から前記方形波を受信するステップと、
    第１の回路出力端子及び第２の回路出力端子から整流された電力成分を出力し、前記電子チップの１つ以上の電極から適切な印象を与える刺激パターンを出力するステップと
    を有し、個別の並列キャパシタを伴わない実質的に抵抗性の負荷が、前記第１及び第２の回路出力端子の間に動作可能に結合されている、信号処理方法。
  17. 前記ＣＭＯＳブリッジ整流器が、入力インバータと、前記入力インバータの出力に接続された入力部、及び第１のデータ出力端子に接続された出力部を有する出力インバータとを有し、
    前記第１の回路入力端子は、前記入力インバータの出力部、及び前記出力インバータの入力部に接続され、
    前記第２の回路入力端子は、前記入力インバータの入力部、及び前記出力インバータの出力部に接続され、
    前記第２の回路出力端子に第２のデータ出力端子が接続されている、請求項１６記載の信号処理方法。
  18. 整流器に設けられたＣＭＯＳブリッジ整流器を含む電子チップと、
    ワイヤインタフェースを介して前記電子チップに方形波を提供する素子と、
    を有し、前記ＣＭＯＳブリッジ整流器は、前記方形波を受信するための第１の回路入力端子及び第２の回路入力端子と、整流された電力成分を提供するための第１の回路出力端子及び第２の回路出力端子を含み、個別の並列キャパシタを伴わない実質的に抵抗性の負荷が、前記第１及び第２の回路出力端子の間に動作可能に結合されている、信号処理システム
  19. 別の素子が適切な印象を与える刺激パターンを出力する１つ以上の電極を有し、前記１つ以上の電極は前記整流された電力成分の少なくとも一部を利用して活性化される、請求項１８記載の信号処理システム。
  20. 前記方形波がデータシーケンスを含み、前記ＣＭＯＳブリッジ整流器に結合されているデータ出力端子が、前記データシーケンスを表す出力信号を提供する、請求項１８記載の信号処理システム。
  21. 前記ＣＭＯＳブリッジ整流回路が、
    入力インバータと、
    前記入力インバータの出力に接続された入力部、及び第１のデータ出力端子に接続された出力部を有する出力インバータと
    を有し、前記第１の回路入力端子は、前記入力インバータの出力部、及び前記出力インバータの入力部に接続され、
    前記第２の回路入力端子は、前記入力インバータの入力部、及び前記出力インバータの出力部に接続され、
    前記第２の回路出力端子に第２のデータ出力端子が接続されている、請求項２に記載の信号処理回路。
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