JP5279252B2 - スイッチ出力回路 - Google Patents

Description

本発明は、ハイサイドトランジスタあるいはローサイドトランジスタの少なくとも一方を含むスイッチ出力回路に関し、特にその地絡、あるいは天絡保護技術に関する。

従来より、出力段のスイッチング回路に含まれるスイッチング素子（パワートランジスタ）に流れる電流を検出し、これを所定の目標値に維持するように、スイッチング素子のオン期間をチョッピングする機能（いわゆる定電流チョッピング機能）を備えたモータ駆動装置が種々開示・提案されている（特許文献１を参照）。

また、従来より、出力天絡、出力地絡などの出力端子の異常に起因する過電流を検出し、当該過電流の継続時間が所定の閾値時間に達したときに、スイッチング素子をオフラッチさせる機能（いわゆる過電流保護機能）を備えたモータ駆動装置も種々開示・提案されている（特許文献２、３を参照）。

本出願人は、チョッピング機能を実現しつつ、過電流保護を行うことが可能なモータ駆動装置を提案している（特許文献4）。
特開平１１−２０６１８９号公報 特開平０５−１１１１４４号公報 特開平０５−１１１１４５号公報 特開２００７−０４９８８８号公報

特許文献４に記載のモータ駆動装置においては、天絡状態や地絡状態を過電流検出手段に検出して保護していた。この過電流検出手段は、出力のスパイク電流の誤検出を防止するために、検出マスク時間が必要であった。しかしながらパワートランジスタのオン耐圧が確保しにくいプロセスでは、検出マスク時間中に素子の信頼性が損なわれるおそれがあった。

かかる問題は、モータ駆動装置の他にも、降圧型、昇圧型のスイッチングレギュレータのスイッチング素子においても発生しうる。

本発明は、係る状況に鑑みてなされたものであり、その目的は、出力短絡時のスイッチング素子の信頼性を改善したスイッチング回路の提供にある。

本発明のある態様は、第１固定電圧の印加された第１固定電圧端子と出力端子に設けられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のスイッチングトランジスタを含むスイッチ出力回路に関する。このスイッチ出力回路は、出力端子が、第１固定電圧と対をなす第２固定電圧の印加された第２固定電圧端子と短絡した状態を検出する短絡検出回路と、スイッチングトランジスタにゲート電圧を供給し、スイッチングトランジスタのオン、オフを切りかえるドライバと、を備える。ドライバは、スイッチングトランジスタのオン状態において短絡状態が検出されると、スイッチングトランジスタのゲートソース間電圧を非短絡時よりも小さく設定し、オンの程度を弱める。

この態様によると、ＭＯＳＦＥＴのオン耐圧はゲートソース間電圧が小さいほど高くなる。したがって、出力端子の地絡または天絡（これらを出力短絡または単に短絡と総称する）時に、スイッチングトランジスタのオンの程度を弱めることにより、回路の信頼性を高めることができる。

ドライバは、スイッチングトランジスタのオン状態において短絡状態が検出されるとアクティブとなりスイッチングトランジスタのゲートソース間電圧を所定電圧にクランプするクランプ回路を含んでもよい。

スイッチングトランジスタは、Ｎチャンネルのハイサイドトランジスタであってもよい。クランプ回路は、出力端子とスイッチングトランジスタのゲートの間に直列に設けられた、第１ツェナーダイオードと、第１トランジスタと、を含み、第１トランジスタは、短絡状態が検出されるとオンしてもよい。

短絡検出回路は、第１固定電圧端子と出力端子の電位差をしきい値電圧と比較し、短絡状態を検出してもよい。

短絡検出回路は、第１固定電圧端子と出力端子の間に直列に設けられた、カソードが高電位側となる向きで配置された第２ツェナーダイオードと、第２トランジスタと、第１抵抗と、を含んでもよい。第２トランジスタはスイッチングトランジスタがオンした状態においてオンし、第２トランジスタと第１抵抗の接続点の電位を、短絡状態を示す信号として出力してもよい。
ツェナーダイオードのツェナー電圧を利用することにより、コンパレータを用いた場合に加えて高速な短絡検出が可能となる。

スイッチングトランジスタはＮチャンネルのハイサイドトランジスタであり、第１固定電圧端子はスイッチ出力回路の電源端子であり、第２固定電圧端子は接地端子であってもよい。短絡検出回路は、スイッチングトランジスタを駆動するドライバの電源端子と出力端子の間に直列に設けられた、カソードが高電位側となる向きで配置された第２ツェナーダイオードと、第２トランジスタと、第１抵抗と、を含んでもよい。第２トランジスタはスイッチングトランジスタがオンした状態においてオンし、第２トランジスタと第１抵抗の接続点の電位を、地絡状態を示す信号として出力してもよい。

スイッチングトランジスタはＮチャンネルのローサイドトランジスタであり、スイッチ出力回路は、ＮチャンネルＭＯＳＦＥＴのハイサイドトランジスタをさらに含んでもよい。短絡検出回路は、ハイサイドトランジスタのゲートと第１固定電圧端子である接地端子の間に直列に設けられた、カソードが高電位側となる向きで配置された第３ツェナーダイオードと、第３トランジスタと、第２抵抗と、を含んでもよい。第３トランジスタはスイッチングトランジスタがオンした状態においてオンし、第３トランジスタと第２抵抗の接続点の電位を、天絡状態を示す信号として出力してもよい。

ハイサイドトランジスタがオフの状態において、ハイサイドトランジスタのゲートとソース（つまり出力端子）の電位は等しくなる。したがって、出力端子と接地端子間の電位差に代えて、ハイサイドトランジスタのゲートと接地端子の電位差を監視することにより天絡を検出できる。出力端子にコイル（インダクタンス成分）が接続される場合、通常動作において出力端子が負電圧となりうるため、出力端子を監視すると、回路動作に影響を及ぼすおそれがあるが、ハイサイドトランジスタのゲートを監視すればこの問題を解消できる。

スイッチングトランジスタは、Ｎチャンネルのローサイドトランジスタであってもよい。クランプ回路は、第１固定電圧端子である接地端子とスイッチングトランジスタのゲートの間に直列に設けられた、第４ツェナーダイオードと、第４トランジスタと、を含んでもよい。第４トランジスタは、短絡状態が検出されるとオンしてもよい。

ある態様のスイッチ出力回路は、第１固定電圧端子と出力端子の間に、スイッチングトランジスタと直列に設けられた過電流検出部をさらに備えてもよい。過電流検出部により過電流状態が所定時間継続して検出されると、スイッチングトランジスタをオフしてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、出力短絡時のスイッチング素子の信頼性を改善できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係るスイッチ出力回路１００の構成を示す回路図である。スイッチ出力回路１００は、ハイサイドトランジスタＭＨ、ドライバ１０、短絡検出回路２０、過電流検出部３０、タイマ３２、プリドライバ４０を備える。スイッチ出力回路１００は、パルス信号Ｓ１のレベルに応じてハイサイドトランジスタＭＨのオン、オフを切りかえ、出力端子１０２からスイッチング信号Ｖｓｗを出力する。

スイッチ出力回路１００は、モータ駆動装置の出力段や、降圧型のスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）の出力段に設けられる。なおスイッチ出力回路１００の用途はこれらに限定されない。

メイン電源端子１０４には、第１の固定電圧である第１電源電圧Ｖｄｄ１が印加される。ハイサイドトランジスタＭＨはスイッチング素子であり、メイン電源端子１０４と出力端子１０２の間に設けられる。具体的にはハイサイドトランジスタＭＨはＮチャンネルＭＯＳＦＥＴであり、出力端子１０２とメイン電源端子１０４の間に、ソースが出力端子１０２側、ドレインがメイン電源端子１０４側となる向きで設けられる。

ドライバ１０は、ハイサイドトランジスタＭＨのゲートに対して、パルス信号Ｓ１に応じたレベルを有するゲート電圧ＶｇＨを供給し、ハイサイドトランジスタＭＨのオン、オフを切りかえる。ハイサイドトランジスタＭＨがオンすると、出力端子１０２に生ずるスイッチング信号Ｖｓｗは第１電源電圧Ｖｄｄ１となり、ハイサイドトランジスタＭＨがオフすると、出力端子１０２はハイインピーダンス状態となる。

ドライバ１０は、インバータ１２およびクランプ回路１４を含む。ドライバ電源端子１０６には、ドライバ用の第２電源電圧Ｖｄｄ２が印加されている。ハイサイドトランジスタＭＨのゲートソース間しきい値電圧をＶｔｈとすると、第２電源電圧Ｖｄｄ２は、第１電源電圧Ｖｄｄ１よりもＶｔｈ以上高く設定される。

インバータ１２は、ドライバ電源端子１０６と出力端子１０２の間に直列に接続されたトランジスタＭ１０、Ｍ１２を含む。プリドライバ４０は、パルス信号Ｓ１のレベルに応じてトランジスタＭ１０、Ｍ１２を相補的にオンさせる。トランジスタＭ１０がオンすると、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨは第２電源電圧Ｖｄｄ２となり、ハイサイドトランジスタＭＨはオンする。トランジスタＭ１２がオンすると、ハイサイドトランジスタＭＨはそのゲートソース間電圧は実質的に０Ｖとなるためオフする。

スイッチ出力回路１００は、第１電源電圧Ｖｄｄ１およびそれと対をなす第２固定電圧（接地電圧）を受けて動作する。短絡検出回路２０は、出力端子１０２が、第１固定電圧Ｖｄｄ１と対をなす第２固定電圧Ｖｄｄ２の印加された第２固定電圧端子（接地端子１０８）と短絡した状態（以下、地絡状態ともいう）を検出する。短絡検出回路２０は、地絡状態を検出すると所定レベル（ハイレベル）となる地絡検出信号Ｓ２を、ドライバ１０に対して出力する。

ドライバ１０は、ハイサイドトランジスタＭＨのオン状態において地絡状態が検出されると、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖｇｓを非短絡時よりも小さく設定し、オンの程度を弱める。

ドライバ１０のクランプ回路１４は、地絡検出信号Ｓ２が所定レベル（ハイレベル）のとき、つまりハイサイドトランジスタＭＨのオン状態において地絡状態が検出されるとアクティブとなる。クランプ回路１４はアクティブの状態において、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖｇｓを所定電圧にクランプする。クランプ回路１４によって、ハイサイドトランジスタＭＨのオンの程度が弱められる。

クランプ回路１４は、第１ツェナーダイオードＤ１、第１トランジスタＭ１を含む。第１ツェナーダイオードＤ１、第１トランジスタＭ１は、出力端子１０２とハイサイドトランジスタＭＨのゲートの間に直列に設けられる。第１トランジスタＭ１のゲートには地絡検出信号Ｓ２が入力されている。短絡状態が検出され地絡検出信号Ｓ２がハイレベルとなると、第１トランジスタＭ１はオンとなり、クランプ回路１４がアクティブとなる。複数の第１ツェナーダイオードＤ１が、クランプレベルに応じて縦積みされてもよい。第１ツェナーダイオードＤ１の個数をｎ（ｎは自然数）とすると、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖｇｓは、ツェナー電圧Ｖｚを用いて、
Ｖｇｓ≒Ｖｚ×ｎ
付近にクランプされる。

クランプ回路１４は、ハイサイドトランジスタＭＨのソースである出力端子１０２を基準として機能するため、出力端子１０２のスイッチング電圧Ｖｓｗが変化しても、クランプ状態におけるハイサイドトランジスタＭＨのゲートソース間電圧Ｖｇｓを一定に保つことができる。

短絡検出回路２０は、メイン電源端子１０４と出力端子１０２の電位差をしきい値電圧Ｖｔｈと、もしくはドライバ電源端子１０６と出力端子１０２の電位差をしきい値電圧Ｖｔｈと比較し、地絡状態を検出する。図１のスイッチ出力回路１００は、後者をしきい値電圧Ｖｔｈと比較する構成となっている。

短絡検出回路２０は、第２ツェナーダイオードＤ２、第２トランジスタＭ２、第１抵抗Ｒ１を含む。
第２ツェナーダイオードＤ２、第２トランジスタＭ２、第１抵抗Ｒ１は、ドライバ電源端子１０６と出力端子１０２の間に直列に設けられる。第２ツェナーダイオードＤ２は、所望のしきい値電圧Ｖｔｈに応じて、ひとつもしくは複数設けられる。

第２トランジスタＭ２のゲートには、ハイサイドトランジスタＭＨのゲート電圧ＶｇＨに応じた信号が入力される。つまり第２トランジスタＭ２はハイサイドトランジスタＭＨがオンした状態においてオンし、短絡検出回路２０はアクティブ、つまり地絡を検出可能な状態となる。ハイサイドトランジスタＭＨがオフのとき、短絡検出回路２０は非アクティブであり、地絡検出は無効化される。

短絡検出回路２０のしきい値電圧Ｖｔｈは、
Ｖｔｈ≒ｎ×Ｖｚ
となる。ｎは、第２ツェナーダイオードＤ２の個数である。地絡すると出力端子１０２の電位は接地電圧（０Ｖ）付近まで低下するから、ドライバ電源端子１０６と出力端子１０２の電位差はしきい値電圧Ｖｔｈを超え、第２ツェナーダイオードＤ２、第２トランジスタＭ２を介して第１抵抗Ｒ１に電流が流れる。このとき第１抵抗Ｒ１には電圧降下が発生する。短絡検出回路２０は、第２トランジスタＭ２と第１抵抗Ｒ１の接続点の電位、つまり第１抵抗Ｒ１に生ずる電圧降下を、地絡状態を示す地絡検出信号Ｓ２として出力する。

短絡検出回路２０およびドライバ１０を単一の半導体基板に集積化する場合、第２ツェナーダイオードＤ２のカソードをドライバ電源端子１０６に接続する方が、回路構成を簡素化できるという利点がある。

なお、短絡検出回路２０によってメイン電源端子１０４と出力端子１０２の電位差をしきい値電圧Ｖｔｈと比較するために、第２ツェナーダイオードＤ２のカソードをメイン電源端子１０４に接続してもよい。この構成とすれば、第１電源電圧Ｖｄｄ１の方が第２電源電圧Ｖｄｄ２よりも低いため、第２ツェナーダイオードＤ２の個数を減らすことができ、回路面積の観点から有利である。

過電流検出部３０は、メイン電源端子１０４と出力端子１０２の間に、ハイサイドトランジスタＭＨと直列に設けられる。過電流検出部３０はハイサイドトランジスタＭＨに流れる電流を所定のしきい値と比較し、過電流状態を検出する。過電流検出部３０は、過電流状態において所定レベル（ハイレベル）となる過電流検出信号Ｓ３を出力する。

タイマ３２は、過電流検出信号Ｓ３を受け、過電流状態が所定時間（マスク時間Ｔｍｓｋ）継続するか否かを判定する。タイマ３２は、過電流状態がマスク時間Ｔｍｓｋの間継続すると所定レベル（ハイレベル）となるシャットダウン信号Ｓ４を出力する。プリドライバ４０はシャットダウン信号Ｓ４がハイレベルとなると、トランジスタＭ１２をオンし、ハイサイドトランジスタＭＨをオフさせる。

以上がスイッチ出力回路１００の構成である。図２は、図１のスイッチ出力回路１００の地絡状態におけるタイムチャートである。実線は、ハイサイドトランジスタＭＨのゲートソース間電圧のクランプ機能を設けた場合、破線はクランプ機能を設けない場合の動作を示す。

本発明の効果をより明確なものとするため、クランプ機能を設けない場合の動作を先に説明する。時刻ｔ０にパルス信号Ｓ１がハイレベルとなり、ハイサイドトランジスタＭＨのオンが指示される。地絡状態ではハイサイドトランジスタＭＨに大電流が流れ、過電流検出部３０によって過電流状態が検出される。この状態がマスク時間Ｔｍｓｋの間持続すると、プリドライバ４０によってハイサイドトランジスタＭＨが強制的にオフされる。マスク時間Ｔｍｓｋを設けることにより、出力のスパイク電流に起因する過電流状態の誤検出を防止できる。

この場合、マスク時間Ｔｍｓｋの間、ハイサイドトランジスタＭＨはフルオンし続けるため、ハイサイドトランジスタＭＨには大電流が流れ続ける。したがって、マスク時間Ｔｍｓｋの間に、回路の信頼性が損なわれるおそれがあった。

続いてクランプ機能を有する図１のスイッチ出力回路１００の動作を説明する。
時刻ｔ０にパルス信号Ｓ１がハイレベルとなり、ハイサイドトランジスタＭＨのオンが指示される。ハイサイドトランジスタＭＨがオンすると短絡検出回路２０によって直ちに地絡状態が検出され、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖｇｓがクランプされ、ハイサイドトランジスタＭＨは弱くオンした状態を持続する。その結果、マスク時間Ｔｍｓｋの間、出力電流Ｉｏｕｔは抑制される。その後、所定時間Ｔｍｓｋが経過した時刻ｔ１に、ハイサイドトランジスタＭＨが強制的にオフされる。

このように、図１のスイッチ出力回路１００によれば、出力端子１０２が地絡しても、マスク時間Ｔｍｓｋの間ハイサイドトランジスタＭＨに流れる出力電流Ｉｏｕｔを抑制でき、より確実な回路保護が実現できる。

さらに、出力短絡時に、ただちにハイサイドトランジスタＭＨをオフするのではなく、マスク時間Ｔｍｓｋの間、回路を動作させるため、スパイク電流に起因する過電流状態の誤検出を防止でき、あるいは出力短絡が短時間で解消した場合に、高速な復帰が可能となる。

（第２の実施の形態）
図３は、第２の実施の形態に係るスイッチ出力回路１００ａの構成を示す回路図である。以下、図１のスイッチ出力回路１００との相違点を中心に説明する。スイッチ出力回路１００ａは、ローサイドトランジスタＭＬ、ハイサイドトランジスタＭＨ、ドライバ１０ａ、短絡検出回路２０ａ、過電流検出部３０ａ、タイマ３２ａ、プリドライバ４０ａを備える。

図３のローサイドトランジスタＭＬは、第１固定電圧である接地電圧（０Ｖ）の印加された第１固定電圧端子（接地端子１０８）と出力端子１０２に設けられるＮチャンネルのＭＯＳＦＥＴである。

スイッチ出力回路１００ａは、ローサイドトランジスタＭＬに加えて、ＮチャンネルＭＯＳＦＥＴのハイサイドトランジスタＭＨをさらに備えたプッシュプル形式（ハーフブリッジ回路）となっている。

スイッチ出力回路１００ａは、モータ駆動装置の出力段のハーフブリッジ回路や、同期整流方式の降圧型のスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）の出力段に設けられる。なおスイッチ出力回路１００ａの用途はこれらに限定されない。

スイッチ出力回路１００ａは、パルス信号Ｓ１ａのレベルに応じてハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのオン、オフを切りかえ、出力端子１０２からスイッチング信号Ｖｓｗを出力する。

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬの接続点は、出力端子１０２に接続される。図３のスイッチ出力回路１００ａは、出力端子１０２の天絡状態を検出し、ローサイドトランジスタＭＬを保護する機能を備える。

ドライバ１０は、ハイサイドトランジスタＭＨのゲートに対して、パルス信号Ｓ１に応じたレベルを有するゲート電圧ＶｇＨを供給し、ハイサイドトランジスタＭＨのオン、オフを切りかえる。ドライバ１０ａは、ローサイドトランジスタＭＬのゲートに対して、パルス信号Ｓ１に応じたレベルを有するゲート電圧ＶｇＬを供給し、ローサイドトランジスタＭＬのオン、オフを切りかえる。

ハイサイドトランジスタＭＨがオンすると、出力端子１０２に生ずるスイッチング信号Ｖｓｗは第１電源電圧Ｖｄｄ１となり、ローサイドトランジスタＭＬがオンすると、スイッチング信号Ｖｓｗは接地電圧（０Ｖ）となる。

短絡検出回路２０ａは、出力端子１０２が、第１固定電圧である接地電圧（０Ｖ）と対をなす第１電源電圧Ｖｄｄ１（第２固定電圧）の印加されたメイン電源端子１０４と短絡した状態（天絡状態）を検出する。短絡検出回路２０ａは、天絡状態を検出すると所定レベル（ハイレベル）となる天絡検出信号Ｓ２ａを、ドライバ１０ａに対して出力する。

ドライバ１０ａは、ローサイドトランジスタＭＬのオン状態において天絡状態が検出されると、ローサイドトランジスタＭＬのゲートソース間電圧Ｖｇｓを非短絡時よりも小さく設定し、オンの程度を弱める。

ドライバ１０ａは、バッファ１２ａ、クランプ回路１４ａを含む。バッファ１２ａは、プリドライバ４０ａの出力信号にもとづいてローサイドトランジスタＭＬのゲート電圧ＶｇＬを生成する。

ドライバ１０ａのクランプ回路１４ａは、地絡検出信号Ｓ２が所定レベル（ハイレベル）のとき、つまりローサイドトランジスタＭＬのオン状態において天絡状態が検出されるとアクティブとなる。クランプ回路１４ａはアクティブの状態において、ローサイドトランジスタＭＬのゲートソース間電圧Ｖｇｓを所定電圧にクランプする。クランプ回路１４ａによって、ローサイドトランジスタＭＬのオンの程度が弱められる。

クランプ回路１４ａは、第４ツェナーダイオードＤ４、第４トランジスタＭ４を含む。第４ツェナーダイオードＤ４、第４トランジスタＭ４は、第１固定電圧端子である接地端子１０８とハイサイドトランジスタＭＨのゲートの間に直列に設けられる。

第４トランジスタＭ４のゲートには天絡検出信号Ｓ２ａが入力されている。天絡状態が検出され天絡検出信号Ｓ２ａがハイレベルとなると、第４トランジスタＭ４はオンとなり、クランプ回路１４ａがアクティブとなる。複数の第４ツェナーダイオードＤ４が、クランプレベルに応じて縦積みされてもよい。第４ツェナーダイオードＤ４の個数をｎ（ｎは自然数）とすると、ローサイドトランジスタＭＬのゲートソース間電圧Ｖｇｓは、ツェナー電圧Ｖｚを用いて、
Ｖｇｓ≒Ｖｚ×ｎ
付近にクランプされる。

短絡検出回路２０ａは、接地端子（第１固定電圧端子）１０８と出力端子１０２の電位差、もしくはハイサイドトランジスタＭＨのゲートと接地端子（第１固定電圧端子）１０８の電位差を、しきい値電圧Ｖｔｈと比較して天絡状態を検出する。図３のスイッチ出力回路１００ａは、後者をしきい値電圧Ｖｔｈと比較する構成となっている。

ハイサイドトランジスタＭＨがオフの状態において、ハイサイドトランジスタＭＨのゲートとソース（つまり出力端子１０２）の電位は等しくなる。したがって、出力端子１０２と接地端子１０８間の電位差に代えて、ハイサイドトランジスタＭＨのゲートと接地端子１０８の電位差を監視することにより天絡を検出できる。

短絡検出回路２０ａは、第３ツェナーダイオードＤ３、第３トランジスタＭ３、第２抵抗Ｒ２を含む。
第３ツェナーダイオードＤ３、第３トランジスタＭ３、第２抵抗Ｒ２は、ハイサイドトランジスタＭＨのゲートと接地端子１０８の間に直列に設けられる。第３ツェナーダイオードＤ３は、所望のしきい値電圧Ｖｔｈに応じて、ひとつもしくは複数設けられる。

第３トランジスタＭ３のゲートには、ローサイドトランジスタＭＬのゲート電圧ＶｇＬに応じた信号が入力される。つまり第３トランジスタＭ３はローサイドトランジスタＭＬがオンした状態においてオンし、短絡検出回路２０ａはアクティブ、つまり天絡を検出可能な状態となる。ローサイドトランジスタＭＬがオフのとき、短絡検出回路２０ａは非アクティブであり、天絡検出は無効化される。

出力端子１０２にコイル（インダクタンス成分）が接続される場合、通常動作において出力端子１０２のスイッチング信号Ｖｓｗが負電圧となりうるため、出力端子１０２を監視すると、短絡検出回路がスイッチング動作に影響を及ぼすおそれがある。これに対し図３の回路によれば、ハイサイドトランジスタＭＨのゲート電圧を監視するため、この問題を解消できる。

短絡検出回路２０ａのしきい値電圧Ｖｔｈは、
Ｖｔｈ≒ｎ×Ｖｚ
となる。ｎは、第３ツェナーダイオードＤ３の個数である。天絡すると出力端子１０２の電位は第１電源電圧Ｖｄｄ１（第２固定電圧）付近まで上昇する。このときハイサイドトランジスタＭＨのゲートと接地端子１０８の電位差はしきい値電圧Ｖｔｈを超え、第３ツェナーダイオードＤ３、第３トランジスタＭ３を介して第２抵抗Ｒ２に電流が流れる。このとき第２抵抗Ｒ２には電圧降下が発生する。短絡検出回路２０ａは、第３トランジスタＭ３と第２抵抗Ｒ２の接続点の電位、つまり第２抵抗Ｒ２に生ずる電圧降下を、天絡状態を示す天絡検出信号Ｓ２ａとして出力する。

過電流検出部３０ａは、接地端子１０８と出力端子１０２の間に、ローサイドトランジスタＭＬと直列に設けられる。過電流検出部３０ａはローサイドトランジスタＭＬに流れる電流Ｉｏｕｔを所定のしきい値と比較し、過電流状態を検出する。過電流検出部３０ａは、過電流状態において所定レベル（ハイレベル）となる過電流検出信号Ｓ３ａを出力する。

タイマ３２ａは、過電流検出信号Ｓ３ａを受け、過電流状態が所定時間（マスク時間Ｔｍｓｋ）継続するか否かを判定する。タイマ３２ａは、過電流状態がマスク時間Ｔｍｓｋの間継続すると所定レベル（ハイレベル）となるシャットダウン信号Ｓ４ａを出力する。プリドライバ４０ａはシャットダウン信号Ｓ４ａがハイレベルとなると、ローサイドトランジスタＭＬをオフさせる。

以上がスイッチ出力回路１００ａの構成である。図３のスイッチ出力回路１００ａによれば、図１のスイッチ出力回路１００と同様のメカニズムによって、出力端子１０２が天絡しても、マスク時間Ｔｍｓｋの間ローサイドトランジスタＭＬに流れる出力電流Ｉｏｕｔを抑制でき、より確実な回路保護が実現できる。

さらに出力短絡時に、ただちにハイサイドトランジスタＭＨをオフするのではなく、マスク時間Ｔｍｓｋの間、回路を動作させるため、短時間で出力短絡が解消した場合に、高速な復帰が可能となる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図３のプッシュプル形式のスイッチ出力回路１００ａに、図１のスイッチ出力回路１００の構成要素を追加し、ハイサイドトランジスタＭＨに対して地絡保護機能を設けてもよい。

図１、図３の実施の形態では、短絡検出回路２０（２０ａ）にツェナーダイオードを用いて短絡状態を検出した。この場合、コンパレータを用いる場合に比べて高速に短絡を検出できるという利点がある。しかしながら、高速な応答性が要求されない場合や、回路面積に余裕がある場合、コンパレータを用いて短絡検出を行ってもよい。この場合、しきい値電圧Ｖｔｈを任意に設定できるという利点がある。

実施の形態で説明した回路の、論理信号のハイレベル、ローレベルの設定は一例であり、適宜反転してもよい。また、ＭＯＳＦＥＴとバイポーラトランジスタの置換、ＮチャンネルとＰチャンネルの置換も、本発明の範囲に含まれる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

第１の実施の形態に係るスイッチ出力回路の構成を示す回路図である。 図１のスイッチ出力回路の地絡状態におけるタイムチャートである。 第２の実施の形態に係るスイッチ出力回路の構成を示す回路図である。

符号の説明

１００…スイッチ出力回路、１０２…出力端子、１０４…メイン電源端子、１０６…ドライバ電源端子、１０８…接地端子、１０…ドライバ、ＭＨ…ハイサイドトランジスタ、ＭＬ…ローサイドトランジスタ、２０…短絡検出回路、３０…過電流検出部、３２…タイマ、４０…プリドライバ、１２…インバータ、１４…クランプ回路、Ｄ１…第１ツェナーダイオード、Ｄ２…第２ツェナーダイオード、Ｄ３…第３ツェナーダイオード、Ｄ４…第４ツェナーダイオード、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｓ１…パルス信号、Ｓ２…地絡検出信号、Ｓ３…過電流検出信号、Ｓ４…シャットダウン信号。

Claims (12)

1. 第１電源電圧が印加される第１電源端子と出力端子の間に設けられるＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
   前記出力端子と接地端子の間に設けられるＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第２トランジスタと、
   前記第１電源電圧より高い第２電源電圧の印加された第２電源端子と前記第１トランジスタのゲートの間に設けられた第３トランジスタと、前記出力端子と前記第１トランジスタのソースの間に設けられた第４トランジスタと、を含み、前記第１トランジスタのオン、オフを切りかえる第１ドライバと、
   前記第２トランジスタにゲート電圧を供給し、前記第２トランジスタのオン、オフを切りかえる第２ドライバと、
   前記第２トランジスタのオン状態において、前記第１トランジスタのゲートの電位にもとづいて、前記出力端子が前記第１電源電圧と短絡した天絡状態を示す天絡検出信号をアサートする第１短絡検出回路と、
   を備え、
   前記第２ドライバは、前記天絡検出信号がアサートされると、前記第２トランジスタのゲートソース間電圧を非短絡時よりも小さく設定し、オンの程度を弱めることを特徴とするスイッチ出力回路。
2. 前記第１短絡検出回路は、前記第２トランジスタのオン状態において、前記第１トランジスタのゲートと接地端子の電位差が所定のしきい値電圧より大きくなると、前記出力端子が前記第１電源電圧と短絡した天絡状態を示す天絡検出信号をアサートすることを特徴とする請求項１に記載のスイッチ出力回路。
3. 前記第１短絡検出回路は、前記第１トランジスタのゲートと前記接地端子の間に直列に設けられた、
   カソードが高電位側となる向きで配置された第３ツェナーダイオードと、
   第５トランジスタと、
   第２抵抗と、
   を含み、前記第５トランジスタは前記第２トランジスタがオンした状態においてオンし、前記第５トランジスタと前記第２抵抗の接続点の電位を、前記天絡検出信号として出力することを特徴とする請求項１または２に記載のスイッチ出力回路。
4. 前記第２ドライバは、前記天絡検出信号がアサートされるとアクティブとなり前記第２トランジスタのゲートソース間電圧を所定電圧にクランプする第２クランプ回路を含むことを特徴とする請求項１から３のいずれかに記載のスイッチ出力回路。
5. 前記第２クランプ回路は、前記第１トランジスタのゲートと前記接地端子の間に直列に設けられた、
   第４ツェナーダイオードと、
   第６トランジスタと、
   を含み、前記第６トランジスタは、前記天絡検出信号がアサートされるとオンすることを特徴とする請求項４に記載のスイッチ出力回路。
6. 前記第１短絡検出回路は、前記第１トランジスタのゲートの電圧を所定のしきい値電圧と比較するコンパレータを含むことを特徴とする請求項１に記載のスイッチ出力回路。
7. 前記第１トランジスタのオン状態において、前記第２電源端子と前記出力端子の電位差が所定のしきい値電圧より大きくなると、前記出力端子が前記接地端子と短絡した地絡状態を示す地絡検出信号をアサートする第２短絡検出回路をさらに備え、
   前記第１ドライバは、前記地絡検出信号がアサートされると、前記第１トランジスタのゲートソース間電圧を非短絡時よりも小さく設定し、オンの程度を弱めることを特徴とする請求項１から６のいずれかに記載のスイッチ出力回路。
8. 前記第２短絡検出回路は、前記第２電源端子と前記出力端子の間に直列に設けられた、
   カソードが高電位側となる向きで配置された第２ツェナーダイオードと、
   第７トランジスタと、
   第１抵抗と、
   を含み、前記第７トランジスタは前記第１トランジスタがオンした状態においてオンし、前記第７トランジスタと前記第１抵抗の接続点の電位を、前記地絡検出信号として出力することを特徴とする請求項７に記載のスイッチ出力回路。
9. 前記第１ドライバは、前記地絡検出信号がアサートされるとアクティブとなり前記第１トランジスタのゲートソース間電圧を所定電圧にクランプする第１クランプ回路を含むことを特徴とする請求項７または８に記載のスイッチ出力回路。
10. 前記第１クランプ回路は、前記第１トランジスタのゲートと前記出力端子の間に直列に設けられた、
    第１ツェナーダイオードと、
    第８トランジスタと、
    を含み、前記第８トランジスタは、前記地絡検出信号がアサートされるとオンすることを特徴とする請求項９に記載のスイッチ出力回路。
11. 前記第１電源端子と前記出力端子の間に、前記第１トランジスタと直列に設けられた過電流検出部をさらに備え、
    前記過電流検出部により過電流状態が所定時間継続して検出されると、前記第１トランジスタをオフすることを特徴とする請求項１から１０のいずれかに記載のスイッチ出力回路。
12. 第１電源電圧が印加される第１電源端子と出力端子の間に設けられるＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
    前記出力端子と接地端子の間に設けられるＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第２トランジスタと、
    前記第１電源電圧より高い第２電源電圧の印加された第２電源端子と前記第１トランジスタのゲートの間に設けられた第３トランジスタと、前記出力端子と前記第１トランジスタのソースの間に設けられた第４トランジスタと、を含み、前記第１トランジスタのオン、オフを切りかえる第１ドライバと、
    前記第２トランジスタにゲート電圧を供給し、前記第２トランジスタのオン、オフを切りかえる第２ドライバと、
    前記第１トランジスタのオン状態において、前記第２電源端子と前記出力端子の電位差が、所定のしきい値電圧より大きくなると、前記出力端子が前記接地端子と短絡した地絡状態を示す地絡検出信号をアサートする第２短絡検出回路と、
    を備え、
    前記第１ドライバは、前記地絡検出信号がアサートされると、前記第１トランジスタのゲートソース間電圧を非短絡時よりも小さく設定し、オンの程度を弱め、
    前記第２短絡検出回路は、前記第２電源端子と前記出力端子の間に直列に設けられた、
    カソードが高電位側となる向きで配置された第２ツェナーダイオードと、
    第７トランジスタと、
    第１抵抗と、
    を含み、前記第７トランジスタは前記第１トランジスタがオンした状態においてオンし、前記第７トランジスタと前記第１抵抗の接続点の電位を、前記地絡検出信号として出力するよう構成されることを特徴とするスイッチ出力回路。

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