JP6787044B2 - スイッチング電源装置 - Google Patents

Description

本発明は、インダクタンス素子を介して電源入力端に接続されたスイッチング素子を備え、このスイッチング素子のオン・オフに伴って前記インダクタンス素子を介して出力される電流を整流・平滑化して直流出力電圧を生成するスイッチング電源装置に関する。

スイッチング電源装置の一種である昇圧チョッパ方式の力率改善コンバータ（ＰＦＣ）は、インダクタンス素子の自励発振を利用して入力電圧に比例する入力電流を作りながら、安定な直流出力電圧を生成する。この種のスイッチング電源装置（力率改善コンバータ；ＰＦＣ）は、例えば特許文献１に紹介されるように小型で高効率であり、しかも低コストである等の優れた特徴を有している。

図４は従来のスイッチング電源装置（力率改善コンバータ）の一例を示す概略構成図である。このスイッチング電源装置（力率改善コンバータ）ＰＦＣは、概略的には交流電源ＡＣに整流回路１を介して接続されたインダクタンス素子３と、オン時にインダクタンス素子３を介する電流路を形成するスイッチング素子４とを備える。このスイッチング素子４は、例えばパワーＭＯＳ-ＦＥＴからなる。

またスイッチング電源装置ＰＦＣは、スイッチング素子４のオフ時にインダクタンス素子３から得られる電流を整流・平滑化して所定の直流出力電圧Ｖoutを得る電圧出力回路を備える。この電圧出力回路は、ダイオード５と出力コンデンサ６とによって構成される。更にスイッチング電源装置ＰＦＣは、直流出力電圧値と目標出力電圧値との誤差電圧に応じてスイッチング素子４のオン・オフを制御する制御装置７を備えて構成される。この制御装置７は、一般的には電源ＩＣと称される。尚、図中２は整流回路１の出力を平滑化して入力電圧Ｖinを得る入力コンデンサである。

ここで制御装置（電源ＩＣ）７について簡単に説明すると、制御装置７はインダクタンス素子３の二次巻線３ａに生起される電圧からインダクタンス素子３の電流値がゼロになったことを検出するゼロ電流検出器（比較器）１１を備える。このゼロ電流検出器１１は、スイッチング素子４をターンオンする為の信号を出力する。また制御装置７は、直流出力電圧Ｖoutを抵抗Ｒ４,Ｒ５を介して分圧して検出されるフィードバック電圧の電圧値と基準電圧値Ｖrefとの誤差電圧Ｖerrを求める誤差増幅器１２を備える。この誤差増幅器１２は、いわゆるコンダクタンスアンプからなる。

また制御装置７は、誤差増幅器１２によって検出された誤差電圧Ｖerrの電圧値と、発振器１４が発振出力するランプ電圧ＲＡＭＰの電圧値とを比較するＰＷＭ制御回路（比較器）１３を備える。ちなみに発振器１４は、スイッチング素子４のターンオン・タイミングをトリガーとして発振動作し、ＲＴ端子に接続された抵抗Ｒ１によって発振波形（電圧変化の傾き）が決定されたランプ電圧ＲＡＭＰを生成する。そしてこのＰＷＭ制御回路１３は、ランプ電圧ＲＡＭＰの電圧値が誤差電圧Ｖerrの電圧値を超えたときにスイッチング素子４をターンオフする為の信号を生成する。このＰＷＭ制御回路１３によって、誤差電圧Ｖerrの電圧値に応じてスイッチング素子４のオン幅が制御される。

更に制御装置７は、フリップフロップ１５と、このフリップフロップ１５の出力によって駆動されるドライバー回路１６を備える。フリップフロップ１５は、比較器（ゼロ電流検出器）１１が出力する信号によってセットされ、また比較器（ＰＷＭ制御回路）１３が出力する信号によってリセットされる。そしてドライバー回路１６は、フリップフロップ１５の出力に応じてスイッチング素子（パワーＭＯＳ-ＦＥＴ）４のゲート電圧を制御することでスイッチング素子４をオン・オフ駆動する。

尚、前記抵抗Ｒ４,Ｒ５を介して検出されたフィードバック電圧は、過電圧検出器（比較器）１７に入力される。またスイッチング素子４に直列に介装されたシャント抵抗Ｒ３によって検出される電圧は、過電流検出器（比較器）１８に入力される。そして過電圧検出器（比較器）１７によって出力電圧Ｖoutの過電圧が検出されたとき、或いは過電流検出器（比較器）１８によってスイッチング素子４に流れる電流の過電流が検出されたとき、オア回路１９を介してフリップフロップ１５が強制的にリセットされる。

このように構成された制御装置７は、基本的にはインダクタンス素子３に流れる電流がゼロとなったときにスイッチング素子４をターンオンする（ゼロ電流スイッチング）。するとスイッチング素子４のオンに伴ってインダクタンス素子３には整流回路１を介して得られる入力電圧Ｖinの電圧値に比例した電流が流れる。この電流（インダクタ電流）はスイッチング素子４のオン期間に亘ってゼロから上昇する。

そして制御装置７は、スイッチング素子４のターンオンをトリガーとして生成されるランプ電圧ＲＡＭＰの電圧値が前述した誤差電圧Ｖerrの電圧値を超えたときにスイッチング素子４をターンオフする（電圧モード）。このスイッチング素子４のターンオフによってインダクタンス素子３に加わる電圧極性が反転し、インダクタンス素子３に流れている電流が該インダクタンス素子３からダイオード５を介して出力される。コンデンサ６は、このようにしてインダクタンス素子３から取り出される電流によって充電され、その充電電圧を平滑化することで誤差電圧Ｖerrの電圧値に応じて一定化制御された所定電圧値の出力電圧Ｖoutを生成する。

尚、制御装置７は、インダクタ電流がゼロとなったときにスイッチング素子４を再びターンオンさせることで次の動作サイクルを開始させる。以降、制御装置７は、スイッチング素子４の上述したオン・オフ動作を繰り返し実行させる。

ところでインダクタンス素子３に加わる入力電圧Ｖinは、正弦波の半周期に亘って変化する電圧波形となる。しかし上述した電圧モードによるスイッチング素子４のオン・オフ制御においては、基本的には入力電圧Ｖinの位相に拘わることなくスイッチング素子４のオン幅Ｔonは一定である。この為、入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）においては前記インダクタンス素子３に供給される電流が不足し、いわゆるデッドアングル（無効電圧位相）が増えて力率が低下することが否めない。

そこでスイッチング電源装置ＰＦＣにおいては、基本的には入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）のとき、該入力電圧Ｖinの瞬時値が高くなる位相（高電圧位相）のときよりもスイッチング素子４のオン幅Ｔonを広くすることで力率を改善するようにしている（例えば特許文献２,３を参照）。ちなみに特許文献２に開示される手法は、インダクタ電流のピーク値（入力電圧Ｖinの電圧値に比例）を検出することで入力電圧Ｖinの位相情報を得てスイッチング素子４のオン幅Ｔonを調整している。また特許文献３に開示される手法は、インダクタ電流の微分値（入力電圧Ｖinの電圧値に比例）を検出することで入力電圧Ｖinの位相情報を得てスイッチング素子４のオン幅Ｔonを調整している。

特開２００９−１７７９５４号公報 米国特許第６９８４９６３号明細書 米国特許第７１１６０９０号明細書

ところで上述した如く構成されたスイッチング電源装置（力率改善コンバータ）ＰＦＣにおいて所定の回路基板上へのスイッチング素子４や制御装置７等の実装工程で、例えばスイッチング素子４のゲート・ソース間に短絡が生じるとスイッチング素子４のゲートを駆動する制御装置７の出力端子ＯＵＴから該スイッチング素子４のソースに過大な電流が流れ込むことが否めない。すると制御装置７の出力端子ＯＵＴからスイッチング素子４のソースに流れ込む過大な電流によって制御装置７が破壊される虞がある。

本発明はこのような事情を考慮してなされたもので、その目的は、出力電圧制御回路を備えて集積回路化された制御回路によってオン・オフ駆動されるスイッチング素子に短絡が生じた場合であっても、制御装置の破壊を効果的に防ぐことのできるスイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明に係るスイッチング電源装置は、
インダクタンス素子と直列に接続され、入力電源端と接地端との間に配置されたスイッチング素子と、
このスイッチング素子のオン・オフに伴って前記入力電源端から前記インダクタンス素子を介して出力される電流を整流・平滑化して直流出力電圧を生成する出力回路と、
この出力回路の出力電圧を検出して求められるフィードバック電圧値と所定の基準電圧値との誤差電圧値に基づいて前記スイッチング素子のオン時間を制御する出力電圧制御回路と、
前記スイッチング素子のオン駆動時に該スイッチング素子の制御端子に加わる電圧値を検出し、この電圧値が所定の閾値を下回ったとき該スイッチング素子の短絡と判断し、前記出力電圧制御回路の動作を制御して前記スイッチング素子のオン時間を非短絡時よりも短くする短絡検出回路と
を具備したことを特徴としている。

好ましくは前記スイッチング素子は、Ｎ型のパワーＭＯＳ-ＦＥＴからなり、前記短絡検出回路は、前記出力電圧制御回路による前記Ｎ型のパワーＭＯＳ-ＦＥＴのオン駆動時における該Ｎ型のパワーＭＯＳ-ＦＥＴのゲート・ソース間電圧を検出するように構成される。また前記出力電圧制御回路および前記短絡検出回路は、例えば前記スイッチング素子をオン・オフ駆動する制御装置、いわゆる電源ＩＣとして集積回路化して実現される。

好ましくは前記短絡検出回路は、所定時間に亘って前記スイッチング素子の短絡が検出されたときに前記短絡検出信号を出力するように構成され、前記出力電圧制御回路は、前記短絡検出信号を受けて前記スイッチング素子のオン時間幅を順次短くする制御を実行するように構成される。また前記出力電圧制御回路は、好ましくは前記短絡検出信号を受けて前記スイッチング素子をオン・オフする動作周波数を低減する制御を実行するように構成される。

また前記短絡検出回路は、例えは前記出力電圧制御回路に与える前記フィードバック電圧と所定の基準電圧との差電圧に前記短絡検出信号を重畳させて、前記出力電圧制御回路に与える信号電圧を変化させるように構成される。更に前記短絡検出回路は、好ましくは前記短絡検出信号を用いて、短絡検出時から所定時間経過後に前記出力電圧制御回路に与える信号電圧を徐々に低下させるように構成される。

このように構成されたスイッチング電源装置によれば、スイッチング素子（パワーＭＯＳ-ＦＥＴ）のオン動作時に短絡検出回路によって該スイッチング素子（パワーＭＯＳ-ＦＥＴ）のゲート・ソース間の外的要因による短絡が検出されたとき、スイッチング素子のオン時間幅を順次短くする制御が実行される。更にはスイッチング素子をオン・オフする動作周波数を低減する制御が実行される。

この結果、スイッチング素子のオン動作時において、出力電圧制御回路を備えて集積回路化された制御装置（電源ＩＣ）からスイッチング素子（パワーＭＯＳ-ＦＥＴ）のソースに流れ出る電流が徐々に絞り込まれる。従ってスイッチング素子のゲート・ソース間の外的要因による短絡に伴って制御装置からスイッチング素子のソースへと流れ出る電流によって集積回路化された制御装置が破壊に至ることが効果的に防止される。

しかも上述した如く本発明に係るスイッチング電源装置においてはスイッチング素子のオン時間を順次短くするだけである。従ってスイッチング素子（パワーＭＯＳ-ＦＥＴ）のゲート・ソース間を短絡していた外的要因が取り除かれた場合には、制御装置が有する機能を速やかに復帰させることができる。従って制御装置の不本意な破壊を防ぐと共に、当該制御装置を別のスイッチング電源装置に組み込んで再利用することも可能なので、制御装置の有効活用を図ることができる等の実用上多大なる効果が奏せられる。

本発明の一実施形態に係るスイッチング電源装置（力率改善コンバータ）の概略構成図。 制御装置（電源ＩＣ）に組み込まれる短絡検出回路の構成例を示す図。 図１に示すスイッチング電源装置（力率改善コンバータ）におけるスイッチング素子の動作制御を示す図。 従来のスイッチング電源装置（力率改善コンバータ）の一例を示す概略構成図。

以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置（力率コンバータ）ＰＦＣについて説明する。

図１はこの実施形態に係るスイッチング電源装置（力率コンバータ）ＰＦＣの概略構成を示している。尚、図４に示した従来のスイッチング電源装置（力率コンバータ）ＰＦＣと同一部分には同一符号を付して示しており、同一構成要素の重複した説明については省略する。

この実施形態に係るスイッチング電源装置（力率コンバータ）ＰＦＣが特徴とするところは、前述した図４に示すスイッチング電源装置（力率コンバータ）ＰＦＣの構成に加えて、特にスイッチング素子（パワーＭＯＳ-ＦＥＴ）４のオン動作時における該スイッチング素子（パワーＭＯＳ-ＦＥＴ）４のゲート・ソース間の電圧を検出する短絡検出回路２０を備える点にある。好ましくは短絡検出回路２０は、制御装置（電源ＩＣ）７に一体に設けられる。

短絡検出回路２０は、外的要因に起因するスイッチング素子（パワーＭＯＳ-ＦＥＴ）４のゲート・ソース間の短絡の有無を検出して短絡検出信号ＰＲＯＴを出力する役割を担う。この短絡検出回路２０から出力される短絡検出信号ＰＲＯＴは、ノアゲート回路２１の入力に与えられてゼロ電流検出器（比較器）１１の出力と論理演算処理されると共に、リスタートタイマー回路２２に与えられる。更に短絡検出信号ＰＲＯＴは、制御装置（電源ＩＣ）７のＣＯＭＰ端子に加えられる。

ここでノアゲート回路２１は短絡検出信号ＰＲＯＴが出力されているとき、ゼロ電流検出器（比較器）１１の出力によるフリップフロップ１５のセットを禁止する。またリスタートタイマー回路２２は、短絡検出信号ＰＲＯＴによってトリガーされてタイマーを起動し、所定時間の経時後にタイマー信号を出力する。このタイマー信号がオア回路２３を介してフリップフロップ１５に与えられて該フリップフロップ１５がセットされる。従ってスイッチング素子４の短絡が検出されたときにはゼロ電流の検出タイミングでのスイッチング素子４のターンオンが禁止され、その後、リスタートタイマー回路２２の出力によってスイッチング素子４がターンオンされる。

尚、ＣＯＭＰ端子はコンデンサＣ１を介して接地され、またこのコンデンサＣ１には抵抗Ｒ６とコンデンサＣ２とからなる直列回路が並列接続される。これらのコンデンサＣ１,Ｃ２および抵抗Ｒ６は、誤差増幅器１２から出力されてＰＷＭ制御回路（比較器）１３に与える誤差電圧Ｖerrを位相補償する役割を担う。そして短絡検出回路２０は、上述した如くＣＯＭＰ端子に生成された信号に短絡検出信号ＰＲＯＴを加えることで、ＰＷＭ制御回路（比較器）１３に与えるＣＯＭＰ電圧（誤差信号Ｖerr）をクランプする。

さて短絡検出回路２０は、例えばドライバー回路１６の入力信号であるフリップフロップ１５の出力信号Ｖ１と、ドライバー回路１６から出力されて制御装置７の出力端子ＯＵＴから出力される電圧信号とを入力し、出力端子ＯＵＴに接続されたスイッチング素子（パワーＭＯＳ-ＦＥＴ）４のゲート・ソース間の短絡を検出する。即ち、短絡検出回路２０は、フリップフロップ１５の出力Ｖ１がハイレベルであるとき、これをスイッチング素子４をオン駆動している状態であるとして検出する。そして短絡検出回路２０は、スイッチング素子４をオン駆動して状態における出力端子ＯＵＴの電圧から、スイッチング素子（パワーＭＯＳ-ＦＥＴ）４のゲート・ソース間の短絡を検出する。

この短絡検出回路２０は、例えば図２に示すように構成される。また図３は図２に示す短絡検出回路２０の動作を示す信号波形図である。短絡検出回路２０は、出力信号Ｖ１がハイレベルとなったときにセットされるフリップフロップＦＦ１を備える。対をなしてカスケードに接続されたＰ型のＭＯＳ-ＦＥＴ（Ｐ１）とＮ型のＭＯＳ-ＦＥＴ（Ｎ１）は、インバータ回路（反転回路）ＩＮＶ３を介してフリップフロップＲＳＦＦ１のセット出力Ｑを受けて相反してオン・オフする。Ｐ型のＭＯＳ-ＦＥＴ（Ｐ１）とＮ型のＭＯＳ-ＦＥＴ（Ｎ１）のオン・オフにより、Ｐ型のＭＯＳ-ＦＥＴ（Ｐ１）と並列に接続されたコンデンサＣ３の充放電が制御される。

ちなみにコンデンサＣ３は、出力信号Ｖ１がハイレベル（Ｈ）でＰ型のＭＯＳ-ＦＥＴ（Ｐ１）がオンのとき、定電流源Ｉ１によって充電される。このコンデンサＣ３の充電に伴ってＮ型のＭＯＳ-ＦＥＴ（Ｎ１）のドレイン電圧Ｖ２の電圧値が上昇する。そしてこのドレイン電圧Ｖ２は、直列に接続された２段のインバータ回路（反転回路）ＩＮＶ１,ＩＮＶ２を介してフリップフロップＦＦ１に帰還され、ドレイン電圧Ｖ２の電圧値が所定の閾値を超えたタイミングでフリップフロップＦＦ１がリセットされる。このフリップフロップＦＦ１のリセットに伴ってＮ型のＭＯＳ-ＦＥＴ（Ｎ１）がオンとなり、Ｎ型のＭＯＳ-ＦＥＴ（Ｎ１）を介してコンデンサＣ３の充電電荷が放電されてドレイン電圧Ｖ２がローレベル（Ｌ）となる。

一方、ドレイン電圧Ｖ２は、インバータ回路（反転回路）ＩＮＶ４を介してＤ型のフリップフロップＦＦ２にトリガー信号として与えられる。このＤ型のフリップフロップＦＦ２は、ＩＮＶ４の出力Ｖ３の立下りをトリガー信号の入力とすることで、信号電圧Ｖ１が立ち上がった後、所定の遅延時間Ｄ１を経て比較器ＣＯＭＰ４の出力Ｖ４を取り込む。そしてＤ型のフリップフロップＦＦ２は、比較器ＣＯＭＰ４の出力Ｖ４を次のトリガー信号の入力時まで保持する。

ここで比較器ＣＯＭＰ４は、スイッチング素子４をオン・オフ駆動する出力端子ＯＵＴの電圧を判定する。具体的には比較器ＣＯＭＰ４は、抵抗Ｒ７,Ｒ８を介して分圧して検出される出力端子ＯＵＴの電圧値を基準電圧値Ｖlowと比較することで、スイッチング素子４のゲート・ソース間が短絡しているか否かを判定する。そして比較器ＣＯＭＰ４は、分圧して検出した電圧値が基準電圧値Ｖlowよりも高い場合にはその出力Ｖ４をハイレベル（Ｈ）とし、低い場合にはその出力Ｖ４をローレベル（Ｌ）とする。

上述した如くして比較器ＣＯＭＰ４の出力Ｖ４を保持したＤ型のフリップフロップＦＦ２の出力Ｖ５は、カウンタＣＯＵＮＴに与えられると共にフリップフロップＦＦ３に与えられる。カウンタＣＯＵＮＴは、例えば縦列に接続された複数段のＤ型フリップフロップからなり、フリップフロップＦＦ２の出力Ｖ５がローレベル（Ｌ）のときに所定のクロック信号を計数することで、その分周出力を生成する。

ここでフリップフロップＦＦ３は、Ｄ型のフリップフロップＦＦ２の出力Ｖ５を受けてリセットされる共に、カウンタＣＯＵＮＴによる分周出力によってセットされる。この結果、フリップフロップＦＦ３は、カウンタＣＯＵＮＴによるクロック信号の計数に要した時間を遅延時間Ｄ２とし、フリップフロップＦＦ２の出力Ｖ５に応じて反転動作する。従ってフリップフロップＦＦ３は、図３に示すように比較器ＣＯＭＰ４によって出力端子ＯＵＴの電圧が低下したとき、即ち、スイッチング素子４のゲート・ソース間の短絡が検出されたタイミングから所定の遅延時間Ｄ２の経過後に短絡検出信号ＰＲＯＴを出力する。

そしてフリップフロップＦＦ３から出力される短絡検出信号ＰＲＯＴは、電圧バッファ回路によって定電圧駆動されるＮ型のＭＯＳ-ＦＥＴ（Ｎ２）を介して出力される。尚、抵抗Ｒ９を介してＮ型のＭＯＳ-ＦＥＴ（Ｎ２）と直列に接続されたＮ型のＭＯＳ-ＦＥＴ（Ｎ３）は、短絡検出信号ＰＲＯＴの出力時にオン動作する能動負荷である。

かくして上述した如く構成された短絡検出回路２０は、図３に各部の電圧波形を示すように動作する。即ち、スイッチング素子４をオンする為の出力信号（電圧Ｖ１）がハイレベル（Ｈ）の状態において、ＯＵＴ端子の電圧が接地電位ＧＮＤになった場合、フリップフロップＦＦ３の出力は、カウンタＣＯＵＮＴによって設定された遅延時間Ｄ２後に反転する。そして短絡検出回路２０は、フリップフロップＦＦ３の出力の反転に伴ってスイッチング素子４の短絡を示す短絡検出信号ＰＲＯＴを出力する。

するとこの短絡検出信号ＰＲＯＴを受けてゼロ電流検出器（比較器）１１の出力によるフリップフロップ１５のセットが禁止される。この結果、スイッチング素子４のオン駆動が停止され、これに代わってリスタートタイマー回路２２の出力によってフリップフロップ１５がセットされる。従って図３に示すようにスイッチング素子４のオン・オフ周期が長く設定され（ｔ２'）、通常動作時（短絡がないとき）よりもスイッチング素子４のオフ期間が長くなる。換言すればスイッチング素子４をオン・オフする動作周波数が低減される。

また短絡検出信号ＰＲＯＴがＣＯＭＰ端子に加えられることで、誤差増幅器１２から出力されてＰＷＭ制御回路（比較）１３に加えられる誤差電圧Ｖerrの電圧値が徐々に低減補正される。この結果、ランプ信号ＲＡＭＰ電圧がＰＷＭ制御回路１３に加えられる誤差電圧Ｖerr（ＣＯＭＰ端子）の電圧値に達するまでの時間が次第に短くなり、図３に示すようにスイッチング素子４のオン時間ｔ１が徐々に短く設定される（ｔ１'）。そしてスイッチング素子４のオン時間ｔ１を短く設定することで、ゲート・ソース間が短絡したスイッチング素子４に向けて制御装置７から出力される電流が絞り込まれ、該制御装置７の過電流破壊が防止される。特にスイッチング素子４のオン時間ｔ１は、短絡検出信号ＰＲＯＴをＣＯＭＰ端子に加えることで短絡検出時から所定時間経過後に徐々に短く設定される。

従って上述した如くスイッチング素子４のオン・オフ動作を制御する制御装置７を備えたスイッチング電源装置（力率改善コンバータ）ＰＦＣによれば、スイッチング素子４のゲート・ソース間を短絡する不具合が発生した場合であっても、出力端子ＯＵＴを介して制御装置７から過大な電流が流れ出ることを効果的に防止することができる。即ち、例えばスイッチング素子４や制御装置（電源ＩＣ）７を所定の回路基板に実装する工程においてスイッチング素子４のゲート・ソース間が短絡しても、出力端子ＯＵＴを介して制御装置７から過大な電流が流れ出ることを防止することができる。この結果、スイッチング素子４のゲート・ソース間を短絡の短絡から制御装置７の破壊を確実に防止することができる。

特に上述した構成の短絡検出回路２０によれば、短絡検出信号ＰＲＯＴによってＣＯＭＰ端子に加わる電圧をクランプするだけである。従ってスイッチング素子４をオン・オフ駆動する上でのオン幅を最小限確保しながらフリップフロップ１５をセット・リセットすることができる。これ故、スイッチング素子４のゲート・ソース間を短絡した外的要因が取り除かれた場合、制御装置７の機能を速やかに復帰させることができる等の効果が奏せられる。

ちなみに、例えばスイッチング素子４のゲート・ソース間の短絡を検出してスイッチング素子４のオン・オフ駆動を強制的に禁止した場合、スイッチング素子４のゲート・ソース間を短絡した外的要因が取り除かれても制御装置７をリセットすることが困難となる。この点、本発明に係るスイッチング電源装置（力率コンバータ）ＰＦＣにおいては、短絡検出回路２０により短絡が検出された際、スイッチング素子４のオン時間ｔ１を通常動作時よりも徐々に短く設定するだけである。従って制御装置７の機能を復帰させる上で、前述したようにＣＯＭＰ端子に加わる電圧の、短絡検出信号ＰＲＯＴによるクランプが非常に有効であると言える。

尚、本発明は上述した実施形態に限定されるものではない。例えば短絡検出回路２０の構成については制御装置７に要求される仕様に応じて種々変形可能である。またスイッチング電源装置（力率改善コンバータ）ＰＦＣの全体構成についても、従来より種々提唱されている回路方式を適宜採用可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

ＰＦＣ スイッチング電源装置（力率改善コンバータ）
１ 整流回路
２ 入力コンデンサ
３ インダクタンス素子
４ スイッチング素子（パワーＭＯＳ-ＦＥＴ）
５ ダイオード
６ 出力コンデンサ
７ 制御装置（電源ＩＣ）
１１ ゼロ電流検出器（比較器）
１２ 誤差増幅器
１３ ＰＷＭ制御回路（比較器）
１４ 発振器
１５ フリップフロップ
１６ ドライバー回路
１７ 過電圧検出器（比較器）
１８ 過電流検出器（比較器）
１９,２３ オア回路
２０ 短絡検出回路
２１ ノアゲート回路
２２ リスタートタイマー回路

Claims (7)

1. インダクタンス素子と直列に接続され、入力電源端と接地端との間に配置されたスイッチング素子と、
   このスイッチング素子のオン・オフに伴って前記入力電源端から前記インダクタンス素子を介して出力される電流を整流・平滑化する出力回路と、
   この出力回路の出力電圧を検出して求められるフィードバック電圧値と所定の基準電圧値との誤差電圧値に基づいて前記スイッチング素子のオン時間を制御する出力電圧制御回路と、
   前記スイッチング素子のオン駆動時に該スイッチング素子の制御端子に加わる電圧値を検出し、この電圧値が所定の閾値を下回ったとき該スイッチング素子の短絡と判断し、前記出力電圧制御回路の動作を制御して前記スイッチング素子のオン時間を非短絡時より短くする短絡検出信号を出力する短絡検出回路と
   を具備したことを特徴とするスイッチング電源装置。
2. 前記スイッチング素子は、Ｎ型のＭＯＳ-ＦＥＴからなり、
   前記短絡検出回路は、前記出力電圧制御回路による前記Ｎ型のＭＯＳ-ＦＥＴのオン駆動時における該Ｎ型のＭＯＳ-ＦＥＴのゲート・ソース間電圧値を検出することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記出力電圧制御回路および前記短絡検出回路は、前記スイッチング素子をオン・オフ駆動する制御装置として集積回路化されている請求項１に記載のスイッチング電源装置。
4. 前記短絡検出回路は、前記スイッチング素子の制御端子に加わる電圧値が所定時間に亘って所定の閾値を下回ったとき該スイッチング素子の短絡と判断することを特徴とする請求項１に記載のスイッチング電源装置。
5. 前記出力電圧制御回路は、前記短絡検出信号を受けて前記スイッチング素子をオン・オフする動作周波数を低減する制御を実行することを特徴とする請求項１または４に記載のスイッチング電源装置。
6. 前記短絡検出回路は、前記短絡検出信号に、前記出力電圧制御回路に与える前記フィードバック電圧値と所定の基準電圧値との差電圧を重畳させることを特徴とする請求項１または４に記載のスイッチング電源装置。
7. 前記短絡検出回路は、前記短絡検出信号に前記出力電圧制御回路に与える前記フィードバック電圧値と所定の基準電圧値との差電圧を重畳させた電圧値を短絡検出時から所定時間経過後に徐々に低下させることを特徴とする請求項６に記載のスイッチング電源装置。

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