JP6225602B2 - スイッチング電源装置 - Google Patents

Description

本発明は、軽負荷時にスイッチング周波数の最大周波数制限が加わった状態でも、入力電圧の位相角が小さい領域における力率の低下を招来することのないスイッチング電源装置に関する。

図６は力率改善機能を備えたスイッチング電源装置の一例を示す概略構成図である。このスイッチング電源装置は、概略的には入力交流電圧ＡＣを全波整流するダイオードブリッジ回路ＤＢに一端を接続したインダクタＬと、このインダクタＬの他端に接続されて、オン時に前記ダイオードブリッジ回路（整流回路）ＤＢとの間で前記インダクタＬを介する電流路を形成するスイッチング素子Ｑを備える。このスイッチング素子Ｑは、例えばＭＯＳ-ＦＥＴからなる。

更に前記スイッチング電源装置は、前記インダクタＬの他端に接続されて、前記スイッチング素子Ｑのオフ時に前記インダクタＬと出力コンデンサＣoutとの間で電流路を形成して該出力コンデンサＣoutに所定の出力直流電圧Ｖoutを得るダイオードＤを備えて構成される。この出力直流電圧Ｖoutが、出力端子ＯＵＴを介して図示しない電子機器等の負荷に供給される。前記スイッチング素子Ｑを主体とする上記構成によって、例えばＡＣ１００Ｖから約４００Ｖの出力直流電圧Ｖoutを得る昇圧型のスイッチング電源装置本体が構築される。

また各種機能を集積一体化した制御回路（制御ＩＣ）ＣＯＮＴは、前記スイッチング素子Ｑをオン・オフ駆動して前記インダクタＬに流れる電流を制御する役割を担う。具体的には前記制御回路ＣＯＮＴは、前記出力端子ＯＵＴに直列接続された分圧抵抗Ｒ４,Ｒ５を介して検出される前記出力直流電圧Ｖoutに相当する電圧Ｖfbを端子ＦＢから入力し、該電圧Ｖfbと所定の基準電圧Ｖrefとの差電圧を求める誤差検出器１１を備える。この誤差検出器１１は、例えばトランスコンダクタンス・アンプからなる。また前記制御回路ＣＯＮＴは、前記端子ＦＢを介して入力される前記電圧Ｖfbと所定の基準電圧Ｖovpとを比較して過電圧を検出する比較器（過電圧検出器）１２を備える。

また前記制御回路ＣＯＮＴは、前記スイッチング素子Ｑのソースに直列接続された抵抗Ｒ３を介して検出される前記スイッチング素子Ｑに流れる電流に相当する電圧Ｖisを端子ＩＳから入力し、この電圧Ｖisと所定の基準電圧Ｖovcとを比較して過電流を検出する比較器（過電流検出器；過電流検出手段）１３を備える。更に前記制御回路ＣＯＮＴは、前記インダクタＬに流れる電流に応じて該インダクタＬの補助巻線Ｌaに生起され、抵抗Ｒ２を介して端子ＺＣＤから入力される巻線電圧と所定の基準電圧Ｖzcdとを比較して零（０）電流を検出する比較器（零電流検出器）１４を備える。

一方、比較器（ＰＷＭ変調器；オン幅制御手段）１５は、発振器１６が生成する鋸歯状波と前記誤差検出器１１の誤差出力（電圧Ｖfbと基準電圧Ｖrefとの差電圧）とを比較する。そして前記比較器１５は、前記鋸歯状波が前記誤差検出器１１の誤差出力に達したときにその出力を［Ｈ］に反転し、オア回路１７を介してフリップフロップ１８をリセットする。尚、このフリップフロップ１８は、前記比較器１４により零電流が検出されたとき、オア回路１９を介して該比較器１４の出力によりセットされるものである。また前記発振器１６も、前記オア回路１９の出力をトリガーとして前記鋸歯状波を発生する。

そして前記スイッチング素子Ｑは、上述した如くセット・リセットされる前記フリップフロップ１８の出力によりオン・オフ制御される。具体的にはフリップフロップ１８は、そのセット出力にて図示しないドライバ回路を介して前記スイッチング素子Ｑのゲート電圧を制御する。この結果、前記スイッチング素子Ｑは、前記フリップフロップ１８のセットに伴ってターンオンし、該フリップフロップ１８のリセットに伴ってターンオフすることでスイッチング駆動される。

従って前記比較器１５は、前記誤差検出器１１の誤差出力に応じて前記フリップフロップ１８をリセットすることで前記スイッチング素子Ｑのオン幅を制御する役割を担う。また前記比較器１４は、零電流を検出して前記フリップフロップ１８をセットすると同時に、前記発振器１６にトリガーを与えることで前記スイッチング素子Ｑのオン・オフ周期（スイッチング周波数）を制御する役割を担う。

尚、端子ＲＴに接続された抵抗Ｒ１は、前記発振器１６が生成する前記鋸歯状波の傾き調整用であり、端子ＣＯＭＰに接続されたコンデンサＣ１,Ｃ２および抵抗Ｒ６は、前記誤差検出器１１の誤差出力に対する位相調整用回路である。また前記フリップフロップ１８は、前記比較器１２により過電圧が検出されたとき、または前記比較器１３により過電流が検出されたときにも前記オア回路１７を介して強制的にリセットされる。尚、タイマー回路１０は、起動時に一定時間を計時して前記オア回路１９を介して前記フリップフロップ１８をセットする役割を担う。

このように構成されたスイッチング電源装置によれば、前記出力端子ＯＵＴに接続された負荷の大きさが一定である場合、前記誤差検出器１１の誤差出力が一定となり、前記スイッチング素子Ｑは一定のオン幅でスイッチング制御される。しかし入力電圧Ｖinは前記ダイオードブリッジ回路ＤＢを介して入力交流電圧ＡＣを全波整流したものであり、図７(ａ)に示すように前記インダクタＬの両端間に加わる電圧は、その位相角によって変化する。

そして前記比較器１５は、図７(ｂ)に示すように前記発振器１６が生成した鋸歯状波と前記誤差検出器１１の誤差出力とを比較し、その比較結果に応じて図７(ｃ)に示すように前記スイッチング素子Ｑをオン・オフ制御する。従って前記スイッチング素子Ｑのオン・オフに伴って前記インダクタＬに流れる電流は、図７(ｄ)に示すようにその傾きが入力電圧Ｖinの位相角に依存して変化する。そしてインダクタ電流のピーク値、即ち、前記スイッチング素子Ｑがターンオフするときの電流値は、前記入力電圧Ｖinの変化に応じた交流波形を辿って変化する。

この結果、前記スイッチング素子Ｑのターンオフ後に前記インダクタＬに流れる電流が零（０）となるまでの時間に差が生じる。これにも拘わらず前記スイッチング素子Ｑを一定の周期（周波数）でオン・オフ制御すると、前記スイッチング素子Ｑに電圧が加わっている状態で該スイッチング素子Ｑをターンオンすることになるので、該スイッチング素子Ｑに大きなスイッチング損失が生じることが否めない。

前述した零電流検出は、このようなスイッチング素子Ｑのターンオフに伴って前記インダクタ電流が零（０）となるタイミングを検出して前記スイッチング素子Ｑをターンオンすることで、上述したインダクタ電流のピーク値の変化に起因する前記スイッチング素子Ｑでの損失を低減する役割を担っている（ゼロ電流スイッチング）。

このようなスイッチング電源装置の基本構成とそのスイッチング制御については、例えば特許文献１,２等に詳しく紹介される通りである。

米国特許第６９８４９６３号明細書 米国特許第７１１６０９０号明細書

ところで前述したスイッチング制御においては、図８に示すように負荷が軽くなるに従ってスイッチング周波数Ｆcが高くなる。そしてスイッチング周波数Ｆcが前記スイッチング素子Ｑの動作周波数を超えると、そのスイッチング損失が増大する。これ故、例えば特許文献２に紹介されるように、前記スイッチング周波数Ｆcの最大周波数Ｆmaxを制限する制御が実行される。具体的にはスイッチング素子Ｑのターンオン・タイミングを一定時間遅らせることで前記スイッチング周波数Ｆcを最大周波数以下に制限し、これによって力率の低下を防止する制御が実行される。

しかしながら前記スイッチング周波数Ｆcの最大周波数の制限による力率改善制御には次のような問題がある。即ち、前述したスイッチング素子Ｑに対するオン・オフ制御においては、入力電圧Ｖinの位相角に応じてインダクタ電流の大きさを制御するので、位相角が小さい程、インダクタ電流が小さくなる。特に軽負荷時に前述したスイッチング周波数の最大周波数制限が加わると、入力電圧Ｖinの位相角の小さい領域においてインダクタ電流が流れ難くなり、入力電流波形に歪が発生する。するとこの電流波形の歪に起因して位相角の小さい領域での力率が低下すると言う、新たな問題が発生する。

本発明はこのような事情を考慮してなされたもので、その目的は、軽負荷時にスイッチング周波数の最大周波数制限が加わった状態においても、入力電圧の位相角が小さい領域における力率の低下を招来することのないスイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明に係るスイッチング電源装置は、入力交流電圧を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間で電流路を形成して該出力コンデンサに所定の出力直流電圧を得るダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備えたものであって、
特に前記制御回路は、基準電圧と前記出力直流電圧との差電圧に応じて前記スイッチング素子のオン幅を制御するオン幅制御手段と、
前記インダクタに流れる電流が零（０）となったことを検出する零電流検出手段および前記検出したタイミングで該スイッチング素子をターンオン制御する回路と、
更に負荷状態を検出する負荷状態検出手段と、
この負荷状態検出手段により軽負荷状態が検出されたときに前記スイッチング素子のターンオン・タイミングを遅らせて該スイッチング素子のスイッチング周波数を低減する周波数低減手段と、
前記入力交流電圧の周期を検出する交流周期検出手段および検出した周期ごとに負荷状態を一定に保つ回路と、
を備えたことを特徴としている。

好ましくは前記負荷状態検出手段は、前記基準電圧と前記出力直流電圧との差電圧を予め設定した閾値電圧と比較して軽負荷状態を検出するものである。また前記周波数低減手段は、前記負荷状態検出手段により検出された軽負荷状態に応じて、前記零電流検出手段による零（０）電流の検出回数を計数して前記スイッチング素子のターンオン・タイミングを決定するように構成される。具体的には前記周波数低減手段は、例えば前記スイッチング素子のターンオフ後の前記零電流検出手段による零（０）電流の検出回数が、前記負荷状態に応じて定めた回数に達したとき、前記スイッチング素子のターンオン・タイミングとして決定するように構成される。

また前記交流周期検出手段は、例えば前記インダクタに流れる電流に相当する電圧をピークホールドした電圧波形を所定の判定閾値電圧と比較して、前記入力交流電圧の周期を検出するように構成される。尚、前記零電流検出手段は、例えば前記インダクタの補助巻線に生起される電圧から前記インダクタに流れる電流が零（０）となるタイミングを検出することが望ましい。

上記構成のスイッチング電源装置によれば、負荷状態が軽負荷であるとき、スイッチング素子のターンオン・タイミングを遅らせると共に、この状態を入力電圧の周期毎に保つので、該入力電圧の位相角に拘わることなく該入力電圧が変化する周期に亘って前記スイッチング素子のオフ期間を一定に保つことができる。従って軽負荷時に前記スイッチング素子のスイッチング周波数に最大周波数制限が加えられて該スイッチング周波数が抑えられた状態においても、入力電圧の位相角に対して入力電流の位相角を揃えることが可能となり、入力電流の歪を抑えて力率の低下を防止することが可能となる。

しかも負荷状態を検出し、また入力電圧の周期を検出して上述したターンオン・タイミングの遅延制御を実行するだけなので、簡易にして効果的に軽負荷時における力率低下を抑制（防止）することができ、その実用的利点が多大である。

本発明の一実施形態に係るスイッチング電源装置の概略構成図。 図１に示すスイッチング電源装置における交流周期検出回路の構成例を示す図。 図２に示す交流周期検出回路の動作を説明する為の信号波形図。 図１に示すスイッチング電源装置における周波数低減回路の構成例を示す図。 図４に示す周波数低減回路の動作を説明する為の信号波形図。 従来のスイッチング電源装置の一例を示す概略構成図。 入力電圧の変化に応じてスイッチング制御されてリアクトルに流れる入力電流を示す図。 負荷とスイッチング周波数との関係を示す図。

以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。

図１はこの実施形態に係るスイッチング電源装置の概略構成図で、基本的には図６に示したスイッチング電源装置と同様に構成される。従ってここでは従来装置と同一部分には同一符号を付して示し、同一構成部分についての重複した説明は省略する。

この実施形態に係るスイッチング電源装置が特徴とするところは、負荷状態を検出し、軽負荷時における前記スイッチング素子Ｑのターンオン・タイミングを遅らせることで該スイッチング素子Ｑのスイッチング周波数を低減する周波数低減回路２０を備えると共に、入力電圧Ｖinの周期を検出して該入力電圧Ｖinの１周期に亘って前記周波数低減回路２０における負荷状態の検出結果を保つ交流周期検出回路３０を備える点にある。

前記交流周期検出回路（交流周期検出手段）３０は、図２に示すように例えば前記フリップフロップ１８の出力（スイッチング素子Ｑのオン・オフ制御信号）Ｓ１を入力し、その立ち下がりでパルス信号を出力する１ショット回路３１と、この１ショット回路３１の出力を受けて導通（オン）するスイッチ３２を備える。このスイッチ３２は、例えばＮ型のＭＯＳ-ＦＥＴからなり、前記端子ＩＳに与えられるＩＳ電流検出電圧Ｓ２を取り込んでコンデンサ３３を充電する役割を担う。そして前記交流周期検出回路３０は、比較器３４において前記コンデンサ３３の充電電圧と、予め設定された［０Ｖ］より僅かに高い判定電圧Ｖprdとを比較することで、前記入力電圧Ｖinの周期（交流入力電圧の半周期）を検出し、該入力電圧Ｖinの周期を示す信号Ｓ３を出力するように構成される。

即ち、前記交流周期検出回路３０は、図３に示すように前記スイッチング素子Ｑのオン・オフ制御信号Ｓ１の立下りでスイッチ３２を導通させることで、前記ＩＳ電流検出電圧Ｓ２のピーク値を検出し、前記コンデンサ３３の充電電圧Ｖchgが前記ピーク値に等しくなるまで該コンデンサ３３を充電する。この結果、前記コンデンサ３３の充電電圧Ｖchgは、図３に示すように前記入力電圧Ｖinの位相角に応じて変化する階段状の電圧波形となる。従って前記コンデンサ３３の上記階段状の変化を呈する充電電圧Ｖchgを前記比較器３４において前記判定電圧Ｖprdと比較することにより、該比較器３４の出力として前記入力電圧Ｖinの周期に略等しい信号Ｓ３を得ることが可能となる。

一方、前記周波数低減回路２０は、例えば図４に示すように負荷状態を検出する負荷状態検出回路部（負荷状態検出手段）２１を前段に備えて構成される。この負荷状態検出回路部２１は、前記誤差検出器１１の誤差出力を示す信号Ｓ４と、予め設定された負荷状態検出閾値Ｖａ,Ｖｂ（Ｖａ＞Ｖｂ）とをそれぞれ比較する第１および第２の比較器２１ａ,２１ｂを備える。そしてこれらの第１および第２の比較器２１ａ,２１ｂの各出力を、ノア回路２１ｃ、インバータ回路２１ｄ、および２つのアンド回路２１ｅ,２１ｆからなる論理回路を経て論理処理し、負荷の重さに応じた負荷状態検出信号を得るように構成される。

ちなみに前記誤差検出器１１の誤差出力Ｖerrを示す信号Ｓ４は、負荷が重くなると電圧値が上昇し、負荷が軽くなると電圧値が低下する信号からなる。そして前記第１および第２の比較器２１ａ,２１ｂは、負荷が重く、前記信号Ｓ４が前記負荷状態検出閾値Ｖａ,Ｖｂをそれぞれ上回るとき（Ｖerr＞Ｖａ＞Ｖｂ）、その出力をそれぞれ［Ｌ］に保つ。この結果、前記ノア回路２１ｃの出力が［Ｈ］となり、また前記アンド回路２１ｅ,２１ｆの各出力はそれぞれ［Ｌ］に保たれる。この状態が重負荷検出状態である。

また負荷が或る程度軽くなり、前記信号Ｓ４が前記負荷状態検出閾値Ｖａを下回ると（Ｖａ≧Ｖerr＞Ｖｂ）、前記第１の比較器２１ａの出力が［Ｈ］に反転する。但し、前記第２の比較器２１ｂの出力は［Ｌ］に保たれる。すると前記ノア回路２１ｃの出力が［Ｌ］に反転し、また前記アンド回路２１ｅの出力は［Ｈ］となる。但し、前記アンド回路２１ｆの出力は［Ｌ］に保たれる。この状態が中負荷検出状態である。

そして負荷が更に軽くなり、前記信号Ｓ４が前記負荷状態検出閾値Ｖｂを下回ると（Ｖａ＞Ｖｂ≧Ｖerr）、前記第２の比較器２１bの出力が［Ｈ］に反転する。但し、前記第１の比較器２１aの出力は［Ｈ］に保たれる。すると前記アンド回路２１ｅの出力が［Ｌ］に反転し、また前記アンド回路２１ｆの出力が［Ｈ］に反転する。但し、前記ノア回路２１ｃの出力は［Ｌ］に保たれる。この状態が軽負荷検出状態である。

このようにして検出された負荷状態を示す前記ノア回路２１ｃ、およびアンド回路２１ｅ,２１ｆの各出力は、それぞれＤ型のフリップフロップ２２ａ,２２ｂ,２２ｃに与えられる。これらのフリップフロップ２２ａ,２２ｂ,２２ｃは、前記交流周期検出回路３０の出力信号Ｓ３を受けて前記ノア回路２１ｃ、および前記アンド回路２１ｅ,２１ｆの各出力を取り込むものである。そして前記出力信号Ｓ３は、前述したように入力信号Ｖinの１周期（交流入力電圧の半周期）に亘って継続するものであるから、前記各フリップフロップ２２ａ,２２ｂ,２２ｃは前述した負荷状態を示す信号をそれぞれ前記入力信号Ｖinの１周期に亘って保持することになる。

更に前記周波数低減回路２０は、上述した負荷状態検出回路部２１に加えて、前記フリップフロップ２２ａ,２２ｂ,２２ｃに保持された負荷状態情報に従って、前記スイッチング素子Ｑのターンオン・タイミングを遅延制御する遅延制御回路２３を備える。この遅延制御回路２３は、前記スイッチング素子Ｑをオン・オフ駆動する前記フリップフロップ１８の出力Ｓ１と、前記比較器（零電流検出器）１４が零（０）電流を検出して出力する信号Ｓ５とに従って、互いに異なるタイミングでゲート制御信号を生成する。そしてこれらのゲート信号により、前記フリップフロップ２２ａ,２２ｂ,２２ｃの出力段に設けられたアンド回路２４ａ,２４ｂ,２４ｃを択一的にアクティブにする役割を担う。

即ち、前記遅延制御回路２３は、前記比較器１４からの出力信号Ｓ５により付勢されて前記アンド回路２４ａをアクティブにする第１の１ショット回路２３ａを備える。この第１の１ショット回路２３ａの出力により前記アンド回路２４ａが択一的にアクティブ制御される。また前記出力信号Ｓ５は、トグルフリップフロップ回路２５ａのトグル端子に入力されると共に、アンド回路２８ａおよび２８ｂに入力される。また前記出力信号Ｓ１は１ショット回路２６ａに入力される。この１ショット回路２６ａは、前記出力信号Ｓ１の立下りによって付勢されるもので、その出力は遅延回路２６ｂを介して前記トグルフリップフロップ回路２５ａおよび２５ｂのリセット端子に入力される。この結果、前記スイッチング素子Ｑがターンオフすると前記トグルフリップフロップ２５ａおよび２５ｂがリセットされる。すると前記スイッチング素子Ｑに流れる電流が零（０）となり、前記出力信号Ｓ５が入力された時に正しくＳ５の立ち上がりタイミングをカウントすることが出来る。次のスイッチング周期でスイッチング素子Ｑの電流がゼロになった時、Ｓ５の第１の立下りで前記トグルフリップフロップ２５ａの出力ＱがＨレベルになる。これによりＳ５の第２の立ち上がりでアンド回路２８ａがアクティブになる。ワンショット回路２３ｂはアンド回路２８ａの立ち上がりで付勢される。この第２のワンショット回路２３ｂの出力により前記アンド回路２４ｂが択一的にアクティブ制御される。こうしてアンド回路２４ｂの出力はＳ５の第２の立ち上がりでＨレベルとなる。

更に前記出力信号Ｓ５は、アンド回路２８ｂにも与えられている。このアンド回路２８ｂは前記フリップフロップ回路２５ｂの出力が［Ｈ］であり、前記出力信号Ｓ５が［Ｈ］のときに第３の１ショット回路２３ｃを付勢する。前記トグルフリップフロップ２５ａの出力ＱがＳ５の第１の立下りでＨレベルになった後、Ｓ５の第２の下がりでＬレベルになる。前記トグルフリップフロップ２５ａの出力ＱがＬレベルになるとトグルフリップフロップ２５ｂの出力ＱはＨレベルとなる。Ｓ５の第２の立下りの後、前記トグルフリップフロップ２５ｂの出力ＱはＨレベルとなっているので、アンド回路２８ｂの出力はＳ５の第３の立ち上がりでＨレベルとなる。この第３の１ショット回路２３ｃの出力により前記アンド回路２４ａ,２４ｂに代えて前記アンド回路２４ｃが択一的にアクティブ制御される。こうしてアンド回路２４ｃの出力はＳ５の第３の立ち上がりでＨレベルとなる。

即ち、前記アンド回路２４ａ,２４ｂ,２４ｃは、上述した如く構成された遅延制御回路２３の出力（１ショット回路２３ａ,２３ｂ,２３ｃの出力）を受け、前記信号Ｓ１,Ｓ５により規定されるタイミングで、順に択一的にアクティブ制御される。そしてこれらのアンド回路２４ａ,２４ｂ,２４ｃを介して前記フリップフロップ回路２２ａ,２２ｂ,２２ｃの出力が取り出され、オア回路２９を介して前記スイッチング素子Ｑのターンオン・タイミングを制御する信号Ｓ６として出力される。

従って上述した如く構成された周波数低減回路２０によれば、図５にその動作波形図を示すように、前記端子ＺＣＤに加わる巻線電圧（図５(ａ)を参照）から前記比較器１４が零電圧（０Ｖ）を検出して出力する信号Ｓ５（図５(ｂ)を参照）に応じて、前記アンド回路２４ａ,２４ｂ,２４ｃが順に択一的にアクティブ制御される。具体的には前記信号Ｓ５の最初（１回目）の立ち上がりタイミングで前記アンド回路２４ａがアクティブとなり、前記信号Ｓ５の２回目の立ち上がりタイミングで前記アンド回路２４ｂが、そして３回目の立ち上がりタイミングで前記アンド回路２４ｃが順に択一的にアクティブになる。

このとき、前記負荷が重いときには前述したようにフリップフロップ回路２２ａがセットされているので、前記信号Ｓ５の１回目の立ち上がりタイミングに同期して前記フリップフロップ回路２２ａの出力が前記スイッチング素子Ｑのターンオン・タイミングを制御する信号Ｓ６として出力される（図５(ｃ)を参照）。また前記負荷が若干軽いときには前述したようにフリップフロップ回路２２ｂがセットされているので、前記信号Ｓ５の２回目の立ち上がりタイミングに同期して前記フリップフロップ回路２２ｂの出力が前記信号Ｓ６として出力される（図５(ｄ)を参照）。そして前記負荷が更に軽くなったときには前記フリップフロップ回路２２ｃがセットされているので、前記信号Ｓ５の３回目の立ち上がりタイミングに同期して前記フリップフロップ回路２２ｃの出力が前記信号Ｓ６として出力される（図５(ｅ)を参照）。

この結果、負荷の重さに応じて前記スイッチング素子Ｑのターンオン・タイミングを制御する信号Ｓ６の出力タイミングが変化し、特に負荷が軽くなるに従って遅くなる。しかも上記信号Ｓ６の出力タイミングは、前記入力電圧Ｖinの周期に略等しい信号Ｓ３によってセット動作が制御される前記フリップフロップ回路２２ａ,２２ｂ,２２ｃによって、該入力電圧Ｖinの１周期（入力交流電圧の半周期）に亘って継続される。

換言すれば通常負荷（重負荷）の場合、前記比較器１４が零電圧を検出したタイミングでターンオンされる前記スイッチング素子Ｑは、負荷が軽くなった場合には、前記入力電圧Ｖinの１周期に亘って前記比較器１４が２回目の零電圧を検出する遅れたタイミングでターンオンされる。そして更に負荷が軽くなると前記スイッチング素子Ｑは、前記比較器１４が３回目の零電圧を検出する、更に遅れたタイミングでターンオンされる。このようなスイッチング素子Ｑのターンオン・タイミングの遅延制御により、該スイッチング素子Ｑのスイッチング周波数が、負荷が軽くなるに従って低減制御される。

かくして上述した如く負荷の重さに応じて前記スイッチング素子Ｑのターンオン・タイミングを遅延制御するように構成した本スイッチング電源装置によれば、軽負荷時における前記スイッチング素子Ｑのターンオフ期間を長くすることができ、スイッチング周波数を低下させ、スイッチング効率を向上させることが可能となる。またこのようなターンオン・タイミングの遅延制御は、前述したように入力電圧Ｖinの１周期に亘って継続して実行されるので、入力電圧Ｖinの位相角がボトム付近である場合だけでなく、ピーク付近においても同様に周波数低減効果が得られる。この結果、入力電流に歪が生じることがなくなるので、該入力電流を効率的にスイッチングすることが可能となり、力率低下を効果的に防止することが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。例えば実施形態においてはＩＳ電流から入力電圧Ｖinの周期を検出したが、該入力電圧Ｖinを直接的に監視してその周期を検出することも勿論可能である。またここでは負荷状態を３段階に分けて検出したが、２段階、或いは４段階以上に分けて検出することも可能である。但し、この場合においても、比較器１４による零電流の検出タイミングに合わせてスイッチング素子Ｑのターンオン・タイミングを規定することが望ましいことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することが可能である。

Ｑ スイッチング素子
Ｌ インダクタ
Ｄ ダイオード
ＣＯＮＴ 制御回路（制御ＩＣ）
１１ 誤差検出器
１２ 比較器（過電圧検出）
１３ 比較器（過電流検出）
１４ 比較器（零電流検出）
１５ 比較器（ＰＷＭ変調）
１６ 発振器
１８ フリップフロップ回路
２０ 周波数低減回路
２１ａ,２１ｂ 比較器（負荷状態検出）
２１ｃ ノア回路
２１ｄ インバータ
２１e, ２１f アンド回路
２２ａ,２２ｂ,２２ｃ フリップフロップ回路（負荷状態保持）
２３ 遅延制御回路
２４ａ,２４ｂ,２４ｃ アンド回路
２５ａ，２５ｂ トグルフリップフロップ
２６ａ １ショット回路
２６ｂ ディレイ回路
２８ａ，２８ｂ アンド回路
２９ オア回路
３０ 交流周期検出回路
３１ １ショット回路
３２ スイッチ素子
３３ コンデンサ
３４ 比較器

Claims (6)

1. 入力交流電圧を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間で電流路を形成して該出力コンデンサに所定の出力直流電圧を得るダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
   前記制御回路は、基準電圧と前記出力直流電圧との差電圧に応じて前記スイッチング素子のオン幅を制御するオン幅制御手段と、
   前記インダクタに流れる電流が零（０）となったことを検出する零電流検出手段および前記検出したタイミングで該スイッチング素子をターンオン制御する回路と、
   負荷状態を検出する負荷状態検出手段と、
   この負荷状態検出手段により軽負荷状態が検出されたときに前記スイッチング素子のターンオン・タイミングを遅らせて該スイッチング素子のスイッチング周波数を低減する周波数低減手段と、
   前記入力交流電圧の周期を検出する交流周期検出手段および検出した周期ごとに負荷状態を一定に保つ回路と、
   を具備したことを特徴とするスイッチング電源装置。
2. 前記負荷状態検出手段は、前記基準電圧と前記出力直流電圧との差電圧を予め設定した閾値電圧と比較して軽負荷状態を検出するものである請求項１に記載のスイッチング電源装置。
3. 前記周波数低減手段は、前記負荷状態検出手段により検出された軽負荷状態に応じて、前記零電流検出手段による零（０）電流の検出回数を計数して前記スイッチング素子のターンオン・タイミングを決定するものである請求項１に記載のスイッチング電源装置。
4. 前記周波数低減手段は、前記スイッチング素子のターンオフ後の前記零電流検出手段による零（０）電流の検出回数が、前記負荷状態に応じて定めた回数に達したとき、前記スイッチング素子のターンオン・タイミングとするものである請求項３に記載のスイッチング電源装置。
5. 前記交流周期検出手段は、前記インダクタに流れる電流に相当する電圧をピークホールドした電圧波形を所定の判定閾値電圧と比較して、前記入力交流電圧の周期を検出するものである請求項１に記載のスイッチング電源装置。
6. 前記零電流検出手段は、前記インダクタの補助巻線に生起される電圧から前記インダクタに流れる電流が零（０）となるタイミングを検出するものである請求項１に記載のスイッチング電源装置。