JP2018157648A - Ａｃ／ｄｃコンバータの制御回路 - Google Patents

Ａｃ／ｄｃコンバータの制御回路 Download PDF

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Abstract

【課題】ＡＣ入力電圧が遮断されると、入力フィルタのＸcapの放電を待たずに、２次側負荷システムに停止を指示できるＡＣ／ＤＣコンバータの制御回路を提供する。【解決手段】ＡＣ入力電圧を整流したＶＨ電圧の分圧がコンパレータ３４の基準電圧３３以下になると、カウンタ３７とＦＦ回路３８にリセット信号が入力され、その後、上記分圧電圧がコンパレータ３４の基準電圧以上になるとカウンタ３７のリセットが外れて、カウンタ３７がカウント動作を開始するとともに、１shot回路３６からＦＦ回路３８にセット信号が入力されてＡＣ検出信号がハイになる。また、カウンタ３７とＦＦ回路３８はカウンタ３７の出力によってもリセットされる。ＥＮ信号変換回路はＡＣ検出信号をフィルタリングし、ＥＮ信号変換回路の出力が所定値以下となると、２次側負荷システムが停止処理を開始する。【選択図】図３

Description

本発明は、ＡＣ（交流）入力電圧が遮断されたことを検出し、電源の停止や高電圧となっている容量の放電などを行うＡＣ／ＤＣコンバータの制御回路に関し、特にＡＣ入力電圧が遮断されると、Ｘキャパシタの放電を待たずに２次側の停止処理開始を可能にするＡＣ／ＤＣコンバータの制御回路に関する。
従来から知られている、ＡＣ検出回路は、ＡＣ入力電圧が遮断されたことを検出し、ＡＣ入力電圧が接続されていた電源の停止や高電圧となっている容量の放電などを行うために用いられ、ＡＣ／ＤＣコンバータ等の安全な動作を行わせるのに必要な回路となっている。
図８は、従来のＡＣ検出回路を備えたＡＣ／ＤＣコンバータの構成例を示す図である。図９は、図８に示した従来のＡＣ／ＤＣコンバータの具体的な適用例を示す図である。なお、図９において図８と共通する構成部分には同一の番号を付している。
図８において従来のＡＣ検出回路は、１次側と２次側とをトランスで結合するＡＣ／ＤＣコンバータの一環として装備されている。すなわち、ＡＣをＤＣ（直流）に変換するための構成として、ＡＣ電圧が入力されるＡＣ入力部７１から順に、ノイズ除去を行うためのフィルタ回路７２、入力されたＡＣ電圧を整流して直流電圧を生成する全波整流回路７３、生成した直流電圧を平滑・蓄電するコンデンサ７４、少なくとも１次側及び２次側を結合させるトランス７５、２次側に出現するＡＣを整流し平滑する平滑回路７７を備えている。
その一方、コンデンサ７４に蓄積された電荷による直流電圧を、電源制御ＩＣ８０のＯＵＴ端子から出力される制御信号(例．ＰＷＭ信号)に基づいてスイッチ７６をスイッチングして交流に変換し、トランス７５を介して２次側に交流電圧を発生させる。発生された交流電圧は平滑回路７７により整流し平滑されて再び直流に変換され電源出力(ＡＣ／ＤＣコンバータ出力)７８として直流が出力される。
フィルタ回路７２は、インダクタとコンデンサとで構成されている。そしてフィルタ回路７２は、ＡＣ入力部７１から侵入してくるノイズ、およびＡＣ／ＤＣコンバータのスイッチング動作によるノイズが外部に流出することを防止する。ところで、供給されていたＡＣ電源が遮断されても、フィルタ回路７２のコンデンサには電荷が残留し、その電圧によって感電の危険性がある。これを除去するために、例えば下記非特許文献１ではＸキャパシタ（以下、単にＸcapとも記す）と称される、ＡＣ入力部にあるフィルタ回路のコンデンサの電荷を放電する放電回路が電源制御ＩＣ内に装備されている。
またＡＣ電源の両極が接続されるＡＣラインには、互いのカソードが接続された一対のダイオードＤ１１，Ｄ１２のアノードがそれぞれ接続され、これらダイオードＤ１１，Ｄ１２の接続点は、電源制御ＩＣ８０のＶＨ端子に接続されると共にＡＣ検出回路８１に入力されている。
従来のＡＣ検出回路８１は、ＶＨ端子電圧の分圧を所定の閾値と比較し、ＶＨ端子電圧の分圧が当該閾値より高ければＨ（Ｈｉｇｈ）レベルの信号を出力し、低ければＬ（Ｌｏｗ）レベルの信号を出力する。ＡＣ入力からの整流成分が安定して得られる状態にあれば、周期的に変化するＡＣ検出出力を後段のＥＮ信号変換回路８２に出力する。ＥＮ信号変換回路８２の出力信号ＥＮは、ＡＣの整流成分が定常的に得られているかを示すための信号であり、ＥＮはイネーブル“enable”の略である。
上記のようなスイッチング電源システムの中で２次側のＤＣ／ＤＣコンバータ(以下では、単に“ＤＣ／ＤＣ”と略記することもある)８３を制御するＥＮ制御回路は、図示のＡＣ検出回路８１、ＡＣ検出回路８１の出力をＥＮ信号に変えるＥＮ信号変換回路８２により構成される。
ＥＮ信号変換回路８２は、図６で本発明の構成要素としても説明するように、ＡＣ検出信号出力で制御されるスイッチ素子１１１、抵抗Ｒ６１と容量Ｃ６１からなる遅延回路（時定数回路）１１２で構成され、ＡＣ検出回路８１から入力されるＡＣ検出信号をフィルタリング処理してＤＣ／ＤＣコンバータ８３に対してＥＮ信号１１３を出力する。このフィルタリング処理は、以下に示すように一種の低域濾過（Low Pass）処理である。
すなわち、ＥＮ信号変換回路８２の出力であるＥＮ信号１１３は、ＡＣ入力電圧が正常に入力されている状態においては、２次側のＤＣ／ＤＣコンバータ８３のイネーブル閾値（以下、ＥＮ閾値とも記す）を下回らないよう、信号下端値を制御する。すなわち、スイッチ素子１１１がオンされると、その都度容量Ｃ６１が瞬間的に電圧ＶＤＤまで充電される。その後スイッチ素子１１１がオフされると、抵抗Ｒ６１と容量Ｃ６１の時定数に従って容量Ｃ６１の電圧が低下するが、ＡＣ入力電圧が正常に入力されている状態では定期的に（１スイッチング周期毎、もしくは半スイッチング周期毎に）スイッチ素子１１１がオンされるので、ＥＮ信号１１３である容量Ｃ６１の電圧がイネーブルＥＮ閾値まで低下することはない。
その一方、ＶＨ端子電圧が従来のＡＣ検出回路８１の閾値より低いときにＡＣ入力が遮断されると、ＥＮ信号１１３がＥＮ閾値より低くなり、ＤＣ／ＤＣコンバータ８３はこれを検出してＡＣ入力電圧が遮断したことを知って、停止処理を開始することができる。
ただし、ＶＨ端子電圧が従来のＡＣ検出回路８１の閾値より高いときにＡＣ入力が遮断されると、ＡＣ入力遮断時のＶＨ端子電圧は、電源制御ＩＣ８０の消費電流や自然放電などで緩やかに減少するため、ＡＣ検出回路８１の出力がＨレベルのままとなり、電源制御ＩＣ８０の別機能であるＸcap放電が働いてトランス７５への入力電圧およびそれを受けたＤＣ／ＤＣコンバータ８３の出力電圧が低下したところでＥＮ信号１１３がようやく立ち下がる。
また電源制御ＩＣ８０のＦＢ端子には、２次側で生成した直流出力電圧が、フィードバック制御部８４を介して１次側にフィードバックされ、安定した直流電圧を２次側に対する電源出力７８として供給できるよう制御するために利用される。なお電源制御ＩＣ８０のＶＣＣ端子には、１次側補助コイルに誘起された交流を整流して得るＶＣＣ電圧生成部７９の出力が接続されている。
電源出力７８の適用例には、図９に示すようにＤＣ／ＤＣコンバータ８３が用意され、２次側で直流に変換された電力、すなわち電源出力７８をＤＣ／ＤＣ変換して、例えばマイコン８５等の電源等として用いる。マイコン８５は、例えばマイコン８５の電源電圧より高電圧の電源出力７８により駆動される負荷システム（８６，８７）の制御を行う。
負荷システムは、メインの負荷回路（例えば、音声や照明(例．ＬＥＤ)等の表示制御部８７）、および、負荷システムの各種データやパラメータなどをメモリに保存するデータ保存回路８６からなる。メモリ８６に保存するデータとしては、例えば、チャンネル情報、音声設定情報、その他の設定情報等が想定されている。なお、データ保存回路８６の出力は保存された各種設定情報となる。
上記における電源出力７８の適用例では、以下の機能が求められる。すなわち、
マイコン８５がＤＣ／ＤＣ８３の出力低下を検出して、電源出力がダウンする直前までにデータ保存を行う。
ＤＣ／ＤＣ８３の出力低下をマイコン８５が検出してマイコン８５からデータ保存回路８６に対してデータ退避信号を出力し、データ保存回路８６はこれを受けて、上記した各種設定情報を内部のメモリ８６に保存する。
図１０は、図９に示した従来構成に係るＡＣ検出回路の出力による制御の様子を示す図である。図９の構成とともに説明すれば、図１０の最上段に示す波形は、図８及び図９に示す電源制御ＩＣ８０のＶＨ端子に入力されている、ＡＣラインに接続されているダイオードＤ１１，Ｄ１２を介するようにして得たＡＣ入力電圧の整流電圧を不図示の２つの抵抗を介して分圧して得たＶＨ端子電圧波形を示すものである。
上から２番目に示す波形は、ＡＣ検出回路８１でＡＣ入力電圧の分圧を上記の所定の閾値と比較して得た矩形波のＡＣ検出信号である。
上から３番目に示す波形は、ＥＮ信号変換回路８２から出力されるＤＣ／ＤＣ ＥＮ信号を示したものであり、ＡＣ検出回路８１でＡＣ波形を検出できている間は、ＡＣ検出信号のロー・ハイが定期的に切り替わってＤＣ／ＤＣ ＥＮ信号も定期的に低下と立ち上がりを繰り返すものの、ＤＣ／ＤＣ ＥＮ信号がイネーブル閾値を下回ることはない。その後、上述のように、ＶＨ端子電圧が従来のＡＣ検出回路８１の閾値より高いときにＡＣ入力が遮断されると、Ｘキャパシタの充電電圧で決まるＶＨ端子電圧が電源制御ＩＣ８０の消費電流や自然放電で緩やかに減少するだけになるため、ＡＣ検出回路８１の出力がＨレベルのままとなる。そして、電源制御ＩＣ８０の別機能であるＸcap放電機能が働いてトランス７５への入力電圧およびそれを受けたＤＣ／ＤＣコンバータ８３の出力電圧が低下したところで、ようやくＥＮ信号１１３が立ち下がる。
上から４番目に示す波形は、ＤＣ／ＤＣコンバータ８３から出力されるＤＣ／ＤＣ出力電圧であり、ＤＣ／ＤＣ ＥＮ信号がイネーブル閾値を超えている期間は、ＤＣ／ＤＣコンバータ８３が通常動作を続けるためにハイレベル出力となっている。
下から２番目に示す波形は、ＤＣ／ＤＣ出力電圧の低下を検出したマイコン８５からデータ保存回路)８６に出力するデータ退避信号を示しており、この信号を受けてデータ保存回路８６はデータ退避指示されたデータを内部のメモリに保存する。
図１０の最下段に示す波形は、ＡＣ入力電圧の遮断に伴う電源出力７８の推移を示すものである。
ところで下記特許文献１に示されている従来技術には、交流電圧を全波整流するダイオードブリッジの出力をコンパレータで基準値と比較して矩形波状の信号を生成し、該矩形波状の信号の発振が停止すると瞬時停電と判断して、光駆動部に対し光源部の駆動電流を抑制させる光源装置が開示されている。
下記特許文献２、および非特許文献１に示されている従来技術には、ＡＣ入力が遮断されたことを検出するとＸcapの電荷を放電させることが開示されている。
特開２０１１−１６０６２９号公報（図４） 再公表特許 ＷＯ２０１２／０３３１２０
藪崎 純、外２，「第６世代ＰＷＭ制御ＩＣ「ＦＡ８Ａ００シリーズ」」，富士電機技報，富士電機，２０１２年，Ｖｏｌ．８５，Ｎｏ．６，ｐｐ．４５２−４５６（図２）
図８ないし図１０に示された従来技術には、ＶＨ端子電圧が従来のＡＣ検出回路８１の閾値より高いときにＡＣ入力が遮断されると、ＡＣ入力が遮断されてからＸcap放電が動き始めるまで、ＥＮ(イネーブル制御)信号が立ち下がらずに時間がかかるため、データ保存部(メモリ)８６へのデータ退避信号出力が遅れて、負荷システムにおけるリセット時間に悪影響がある。
すなわち、ＡＣ入力の遮断のタイミングによっては、２次側のＤＣ／ＤＣコンバータの停止と電源出力の低下が同じタイミングとなり、負荷システムの有効な保護ができなくなる場合があるという問題がある。
さらに、Ｘcap放電機能におけるＡＣ入力の遮断からＸcap放電までの時間を単に短くすると、場合によっては、ＡＣ周期毎にＸcap放電がなされてしまって、２次側負荷システムに対する停止とデータ保護時間を確保できないという問題がある。
また上記特許文献１に開示されている光源部の駆動電流を抑制させる機能を、本願のような負荷システムの停止処理を実行することに転用すれば、本発明の構成に近いものになり得るが、矩形波信号の発振停止をどのように判定するかについて何も開示していない。
また上記特許文献２、および、非特許文献１には、ＡＣ入力が遮断されたことを検出するとＸcapの電荷を放電させることが開示されているが、本発明のようなＡＣ／ＤＣコンバータの出力にＤＣ／ＤＣコンバータを接続する電源システムにおいて、「ＡＣ入力の遮断を検出してから、Ｘcapの放電→ＡＣ／ＤＣコンバータの出力ダウンまでの時間」と「ＡＣ／ＤＣコンバータの出力に接続されている負荷の終了を処理する時間(例．マイコンからデータ退避信号を出力してからＡＣ／ＤＣコンバータの出力がダウンするまでの時間)」の双方に掛かる時間をどうバランスさせて処理するかについては、開示も示唆もされていない。
そこで本発明は、ＶＨ端子電圧が高いときにＡＣ入力が遮断されても、ＡＣ入力遮断後のＸcap放電を待たずに２次側負荷システムを停止させるＡＣ／ＤＣコンバータの制御回路を提供することを目的とするものである。
上記の課題を解決するために本発明は、ＡＣ入力電圧を直流電源出力に変換して負荷システムに供給するＡＣ／ＤＣコンバータの制御回路であって、
前記ＡＣ入力電圧の変化からＡＣ電圧が入力されているかを判断し、ＡＣ電圧が入力されていると判断すると所定時間ハイレベルとなるＡＣ検出信号を出力するＡＣ検出回路と、
前記ＡＣ検出信号をフィルタリングした信号を出力するイネーブル信号変換回路と、
を有し、
前記イネーブル信号変換回路の出力がイネーブル閾値を下回ると前記負荷システムに停止制御を指示するよう構成した、ことを特徴とする。
上記において、前記ＡＣ検出信号の所定時間のハイレベル期間は、タイマによって設定され且つその開始時点はＡＣ入力の立ち上がりの検出に応じて設定される、ことを特徴とする。
上記において、前記ＡＣ検出信号の所定時間のハイレベル期間は、ＡＣ入力周期の１／４ないし１／２に設定されている、ことを特徴とする。
上記において、前記ＡＣ入力電圧の入力部に接続されたＸキャパシタの放電を制御するための放電制御タイマを有し、該放電制御タイマは前記ＡＣ検出信号によりリセットされ、該放電制御タイマの計時が終了するとＸキャパシタの放電を指示する、ことを特徴とする。
上記いずれかの記載において、前記ＡＣ検出回路は、前記ＡＣ入力電圧を整流したＶＨ電圧の分圧を基準電源からの基準電圧と比較する比較手段と、
前記ＶＨ電圧の分圧が前記基準電圧以下になることでリセット信号が生成されて入力され、その後、前記ＶＨの分圧電圧が前記基準電圧以上になると前記リセット信号が解除されることで計時動作を開始する計時手段と、
前記ＶＨ電圧の分圧が前記基準電圧を上回るタイミングで単パルスを発生するパルス発生手段と、
該パルス発生手段から出力されたパルスがセット端子に入力されるフリップフロップと、を有し、
前記フリップフロップは前記ＶＨ電圧の分圧が前記基準電圧を下回るタイミング、もしくは前記計時手段が計時を終了したタイミングリセットされ、
前記フリップフロップの出力を前記ＡＣ検出信号とする、ことを特徴とする。
上記において、前記ＶＨ電圧の分圧が前記比較手段に入力される基準電圧以上になった時点で前記計時手段に計時時間が設定されることを特徴とする。
また上記いずれかの記載において、前記ＡＣ検出回路は、前記ＡＣ入力電圧を整流したＶＨ電圧の分圧と比較するための基準電圧として階級上限電圧または階級下限電圧のどちらかを選択して選択回路出力として出力する選択回路と、
前記選択回路に前記ＶＨ電圧の分圧と比較させる前記基準電圧を前記階級上限電圧または前記階級下限電圧のいずれにするかを指示するとともに、前記ＶＨ電圧の分圧が前記階級上限電圧より大きい、もしくは前記階級下限電圧より小さいことを検出すると前記階級上限電圧および前記階級下限電圧を変更する制御ロジックと、を備えるとともに、
前記ＶＨ電圧の分圧と前記制御ロジックにより指示された前記選択回路により選択された前記階級上限電圧を比較する比較手段と、
前記ＶＨ電圧の分圧が前記選択回路で選択された前記階級上限電圧以上になるとリセットパルスを出力するリセット信号生成手段と、
前記リセットパルスによりリセットされて出力をハイレベルにし、リセットが外れると計時を開始し、所定の計時時間を計時したら出力をローレベルにするカウンタ手段と、
を有し、
前記カウンタ手段の出力を前記ＡＣ検出信号とする、ことを特徴とする。
上記において、前記カウンタ手段が計時する計時時間は、ＡＣ入力周期の１／４ないし１／２に設定されている、ことを特徴とする。
本発明によれば、電源出力の立下りに対して、ＤＣ／ＤＣコンバータの立下りが従来よりも早くなるため、２次側の保護が容易にできる。
また本発明によれば、電源システム停止時のデータ書き込み／リセット時間を確保できる。
また本発明によれば、ＡＣ検出を電源制御ＩＣで行うため、従来構成のような外付け回路となっているＡＣ検出回路を削除することができる。
本発明の実施形態に係るＡＣ／ＤＣコンバータの構成例を示す図である。 図１に示したＡＣ／ＤＣコンバータの具体的な適用例を示す図である。 本発明の実施形態に係る電源制御ＩＣに内蔵されるＡＣ検出回路の構成(その１)及びその動作波形を示す図である。 本発明の実施形態に係る電源制御ＩＣに内蔵されるＡＣ検出回路の構成(その２)及びその動作波形を示す図である。 図４に示したＡＣ検出回路に利用する既知のＡＣ入力電圧遮断検出回路の構成を示す図である。 本発明に係るＥＮ信号変換回路の構成例を示す図である。 本発明に係る電源制御ＩＣにおける制御の様子を示す図である。 従来のＡＣ／ＤＣコンバータの構成例を示す図である。 図８に示した従来のＡＣ／ＤＣコンバータの具体的な適用例を示す図である。 図９に示した従来構成に係るＡＣ検出回路の出力による制御の様子を示す図である。
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係るＡＣ／ＤＣコンバータの構成例を示す図である。また図２は、図１に示したＡＣ／ＤＣコンバータの具体的な適用例を示す図である。なお、図２において図１と共通する構成部分には同一の番号を付している。
図１において本発明の実施形態に係るＡＣ検出回路は、１次側と２次側とをトランスで結合するＡＣ／ＤＣコンバータの一環として装備されている。すなわち、ＡＣ（交流）をＤＣ（直流）に変換するための構成として、ＡＣ電圧が入力されるＡＣ入力部１から順に、ノイズ除去を行うためのフィルタ回路２、入力されたＡＣ電圧を整流して直流電圧を生成する全波整流回路３、生成した直流電圧を平滑・蓄電するコンデンサ４、少なくとも１次側及び２次側を結合させるトランス５、２次側に出現するＡＣを整流し平滑する平滑回路７を備えている。
その一方、コンデンサ４に蓄積された電荷による直流電圧を、電源制御ＩＣ１０のＯＵＴ端子から出力される制御信号(例．ＰＷＭ信号)に基づいてスイッチ６をスイッチング制御して交流に変換し、トランス５を介して２次側に交流電圧を発生させる。発生された交流は平滑回路７により整流し平滑されて再び直流に変換され電源出力(ＡＣ／ＤＣコンバータ出力)８として直流が出力される。
フィルタ回路２は、インダクタとＸキャパシタ２１とで構成されている。そしてフィルタ回路２は、ＡＣ入力部１から侵入してくるノイズ、およびＡＣ／ＤＣコンバータのスイッチング動作によるノイズが外部に流出することを防止する。
ところで、ＡＣ電源が供給されていたＡＣ電源が遮断されても、フィルタ回路２のＸキャパシタ２１には電荷が残留し、その電圧によって感電の危険性がある。この危険性を除去するため、例えば非特許文献１に示されるような“Ｘキャパシタ（Ｘcap）”放電回路が電源制御ＩＣ１０内に用意されている。この放電回路は、例えばＶＨ端子を接地電位に接続することによりＸキャパシタの放電を行う。
またＡＣ電源の両極が接続されるＡＣラインには、互いのカソードが接続された一対のダイオードＤ１１，Ｄ１２のアノードがそれぞれ接続され、これらダイオードＤ１１，Ｄ１２の接続点は、電源制御ＩＣ１０のＶＨ端子を介して電源制御ＩＣ１０に入力される。
本発明の実施形態では、電源制御ＩＣ１０内にＡＣ検出回路(図３，４にそれぞれ構成例（その１，その２）とその動作波形を示す)が内蔵され、電源制御ＩＣ１０のＶＨ端子に、ＡＣを整流して得た電圧が安定に入力される状態にあれば、電源制御ＩＣ１０に設けたＡＣ検出信号出力専用端子ＰＧＳ(Power Good Signal)端子からパルス状のＡＣ検出信号が出力される。
ＡＣ検出信号は、図３(Ｂ)の最下段又は図４(Ｂ)の最下段に示される波形から分かるように、最上段に示すＶＨ端子電圧の立ち上がりに合わせるようにして、パルスが立ち上がり一定のパルス幅を持った信号波形が得られる。これについては後でも説明する。
出力されたＡＣ検出信号(ＰＧＳ)出力は、ＥＮ（イネーブル制御）信号変換回路１１に入力される。ＥＮ信号変換回路１１は、図６に示されているように、電源制御ＩＣ１０から出力されるＡＣ検出信号(ＰＧＳ)により制御されるスイッチ素子１１１、抵抗Ｒ６１と容量Ｃ６１からなる遅延回路（時定数回路）１１２により構成されている。ＥＮ信号変換回路１１の動作は背景技術の項で説明したＥＮ信号変換回路８２と同じである。基本的には、ＥＮ信号変換回路１１と同様、ＡＣ検出信号をフィルタリング処理してＤＣ／ＤＣコンバータ１２に対してＥＮ（イネーブル（enable））信号１１３を出力する。このフィルタリング処理は、ＥＮ信号変換回路８２と同じく一種の低域濾過（Low Pass）処理である。
ＥＮ信号変換回路１１の出力であるＥＮ信号１１３は、図７(Ａ)の中段に示されるように、ＡＣ入力電圧が正常に入力されている状態においては、２次側のＤＣ／ＤＣコンバータ１２のイネーブル閾値（ＥＮ閾値）を下回らないよう、信号下端値を制御する。
その一方、ＡＣ入力遮断時にはＥＮ信号１１３がイネーブル閾値より低くなり、ＤＣ／ＤＣコンバータ１２が停止処理を開始させることができる。
なお、ＡＣ入力遮断時、電源制御ＩＣ１０内のＡＣ検出回路がＶＨ端子の変化を検出し、電源制御ＩＣ１０の別機能であるＸcap放電機能が所定時間後にＸcapを放電させると、ＶＨ端子電圧は、急減する。
また電源制御ＩＣ１０のＦＢ端子には、２次側で生成した直流電源電圧が、フィードバック制御部１３を介して１次側にフィードバックされ、安定した直流電圧を２次側に対する電源出力８として供給できるよう制御するために利用される。なお電源制御ＩＣ１０のＶＣＣ端子には、１次側補助コイルに誘起された交流を整流して得るＶＣＣ電圧生成部９の出力が接続されている。
電源出力８の適用例には、図２に示すようにＤＣ／ＤＣコンバータ１２が用意され、電源出力８をＤＣ／ＤＣ変換して、例えばマイコン１４等の電源等として供給する。マイコン１４は、例えばマイコン１４の電源電圧より高電圧の電源出力８により駆動される負荷システム（１５，１６）の制御を行う。
負荷システムは、メインの負荷回路（例えば、音声や照明(例．ＬＥＤ)等の表示制御部１６）、および、負荷システムの各種データやパラメータなどをメモリに保存するデータ保存回路１５からなる。データ保存回路１５のメモリに保存するデータとしては、例えば、チャンネル情報、音声設定情報、その他の設定情報等が想定されている。なお、データ保存回路の出力は保存された各種設定情報となる。
上記における電源出力８の適用例では、以下の機能が求められる。
すなわち、マイコン１４がＤＣ／ＤＣコンバータ１２の出力低下を検出して、電源出力８がダウンする前にデータ保存を行う。
そのために、ＤＣ／ＤＣコンバータ１２の出力低下をマイコン１４が検出するとマイコン１４からデータ保存回路１５に対してデータ退避信号を出力し、データ保存回路１５はこれを受けて、上記した各種設定情報を内部のメモリに保存する。
図３は、本発明の実施形態に係る電源制御ＩＣに内蔵されるＡＣ検出回路の構成(その１)及びその動作波形を示す図である。
図３(Ａ)は、ＶＨ端子の立ち上がりを検出するＡＣ検出回路であり、図１や図２の電源制御ＩＣ１０のＶＨ端子に入力される電圧を抵抗(Ｒ１１)３１，抵抗(Ｒ１２)３２で分圧して、コンパレータ３４の非反転入力端子に印加する。またコンパレータ３４の反転入力端子は、基準電源３３に接続されている。なお基準電圧３３から出力される基準電圧にも同じ符号３３を使用する。また、コンパレータ３４はヒステリシス・コンパレータで、基準電源３３の基準電圧は実際には高低の２つあり、コンパレータ３４の出力がハイ（以下“Ｈ”とも記す）レベルであるかロー（以下“Ｌ”とも記す）レベルであるかによって切り替えている。
コンパレータ３４の出力はオア回路３５の一方の入力端子に入力されていて、オア回路３５の出力端子はカウンタ３７のリセット端子Ｒに入力されている。カウンタ３７の出力端子は、オア回路３５の他方の入力端子に入力されている。オア回路３５の一方の入力端子は反転入力端子であり、他方の入力端子は非反転入力端子であることから、コンパレータ３４の出力がＬになる、もしくはカウンタ３７がカウントを終了すると、カウンタ３７にリセット信号が入力されることになる。
また、コンパレータ３４の出力がワンショット(１shot)回路３６に入力されている。１shot回路３６の出力端子はフリップフロップ(ＦＦ)回路３８のセット端子Ｓに接続されている。１shot回路３６は、コンパレータ３４の出力の立ち上がりに同期して単パルス信号を出力して、ＦＦ回路３８をセットする。ＦＦ回路３８のリセット端子には、オア回路３５の出力端子が接続されている。
図３(Ｂ)は、図３(Ａ)の各部における動作波形を示す図である。図３(Ａ)の動作を図３(Ｂ)に示す動作波形を参照しながら説明する。
図３(Ｂ)の最上段に示される波形は、図１又は図２の電源制御ＩＣ１０のＶＨ端子に印加されている電圧の波形で、ＡＣ入力電圧をＡＣラインに接続されているダイオードＤ１１，Ｄ１２で全波整流した電圧を抵抗(Ｒ１１)３１，抵抗(Ｒ１２)３２で分圧して得た電圧の波形を示すものである。なお、動作波形の基準電位は、ＡＣ入力電圧を全波整流する全波整流回路３の、低電位側出力端子の電位である。
図３(Ｂ)の上から２段目に示されるように、分圧されたＶＨ電圧が基準電圧３３よりも高くなればコンパレータ３４の出力がＨレベルとなり、また分圧されたＶＨ電圧が基準電圧３３よりも低くなればコンパレータ３４の出力がＬレベルとなる。
ＶＨの分圧電圧がコンパレータ３４の基準電圧３３以下になると、図３(Ｂ)の下から２段目に示されるように、オア回路３５を介してカウンタ３７にリセット信号３９が入力され、その後、上記分圧電圧がコンパレータ３４の基準電圧３３以上になるとカウンタ３７のリセットが外れて、カウンタ３７がカウント動作を開始する。
コンパレータ３４の出力がＨの状態にあってカウンタ３７がカウントアップ動作中であれば、カウンタ３７はリセットが掛かるまでは、図３(Ｂ)の上から３段目に示されるように、Ｌレベルの信号を出力し、カウントアップするとＨレベルの信号を出力する。
カウンタ３７のカウントアップ値はＡＣ入力電圧の周期Ｔの１／２以下であり、例えば、(１／４〜１／２）×Ｔに設定されている。図３(Ｂ)に示す例では、コンパレータ３４出力が立ち下がる前にカウンタ３７の出力がＬレベルとなり、カウンタ３７のリセット信号がＨレベルになる。カウンタ３７がリセットされるとカウンタ３７の出力がＬレベルになり、カウンタ３７のリセット信号もＬレベルになるが、図３(Ｂ)に示す例ではその直後にコンパレータ３４の出力がＬレベルになるので、カウンタ３７のリセット信号が再びＨレベルになる。
その後、コンパレータ３４の出力がＨレベルに反転すると、図３(Ｂ)の下から３段目に示されるように、１shot回路３６が動作して、１shot回路３６からＦＦ回路３８にセット信号が入力されてＨレベルのＡＣ検出信号４０が出力される。
ＦＦ回路３８はオア回路３５の出力でリセットされるので、ＶＨの分圧電圧の立ち下りを検出する、もしくはカウンタ３７のカウントが終了すると、ＦＦ回路３８はリセットされる。これより、上記分圧電圧がコンパレータ３４の基準電圧３３以上になったままであっても、カウンタ３７に設定されたタイマ時間が経過するとカウンタ３７、ＦＦ回路３８がリセットされ、ＡＣ検出信号(ＰＧＳ出力)４０はＬレベルになる。
その後、コンパレータ３４がＶＨ端子電圧の立ち上がりを検知すると、１shot回路３６からＨレベルのパルス(セット信号)が出力されてＦＦ回路３８が再びセットされ、ＡＣ検出信号(ＰＧＳ出力)４０がＨレベルとなる。
しかしてコンパレータ３４の出力がＨを継続(つまり、ＶＨの分圧電圧がコンパレータ３４の基準電圧３３以下にならない状態)していて、且つカウンタ３７出力がＨからＬに変化した時点、すなわち、図３(Ｂ)の下から４段目及び下から２段目の右端に示されるように、カウンタ３７がカウントアップを終了した時点でリセット信号３９が出力されると、コンパレータ３４の出力がＨを継続していることからＦＦ回路３８にセット信号が入力されないので、ＡＣ検出信号４０が出力されなくなる、すなわち出力がＬレベルのままとなる。図２に示されるＤＣ／ＤＣコンバータ１２は、後述のようにＥＮ(イネーブル制御)信号変換回路１１を介してＡＣ検出信号４０がＬレベルのままであることを検知し、ＡＣ入力電圧が遮断されたと判定する。これにより、ＤＣ／ＤＣコンバータ１２は電力変換動作を停止し、その出力を低下させる。ＤＣ／ＤＣコンバータ１２の出力低下をマイコン１４が検出すると、マイコン１４がデータ保存回路１５に対してデータ退避信号を出力し、データ保存回路１５はこれを受けて、上記した各種設定情報を内部のメモリに保存する動作を行う。
本実施形態に示されるＡＣ検出回路では、ＡＣ入力遮断を検出すると(ＡＣ検出信号４０が出力されなくなったと判断すると)、図３(Ｂ)の右部に示すＸcap放電開始を待たずに、ＤＣ／ＤＣコンバータ１２(図１、図２参照)を停止することができる。
すなわち、ＡＣ入力遮断後の負荷システムの後処理について、例えば直前の設定情報のデータを退避させる時間を早めることができるとともに、データの書き込み時間を十分に確保することができる。なお、この点の作用・効果は、後で説明する図７(Ａ)および図７(Ｂ)に示すタイムシーケンスを参照することで、本実施形態が従来構成よりも上記の処理時間が早められ、且つ十分なデータの書き込み時間が確保されることが分かるであろう。
図４は、本発明の実施形態に係る電源制御ＩＣに内蔵されるＡＣ検出回路の構成(その２)及びその動作波形を示す図である。図４(Ａ)は、図５に示した既知のＡＣ入力電圧遮断検出回路のＲｅset信号１２１を利用してフリップフロップ回路(ＦＦ回路)４２のＳ端子に入力して、ＦＦ回路４２のＱ端子から出力される信号をＡＣ検出信号(４５)とするものである。
また図４(Ａ)に示すカウンタ４３のＲ(リセット)端子には、ＦＦ回路４２のＱＢ信号（反転出力信号）が接続され、ＦＦ回路４２がセットされるとカウンタ４３のリセットが外れてカウンタ４３のカウントが開始され、タイムアップするとカウンタ４３はＨレベルのカウンタ出力(４４)を出力する。
そしてこのＨレベルのカウンタ出力(４４)をＦＦ回路４２のＲ(リセット)端子に入力してＦＦ回路４２をリセットする。ＦＦ回路４２がリセットされると、ＱＢ信号がＨレベルになるので、カウンタ４３がリセットされる。そして、リセットされたＦＦ回路４２に再びリセット信号(４１)(図５に示されるReset信号(１４１))が入力されると、ＦＦ回路４２のＱ端子からＨレベルのＡＣ検出信号(４５)を出力する。
なお、カウンタ４３のカウントアップ時間は、図３(Ａ)に示したカウンタ３７と同様に、(１／４〜１／２）×Ｔに設定されている。ＴはＡＣ入力電圧の周期である。
図４(Ｂ)は、図４(Ａ)に示した各部の波形を示す図であり、最上段に示される波形は、図３(Ｂ)の最上段に示されたものと同じであり、図１や図２に示される電源制御ＩＣ１０のＶＨ端子に入力される電圧を抵抗(Ｒ１１)３１，抵抗(Ｒ１２)３２で分圧した電圧の波形である。なお、このＶＨ端子電圧は、図４(Ａ)に示された回路動作の参考のために示されたものであって、図４(Ａ)の回路動作に必須のものではない。
図４(Ｂ)の２段目に示されるリセット信号(４１)は、図５に示した既知のＡＣ入力電圧遮断検出回路のReset信号(１２１)である。このReset信号(１２１)については後述する。
図４(Ｂ)の３段目に示されるカウンタ出力(４４)は、図４(Ａ)のカウンタ４３の出力信号(４４)であり、図４(Ａ)のＦＦ回路４２のＱ端子から出力されるＡＣ検出信号(ＰＧＳ出力)４５をＬレベルにリセットする。
そして図４(Ｂ)の最下段に示されるＡＣ検出信号(４５)は、上記したように、ＦＦ回路４２のＱ端子から出力される信号である。ＡＣ検出信号(４５)のＨレベルの時間幅は、カウンタ４３がカウントアップするまでの時間幅となる。カウントアップするまでの時間幅は、カウンタ３７と同様に、ＡＣ電圧の周期Ｔの(１／４〜１／２）に設定されている。
図４（Ｂ）において、Reset信号(１２１)がＦＦ回路４２のセット端子Ｓに入力されると、ＦＦ回路４２がセットされてＡＣ検出信号(４５)のＨレベルとなる。ＡＣ検出信号(４５)のＨレベルとなるタイミングでカウンタ４３のリセットが外れて、カウンタ４３がカウント（設定した周期Ｔの(１／４〜１／２）の計時)を開始する。カウンタ４３のカウントが終了するとカウンタ出力(４４)がＨレベルとなり、ＦＦ回路４２がリセットされて、ＡＣ検出信号(４５)がＬレベルになるとともに、カウンタ４３がリセットされる。
ここで、ＡＣ入力電圧が遮断されると、図５に示した既知のＡＣ入力電圧遮断検出回路からReset信号(１２１)が出力されなくなる。一方、ＡＣ検出信号(４５)がＨレベルであるとカウンタ４３が動作して、カウント終了時にＦＦ回路４２をリセットするので、ＡＣ検出信号(４５)はＬレベルのままとなる。
この後の処理は、図３に示すＡＣ検出回路の構成(その１)に対するものと同じであるので、説明は省略する。
また図５は、図４に示したＡＣ検出回路に利用する既知のＡＣ入力電圧遮断検出回路の構成を示す図であり、図５(Ａ)に示す既知のＡＣ入力電圧遮断検出回路は、弊社の出願に係り既に特許第５８４２２２９号として登録済みのものである。
図５(Ａ)に示すＡＣ入力電圧遮断検出回路は、比較器１１０の基準電圧として階級上限電圧Ｖｕref(１５１)または階級下限電圧Ｖｄref(１５２)のどちらかを選択して選択回路出力(１３１)として出力する選択回路１３０と、選択回路１３０を制御し、かつ、比較器１１０の出力に応じてカウントアップ信号(１２１)またはカウントダウン信号(１２２)を生成する制御ロジック１２０と、この制御ロジック１２０からのカウントアップ信号(１２１)を受けてカウントアップし、カウントダウン信号(１２２)を受けてカウントダウンするアップダウンカウンタ１４０と、このアップダウンカウンタ１４０が出力するデジタル値に応じて階級上限電圧Ｖｕref(１５１)および階級下限電圧Ｖｄref(１５２)を出力するデジタルアナログ変換器１５０と、アップダウンカウンタ１４０への制御ロジック１２０からのカウントアップ信号(１２１)によってリセットされるタイマ回路１６０とにより構成されている。
なお、図５(Ａ)に示すＡＣ入力電圧遮断検出回路では、検出信号Ｖin(１００)の検出について具体的に説明していないが、この検出信号Ｖin(１００)は、ＡＣ入力電圧を全波整流もしくは半波整流したものを分圧した電圧であり、例えば全波整流回路又は半波整流回路により整流した電圧の分圧電圧を検出することで実現されている。そしてタイマ回路１６０は、リセットが掛からず計時を完了すると、ＡＣ入力電圧が遮断されたと判断してＡＣ遮断検出信号(１６１)を出力する。
制御ロジック１２０は、ＡＣ入力電圧の周期に対して十分に短い周期（但し、比較器１１０の応答速度に問題ないことが前提）で、以下の(１)〜(４)の動作を繰り返す。
(１)比較器１１０の基準電圧として制御信号(１２３)によりＶｕref(１５１)を選択して比較器１１０の反転入力端子に加える。
(２)上限電圧比較：比較器１１０の出力結果がＶin(１００)＞Ｖｕref(１５１)を示していれば、カウントアップ信号(１２１)を出力する（アップダウンカウンタ１４０の出力結果によりＶｕref,Ｖｄrefが変化する）。
(３)比較器１１０の基準電圧として制御信号(１２３)によりＶｄref(１５２)を選択して比較器１１０の反転入力端子に加える。
(４)下限電圧比較：比較器１１０の出力結果がＶin(１００)＜Ｖｄref(１５２)を示していれば、カウントダウン信号(１２２)を出力する（アップダウンカウンタ１４０の出力結果によりＶｕref,Ｖｄrefが変化する）。
図５(Ｂ)は、図５(Ａ)に示したＡＣ入力電圧遮断検出回路の動作波形を示す図である。図５(Ｂ)では、上段に示す検出信号Ｖin(１００)に対する階級上限電圧Ｖｕref(１５１)と階級下限電圧Ｖｄref(１５２)の変化の様子を示すものである。
検出信号Ｖin(１００)が上昇する時には、Ｖin(１００)＞Ｖｕref(１５１)になるとカウントアップ動作が行われ、それに伴いアップダウンカウンタ１４０の出力が変化してＶｕref(１５１)とＶｄref(１５２)の値が階段状に上昇する。再び、Ｖin(１００)＞Ｖｕref(１５１)になった場合には、同様に再度カウントアップ動作が行われる。
一方、検出信号Ｖin(１００)が低下する時には、Ｖin(１００)＜Ｖｄref(１５２)になるとカウントダウン動作が行われ、それに伴いアップダウンカウンタ１４０の出力が変化してＶｕref(１５１)とＶｄref(１５２)の値が階段状に低下する。
ＡＣ入力電圧が接続されている場合には、検出信号Ｖin(１００)が所定の周期である程度の大きさをもった変化を示すので、カウントアップ信号(１２１)およびカウントダウン信号(１２２)が制御ロジック１２０から出力される。
図５(Ｂ)の下段には、リセット信号(１２１)が示されている。図４に示すＡＣ検出回路は、このリセット信号(１２１)を図４の上段に示すリセット信号(４１)に利用するものである。
再び図５(Ａ)に戻り説明を続けると、タイマ回路１６０は、カウントアップ信号(１２１)（もしくはカウントダウン信号(１２２)を利用しても良い）によってリセットされるように構成されているので、ＡＣ入力電圧が接続されている間は、タイムアウトが生じない。なお、タイマ回路１６０の計時時間は、例えば数十 ｍｓ程度の時間としておく。
一方、ＡＣ入力電圧が遮断された場合には、検出信号Ｖin(１００)は緩やかに低下するのみとなり、制御ロジック１２０からカウントアップ信号(１２１)およびカウントダウン信号(１２２)が発生せずに、タイマ回路１６０にリセットがかからない状態になる。この状態で、タイマ回路１６０が例えば５０ｍｓ〜１００ｍｓ計時したらタイムアウトし、タイマ回路１６０からＡＣ遮断検出信号(１６１)が出力される。
なお、図５(Ｂ)の中段に示す例では、上限電圧Ｖｕref(１５１)と下限電圧Ｖｄref(１５２)がそれぞれ３つの階級（デジタル値）を有する例を示しており、ある階級（デジタル値）に対応する上限電圧Ｖｕref(１５１)の値は、１つ上の階級（デジタル値）に対応する下限電圧Ｖｄref(１５２)の値よりも若干高い値に設定されている。
これにより、検出信号Ｖin(１００)の上昇時にカウントアップ信号(１２１)が発生するレベルと、低下時にカウントダウン信号(１２２)が発生するレベルに差（ヒステリシス幅）が生じるようにしている。
上記図４では、図５(Ａ)に示したＡＣ入力電圧遮断検出回路におけるリセット信号１４１を利用する例について説明したが、これに限らず、上記以外の例として、非特許文献１に示される電源制御ＩＣに内蔵されていて、電源制御ＩＣの別機能であるＸcap放電のために使用される放電時間タイマを例えば２段構成にし、１段目タイマ出力を図１や図２に示したＰＧＳ端子に導いてＡＣ検出信号(ＰＧＳ出力)として、図４(Ａ)に示すリセット信号４１に利用することで実現可能である。その一方で、２段目タイマ出力を従前どおりにＸcap放電回路の入力として使用する。
なお、図４(Ａ)および図５(Ａ)に示すカウンタ４３の計時時間はＡＣ電圧の周期Ｔの１／２近傍に設定することが望ましい。余り短い時間を設定すると、ＡＣ検出信号におけるＨレベルの時比率が小さくなりすぎて、ＡＣ検出信号が連続的に出力されていても、ＥＮ信号変換回路の出力がイネーブル閾値以上の値を保持することが難しくなるからである。
図６は、本発明に係るＥＮ信号変換回路の構成例を示す図である。すなわち、図３及び図４に示したＡＣ検出回路から出力されるＡＣ検出信号(４０)、(４５)がＨレベルになると、図６に示すスイッチ１１１が閉じて、図６の遅延回路１１２における容量Ｃ６１を電圧ＶＤＤで急速に充電する。そして、この充電された容量Ｃ６１の電圧が、ＤＣ／ＤＣ ＥＮ信号１１３としてＥＮ信号変換回路１１から出力される。また、ＡＣ検出信号(４０)、(４５)がＬレベルになると、図６に示すスイッチ１１１が開いて、容量Ｃ６１の両端電圧が抵抗Ｒ６１と容量Ｃ６１の時定数に従って低下する。
ＥＮ信号変換回路１１はＡＣ検出信号に対する一種のフィルタ回路であり、ＶＨ端子電圧の立ち上りを検出した方形波が連続的に入力される限り、容量Ｃ６１の両端電圧であるＤＣ／ＤＣ ＥＮ信号１１３は、イネーブル閾値以下になる前に容量Ｃ６１が再充電されるので、イネーブル閾値以上を維持する（図７参照）。
ＡＣ入力が遮断されると、ＥＮ信号変換回路１１にＶＨ端子電圧の立ち上りを検出した方形波が入力されなくなり、その結果、ＥＮ信号変換回路１１の出力はイネーブル閾値以下になって、ＡＣの遮断が検出される（図７参照）。
このＤＣ／ＤＣ ＥＮ信号１１３は、図１や図２に示すＤＣ／ＤＣコンバータ１２のＥＮ(イネーブル制御)端子に印加され、ＤＣ／ＤＣコンバータ１２の内部でイネーブル閾値と比較され、Ｈレベルと判定されるとＤＣ／ＤＣコンバータ１２がスイッチング動作の制御を開始する。また、ＤＣ／ＤＣ ＥＮ信号１１３がＬレベルと判定されると、ＤＣ／ＤＣコンバータ１２はスイッチング動作を停止し、図示しないＤＣ／ＤＣコンバータ１２の出力コンデンサの電荷をマイコン１４等が消費することにより、ＤＣ／ＤＣコンバータ１２の出力電圧が徐々に低下する。
図２に示されるＤＣ／ＤＣコンバータ１２の出力(ＤＣ／ＤＣ出力)電圧をマイコン１４に供給する。その一方、マイコン１４は、ＤＣ／ＤＣコンバータ１２から電力の供給をうけるとともに、ＤＣ／ＤＣコンバータ１２の出力電圧を監視する。ＤＣ／ＤＣ ＥＮ信号がイネーブル閾値より下がり、これによりＤＣ／ＤＣコンバータ１２の出力電圧が低下すると、マイコン１４がこの出力電圧の低下を検出してマイコン１４からデータ保存回路１５にデータ退避信号を出力することで、チャンネル設定情報、音声設定情報等をデータ保存回路１５内のメモリに保存する。こうすることで本発明に係るＡＣ／ＤＣコンバータの出力側の電源出力８の立下りを従来よりも早く検出可能となるため、２次側の負荷システムの保護を容易に行うことができる。さらに、これにより、電源システム停止時のデータ書き込み時間や必要なリセット時間を確保することが可能となる。
図７は、本発明に係る電源制御ＩＣにおける制御の様子を示す図である。すなわち、図７(Ａ)は、本発明の制御における波形図であり、一方、図７(Ｂ)は、従来構成における波形図で、図７(Ａ)及び図７(Ｂ)の左端の時点から２Ｔ経過した後にＡＣ入力電圧が遮断されたという条件下で両者を比較すべく図示上下に並べて示した図である。
図７(Ａ)及び図７(Ｂ)を並べてみれば、２Ｔ経過後にＶＨ端子電圧が緩やかに下がる。ここで、ＡＣ入力電圧が遮断された後のＶＨ端子電圧は、Ｘキャパシタ２１の両端電圧によって発生される電圧であり、遮断後のＸキャパシタ２１の両端電圧の初期値は遮断直前のＡＣ入力電圧値である。なお、図７(Ａ)及び図７(Ｂ)は、ＡＣ入力電圧が比較的高いときに遮断したときの例である。図７(Ａ)ではＡＣ検出信号(ＰＧＳ出力)の停止、すなわちＡＣ入力電圧の遮断を図７(Ｂ)よりも早く検出することができ、ＤＣ／ＤＣ ＥＮ信号のイネーブル閾値より下がった時点の直後に負荷システムのデータ退避等を問題なく行える。
これに対して図７(Ｂ)では、Ｘキャパシタ２１の放電が開始するまでＡＣ検出信号がＨレベルを保ってＤＣ／ＤＣ ＥＮ信号が低下しないため、ＡＣ入力電圧の遮断を検出する時期が図７(Ａ)よりも遅れることから、負荷システムのデータ退避等の時間に余裕がない。
なお、図７(Ｂ)に示した波形図は、図１０に示した波形図と同じであるが、図１０では従来構成における動作を説明するものであって、本発明の制御における波形との比較はされていない。
１ ＡＣ入力部
２ フィルタ回路
３ 全波整流回路
４ コンデンサ
５ トランス
６ スイッチ
７ 平滑回路
８ 電源出力（ＡＣ／ＤＣコンバータ出力）
９ ＶＣＣ電圧生成部
１０ 電源制御ＩＣ
１１ ＥＮ(イネーブル制御)信号変換回路
１２ ＤＣ／ＤＣコンバータ
１３ ＦＢ(フィードバック)制御部
１４ マイコン
１５ データ保存回路
１６ 音声、ＬＥＤ等の表示制御部
２１ Ｘキャパシタ（Ｘcap）
３１ 抵抗(Ｒ１１)
３２ 抵抗(Ｒ１２)
３３ 基準電源、またはその出力である基準電圧
３４ コンパレータ(ヒステリシス・コンパレータ)
３５ オア回路
３６ ワンショット(１shot)回路
３７ カウンタ
３８ フリップフロップ(ＦＦ)回路
３９ リセット信号
４０ ＡＣ検出信号(ＰＧＳ出力)
４１ リセット信号
４２ フリップフロップ(ＦＦ)回路
４３ カウンタ
４４ カウンタ出力
４５ ＡＣ検出信号(ＰＧＳ出力)

Claims (8)

  1. ＡＣ入力電圧を直流電源出力に変換して負荷システムに供給するＡＣ／ＤＣコンバータの制御回路であって、
    前記ＡＣ入力電圧の変化からＡＣ電圧が入力されているかを判断し、ＡＣ電圧が入力されていると判断すると所定時間ハイレベルとなるＡＣ検出信号を出力するＡＣ検出回路と、
    前記ＡＣ検出信号をフィルタリングした信号を出力するイネーブル信号変換回路と、
    を有し、
    前記イネーブル信号変換回路の出力がイネーブル閾値を下回ると前記負荷システムに停止制御を指示するよう構成した、
    ことを特徴とするＡＣ／ＤＣコンバータの制御回路。
  2. 前記ＡＣ検出信号の所定時間のハイレベル期間は、タイマによって設定され且つその開始時点はＡＣ入力の立ち上がりの検出に応じて設定される、
    ことを特徴とする請求項１に記載のＡＣ／ＤＣコンバータの制御回路。
  3. 前記ＡＣ検出信号の所定時間のハイレベル期間は、ＡＣ入力周期の１／４ないし１／２に設定されている、
    ことを特徴とする請求項２に記載のＡＣ／ＤＣコンバータの制御回路。
  4. 前記ＡＣ入力電圧の入力部に接続されたＸキャパシタの放電を制御するための放電制御タイマを有し、
    該放電制御タイマは前記ＡＣ検出信号によりリセットされ、該放電制御タイマの計時が終了するとＸキャパシタの放電を指示する、
    ことを特徴とする請求項２に記載のＡＣ／ＤＣコンバータの制御回路。
  5. 前記ＡＣ検出回路は、
    前記ＡＣ入力電圧を整流したＶＨ電圧の分圧を基準電源からの基準電圧と比較する比較手段と、
    前記ＶＨ電圧の分圧が前記基準電圧以下になることでリセット信号が生成されて入力され、その後、前記ＶＨの分圧電圧が前記基準電圧以上になると前記リセット信号が解除されることで計時動作を開始する計時手段と、
    前記ＶＨ電圧の分圧が前記基準電圧を上回るタイミングで単パルスを発生するパルス発生手段と、
    該パルス発生手段から出力されたパルスがセット端子に入力されるフリップフロップと、
    を有し、
    前記フリップフロップは前記ＶＨ電圧の分圧が前記基準電圧を下回るタイミング、もしくは前記計時手段が計時を終了したタイミングリセットされ、
    前記フリップフロップの出力を前記ＡＣ検出信号とする、
    ことを特徴とする請求項１ないし４のいずれか一項に記載のＡＣ／ＤＣコンバータの制御回路。
  6. 前記ＶＨ電圧の分圧が前記比較手段に入力される基準電圧以上になった時点で前記計時手段に計時時間が設定されることを特徴とする請求項５に記載のＡＣ／ＤＣコンバータの制御回路。
  7. 前記ＡＣ検出回路は、
    前記ＡＣ入力電圧を整流したＶＨ電圧の分圧と比較するための基準電圧として階級上限電圧または階級下限電圧のどちらかを選択して選択回路出力として出力する選択回路と、
    前記選択回路に前記ＶＨ電圧の分圧と比較させる前記基準電圧を前記階級上限電圧または前記階級下限電圧のいずれにするかを指示するとともに、前記ＶＨ電圧の分圧が前記階級上限電圧より大きい、もしくは前記階級下限電圧より小さいことを検出すると前記階級上限電圧および前記階級下限電圧を変更する制御ロジックと、を備えるとともに、
    前記ＶＨ電圧の分圧と前記制御ロジックにより指示された前記選択回路により選択された前記階級上限電圧を比較する比較手段と、
    前記ＶＨ電圧の分圧が前記選択回路で選択された前記階級上限電圧以上になるとリセットパルスを出力するリセット信号生成手段と、
    前記リセットパルスによりリセットされて出力をハイレベルにし、リセットが外れると計時を開始し、所定の計時時間を計時したら出力をローレベルにするカウンタ手段と、
    を有し、
    前記カウンタ手段の出力を前記ＡＣ検出信号とする、
    ことを特徴とする請求項１ないし４のいずれか一項に記載のＡＣ／ＤＣコンバータの制御回路。
  8. 前記カウンタ手段が計時する計時時間は、ＡＣ入力周期の１／４ないし１／２に設定されている、
    ことを特徴とする請求項７に記載のＡＣ／ＤＣコンバータの制御回路。
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