JP7193710B2 - スイッチング電源制御用半導体装置およびａｃ－ｄｃコンバータ - Google Patents
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Description
本発明は、電源制御用半導体装置に関し、特に電圧変換用トランスを備えたスイッチング電源装置を構成する一次側の制御用半導体装置およびそれを用いたＡＣ－ＤＣコンバータに利用して有効な技術に関する。
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換するＤＣ－ＤＣコンバータなどで構成されたスイッチング電源制御方式の絶縁型ＡＣ－ＤＣコンバータがある。
絶縁型のＡＣ－ＤＣコンバータにおいては、一般に、ノーマルモードノイズを減衰するためＡＣ端子間にＸコンデンサが接続されているとともに、コンセントからプラグを引き抜いた際にＸコンデンサに残留する電荷を速やかに放電するため、Ｘコンデンサと並列に放電用の抵抗が接続されている。
絶縁型のＡＣ－ＤＣコンバータにおいては、一般に、ノーマルモードノイズを減衰するためＡＣ端子間にＸコンデンサが接続されているとともに、コンセントからプラグを引き抜いた際にＸコンデンサに残留する電荷を速やかに放電するため、Ｘコンデンサと並列に放電用の抵抗が接続されている。
しかしながら、Ｘコンデンサと並列に放電用の抵抗を接続した構成のＡＣ－ＤＣコンバータにあっては、ＡＣ電源接続中常に電力を消費するので、無負荷時やスタンバイ時の待機電力消費を増加させる原因となる。
そこで、待機時における消費電力を低減するため、電源制御用半導体装置内にＸコンデンサの放電用のスイッチを設けて、プラグ引き抜き検出時にＸコンデンサの残留電荷を速やかに放電することができるようにした発明が提案されている（例えば特許文献１、２参照）。
そこで、待機時における消費電力を低減するため、電源制御用半導体装置内にＸコンデンサの放電用のスイッチを設けて、プラグ引き抜き検出時にＸコンデンサの残留電荷を速やかに放電することができるようにした発明が提案されている（例えば特許文献１、２参照）。
また、スイッチング電源装置を構成する電源制御用半導体装置には、ＡＣ入力電圧が一定時間以上継続して所定電圧以下に低下するブラウンアウト状態を検出してスイッチング制御を停止するブラウンアウト検出機能を有するように構成しているものがある（特許文献３参照）。そして、特許文献３に開示されているスイッチング電源制御用半導体装置においては、起動回路とブラウンアウト状態の発生を検出するコンパレータを備え、起動回路のオフ状態にのみブラウンアウトの検出を行うことで、起動回路への電流流入端子とブラウンアウトの検出のための電圧検出端子を共通化するように構成されている。
一方、特許文献２に開示されている電源制御用半導体装置においては、起動回路が接続されている高圧入力起動端子（電流流入端子）をプラグ抜けの検出のために使用している。従って、電源制御用半導体装置に、ブラウンアウト検出機能とＸコンデンサの放電機能を設けて高圧入力起動端子を兼用の検出端子として利用する場合には、ブラウンアウト状態とプラグ抜けの状態を正確に検出して対応する動作を実行することが極めて重要である。
また、特許文献２の発明はプラグ抜けの状態の継続時間を検出するためにタイマ回路を使用し、特許文献３の発明はブラウンアウト状態の継続時間を検出するために遅延回路（タイマ回路）を使用しており、数１０ｍｓ（ミリ秒）のような時間を計時するタイマ回路を設けたいような場合には回路の専有面積がかなり大きくなるため、ブラウンアウト検出機能とＸコンデンサ放電機能の両方の機能を電源制御用半導体装置に搭載する場合に、タイマ回路をそれぞれ別個に設けるとチップサイズの増大を招くとともに、複数のタイマ回路が同時に同さするとノイズが発生し易くなるという課題がある。
また、特許文献２の発明はプラグ抜けの状態の継続時間を検出するためにタイマ回路を使用し、特許文献３の発明はブラウンアウト状態の継続時間を検出するために遅延回路（タイマ回路）を使用しており、数１０ｍｓ（ミリ秒）のような時間を計時するタイマ回路を設けたいような場合には回路の専有面積がかなり大きくなるため、ブラウンアウト検出機能とＸコンデンサ放電機能の両方の機能を電源制御用半導体装置に搭載する場合に、タイマ回路をそれぞれ別個に設けるとチップサイズの増大を招くとともに、複数のタイマ回路が同時に同さするとノイズが発生し易くなるという課題がある。
本発明は上記のような課題に着目してなされたもので、その目的とするところは、ブラウンアウト検出機能とＸコンデンサの放電機能を備える場合に、高圧入力起動端子を兼用の検出端子として利用してブラウンアウト状態とプラグ抜けの状態を正確に検出することができるスイッチング電源制御用半導体装置およびＡＣ－ＤＣコンバータを提供することにある。
本発明の他の目的は、ブラウンアウト検出機能とＸコンデンサ放電機能の両方の機能を搭載する場合に、チップサイズの増大を回避するとともに、ノイズの発生を抑制することができるスイッチング電源制御用半導体装置およびＡＣ－ＤＣコンバータを提供することにある。
本発明の他の目的は、ブラウンアウト検出機能とＸコンデンサ放電機能の両方の機能を搭載する場合に、チップサイズの増大を回避するとともに、ノイズの発生を抑制することができるスイッチング電源制御用半導体装置およびＡＣ－ＤＣコンバータを提供することにある。
上記目的を達成するため本発明は、
交流電圧を整流して得られる電圧が入力される高圧入力起動端子と、該高圧入力起動端子と接地点との間に設けられた放電手段と、前記高圧入力起動端子に接続され前記交流電圧の入力状態の検出を行う入力状態検出回路と、を備えるスイッチング電源制御用半導体装置において、
前記入力状態検出回路は、
前記高圧入力起動端子の電圧を分圧する高耐圧抵抗からなる分圧手段と、
コンデンサおよび該コンデンサの放電用スイッチを備え前記分圧回路により分圧された電圧のピーク電圧を保持するピークホールド回路と、
前記分圧手段により分圧された電圧と前記ピークホールド回路に保持されている電圧を比例縮小した電圧とを比較してプラグ抜け状態の発生を検出するための第１コンパレータと、
前記分圧手段により分圧された電圧と所定の電圧とを比較してブラウンアウト状態の発生を検出するための第２コンパレータと、
予め設定された所定の時間を計時可能なタイマ回路と、
前記タイマ回路の出力に基づいて前記放電手段をオンさせる信号またはスイッチング制御信号の出力を停止させる信号を生成する制御信号生成回路と、を備え、
交流入力の低下に伴い前記第２コンパレータの出力が変化した後前記コンデンサを放電させるまでの遅延時間をＴd1、前記プラグ抜け状態の判定のための遅延時間をＴd2、前記ブラウンアウト状態の判定のための遅延時間をＴd3としたとき、Ｔd1＜Ｔd2＜Ｔd3の関係となるように設定され、少なくとも前記遅延時間Ｔd2と前記遅延時間Ｔd3は共通のタイマ回路で計時可能に構成され、
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd1を計時したことに応じて、前記ピークホールド回路の前記放電用スイッチをオンさせて前記コンデンサを放電させるための制御信号を生成するように構成した。
交流電圧を整流して得られる電圧が入力される高圧入力起動端子と、該高圧入力起動端子と接地点との間に設けられた放電手段と、前記高圧入力起動端子に接続され前記交流電圧の入力状態の検出を行う入力状態検出回路と、を備えるスイッチング電源制御用半導体装置において、
前記入力状態検出回路は、
前記高圧入力起動端子の電圧を分圧する高耐圧抵抗からなる分圧手段と、
コンデンサおよび該コンデンサの放電用スイッチを備え前記分圧回路により分圧された電圧のピーク電圧を保持するピークホールド回路と、
前記分圧手段により分圧された電圧と前記ピークホールド回路に保持されている電圧を比例縮小した電圧とを比較してプラグ抜け状態の発生を検出するための第１コンパレータと、
前記分圧手段により分圧された電圧と所定の電圧とを比較してブラウンアウト状態の発生を検出するための第２コンパレータと、
予め設定された所定の時間を計時可能なタイマ回路と、
前記タイマ回路の出力に基づいて前記放電手段をオンさせる信号またはスイッチング制御信号の出力を停止させる信号を生成する制御信号生成回路と、を備え、
交流入力の低下に伴い前記第２コンパレータの出力が変化した後前記コンデンサを放電させるまでの遅延時間をＴd1、前記プラグ抜け状態の判定のための遅延時間をＴd2、前記ブラウンアウト状態の判定のための遅延時間をＴd3としたとき、Ｔd1＜Ｔd2＜Ｔd3の関係となるように設定され、少なくとも前記遅延時間Ｔd2と前記遅延時間Ｔd3は共通のタイマ回路で計時可能に構成され、
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd1を計時したことに応じて、前記ピークホールド回路の前記放電用スイッチをオンさせて前記コンデンサを放電させるための制御信号を生成するように構成した。
上記構成によれば、コンデンサを放電させるまでの遅延時間Ｔd1と、プラグ抜け状態の判定のための遅延時間Ｔd2と、ブラウンアウト状態の判定のための遅延時間Ｔd3が、Ｔd1＜Ｔd2＜Ｔd3の関係となるように設定されているため、ブラウンアウト検出機能とＸコンデンサの放電機能を備える場合に、高圧入力起動端子を兼用の検出端子として利用してブラウンアウト状態とプラグ抜けの状態を正確に検出することができる。また、タイマ回路を共有するようにしているため、チップサイズの増大を回避するとともにノイズの発生を抑制することができる。さらに、高圧入力起動端子に接続された分圧手段を、ブラウンアウト状態の検出のみならずプラグ抜け状態の判定のために共通に使用することができ、別々に設ける場合に比べてチップサイズを低減することができる。
また、ＡＣ入力レベルがブラウンインからブラウンアウトに変化する際（図８のt1）にＡＣピーク電圧の変動幅が大きいと、ピークホールド回路は瞬時に変化後のＡＣピーク値を保持することができない。すると、諸条件によってはプラグアウト検出しきい値が変化後のＡＣピーク値を上回ってしまい、ＡＣ入力が所定値よりも低下しただけでプラグインの状態であるはずにもかかわらず、プラグが抜けたと判定して誤検出してしまう。上記構成によれば、前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd1を計時したことに応じて、前記ピークホールド回路の前記放電用スイッチをオンさせて前記コンデンサを放電させるための制御信号を生成するので、タイマ回路が遅延時間Ｔd1を計時した時点でピークホールド回路（コンデンサ）に保持されている電荷をディスチャージすることができるため、プラグアウト検出しきい値が適切なレベル（変化後のＡＣピーク値以下）に設定されるので、誤検出を防止することができる。
また、ＡＣ入力レベルがブラウンインからブラウンアウトに変化する際（図８のt1）にＡＣピーク電圧の変動幅が大きいと、ピークホールド回路は瞬時に変化後のＡＣピーク値を保持することができない。すると、諸条件によってはプラグアウト検出しきい値が変化後のＡＣピーク値を上回ってしまい、ＡＣ入力が所定値よりも低下しただけでプラグインの状態であるはずにもかかわらず、プラグが抜けたと判定して誤検出してしまう。上記構成によれば、前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd1を計時したことに応じて、前記ピークホールド回路の前記放電用スイッチをオンさせて前記コンデンサを放電させるための制御信号を生成するので、タイマ回路が遅延時間Ｔd1を計時した時点でピークホールド回路（コンデンサ）に保持されている電荷をディスチャージすることができるため、プラグアウト検出しきい値が適切なレベル（変化後のＡＣピーク値以下）に設定されるので、誤検出を防止することができる。
ここで、望ましくは、所定周期のクロック信号を生成するクロック生成回路および該クロック生成回路からのクロック信号に基づいて前記スイッチング制御信号を生成するスイッチング制御信号生成回路を備え、
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd2を計時したことに応じて前記放電手段をオンさせるための制御信号を生成し出力する一方、前記タイマ回路が前記遅延時間Ｔd3を計時したことに応じてブラウンアウト検出信号を生成して前記スイッチング制御信号生成回路へ供給し、前記スイッチング制御信号の出力を停止させるように構成する。
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd2を計時したことに応じて前記放電手段をオンさせるための制御信号を生成し出力する一方、前記タイマ回路が前記遅延時間Ｔd3を計時したことに応じてブラウンアウト検出信号を生成して前記スイッチング制御信号生成回路へ供給し、前記スイッチング制御信号の出力を停止させるように構成する。
かかる構成によれば、高圧入力起動端子に入力される電圧に基づいて、ＡＣプラグが抜けてＸコンデンサの放電が必要な状況なのか、低ＡＣ入力レベル（ブラウンアウト）状態にあってスイッチング制御信号（GATE）の出力を停止させることが必要な状況なのかをそれぞれ判別し、正確に所望の制御を実施することができる。また、ブラウンアウト状態においてＡＣプラグが引き抜かれたとしても、それを検出してＸコンデンサを放電させることが可能である。さらに、入力レベルがブラウンインであっても、入力レベルが低いタイミングでＡＣプラグが引き抜かれた場合、誤ってブラウンアウトを検出せずにＸコンデンサを放電させることができる。
また、望ましくは、前記共通のタイマ回路は、前記第１コンパレータおよび前記第２コンパレータの出力変化に応じてリセットされて計時動作を開始する一方、前記第２コンパレータがブラウンアウト状態の開始を検知し前記遅延時間Ｔd3を経過するまでは、前記第１コンパレータの出力の変化があっても前記タイマ回路のリセットが禁止されるように構成する。
かかる構成によれば、タイマ回路のリセット信号を適切かつ容易に生成することができるとともに、ブラウンアウト状態の検出中にタイマ回路がリセットされないようにされるため、共通のタイマ回路によってプラグ抜け状態の判定のための遅延時間Ｔd2と、ブラウンアウト状態の判定のための遅延時間Ｔd3を計時することができる。
かかる構成によれば、タイマ回路のリセット信号を適切かつ容易に生成することができるとともに、ブラウンアウト状態の検出中にタイマ回路がリセットされないようにされるため、共通のタイマ回路によってプラグ抜け状態の判定のための遅延時間Ｔd2と、ブラウンアウト状態の判定のための遅延時間Ｔd3を計時することができる。
さらに、望ましくは、前記共通のタイマ回路は、前記遅延時間Ｔd1と前記遅延時間Ｔd2と前記遅延時間Ｔd3を計時可能に構成する。
かかる構成によれば、３つの遅延時間を共通のタイマ回路を用いて計時することができるため、タイマ回路の専有面積を小さくしてチップサイズの増大を回避するとともに、発振周期が異なる複数のタイマ回路が同時に動作されることがないので、ノイズの発生を抑制することができる。
また、前記タイマ回路を複数のフリップフロップを縦続接続してなる分周回路によって構成し、前記遅延時間Ｔd1と前記遅延時間Ｔd2と前記遅延時間Ｔd3は、例えばＴd2＝２Ｔd1、Ｔd3＝４Ｔd1となるように設定すれば、Ｔd2の計時信号はＴd3の計時信号の１／２の段から取り出し、Ｔd1の計時信号はＴd3の計時信号の１／４の段から取り出すことで得られるので、各計時信号（タイムアウト信号）を容易に生成することができる。
かかる構成によれば、３つの遅延時間を共通のタイマ回路を用いて計時することができるため、タイマ回路の専有面積を小さくしてチップサイズの増大を回避するとともに、発振周期が異なる複数のタイマ回路が同時に動作されることがないので、ノイズの発生を抑制することができる。
また、前記タイマ回路を複数のフリップフロップを縦続接続してなる分周回路によって構成し、前記遅延時間Ｔd1と前記遅延時間Ｔd2と前記遅延時間Ｔd3は、例えばＴd2＝２Ｔd1、Ｔd3＝４Ｔd1となるように設定すれば、Ｔd2の計時信号はＴd3の計時信号の１／２の段から取り出し、Ｔd1の計時信号はＴd3の計時信号の１／４の段から取り出すことで得られるので、各計時信号（タイムアウト信号）を容易に生成することができる。
また、望ましくは、前記高圧入力起動端子とトランスの補助巻線の誘起電圧を整流した電圧が印加される電源端子との間に接続されたスイッチ手段および前記高圧入力起動端子への電圧印加時に前記スイッチ手段を制御する起動制御回路とを備え、
前記スイッチ手段は高耐圧のデプレッション型ＮチャンネルＭＯＳトランジスタにより構成され、前記放電手段は前記高圧入力起動端子と接地点との間に、前記スイッチ手段と直列形態となるように接続する。
かかる構成によれば、プラグ抜け状態が発生した時に高圧入力起動端子の電荷を放電させる放電手段を高耐圧の素子で形成する必要がなくなる。
前記スイッチ手段は高耐圧のデプレッション型ＮチャンネルＭＯＳトランジスタにより構成され、前記放電手段は前記高圧入力起動端子と接地点との間に、前記スイッチ手段と直列形態となるように接続する。
かかる構成によれば、プラグ抜け状態が発生した時に高圧入力起動端子の電荷を放電させる放電手段を高耐圧の素子で形成する必要がなくなる。
本発明によれば、ブラウンアウト検出機能とＸコンデンサ放電機能を有する制御用半導体装置において、高圧入力起動端子を兼用の検出端子として利用してブラウンアウト状態とプラグ抜けの状態を正確に検出することができる。また、ブラウンアウト検出機能とＸコンデンサ放電機能で必要なタイマ回路を両方の機能で共有しているため、タイマ回路の専有面積を減らしてチップサイズの増大を回避するとともにノイズの発生を抑制することができるという効果がある。
以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明に係るスイッチング電源制御用半導体装置を適用した絶縁型直流電源装置としてのＡＣ－ＤＣコンバータの一実施形態を示す回路構成図である。
この実施形態のＡＣ－ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のフィルタ１１と、交流電圧（ＡＣ）を整流するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１を有する。
図１は、本発明に係るスイッチング電源制御用半導体装置を適用した絶縁型直流電源装置としてのＡＣ－ＤＣコンバータの一実施形態を示す回路構成図である。
この実施形態のＡＣ－ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のフィルタ１１と、交流電圧（ＡＣ）を整流するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１を有する。
また、ＡＣ－ＤＣコンバータは、トランスＴ１の一次側巻線Ｎｐと直列に接続されたＮチャンネルＭＯＳＦＥＴからなるスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動するスイッチング電源制御用半導体装置１３を有する。この実施形態では、スイッチング電源制御用半導体装置１３は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、電源制御用ＩＣと称する）として形成されている。
上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間欠的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。
上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間欠的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。
さらに、トランスＴ１の二次側には、一次側のスイッチング動作で生じたスイッチングリップル・ノイズ等を遮断するためのフィルタを構成するコイルＬ３およびコンデンサＣ３が設けられているとともに、出力電圧Ｖoutを検出するための検出回路１４と、該検出回路１４に接続され検出電圧に応じた信号を電源制御用ＩＣ１３へ伝達するフォトカプラの発光側素子としてのフォトダイオード１５ａが設けられている。そして、一次側には、上記電源制御用ＩＣ１３のフィードバック端子ＦＢと接地点との間に接続され上記検出回路１４からの信号を受信する受光側素子としてのフォトトランジスタ１５ｂが設けられている。
また、この実施形態のＡＣ－ＤＣコンバータの一次側には、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記電源制御用ＩＣ１３の電源電圧端子ＶＤＤに印加されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、電源投入時（プラグがコンセントに差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、電源投入時（プラグがコンセントに差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。
さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に電流検出用の抵抗Ｒｓが接続されているとともに、スイッチングトランジスタＳＷと電流検出用抵抗ＲｓとのノードＮ１と電源制御用ＩＣ１３の電流検出端子ＣＳとの間に抵抗Ｒ２が接続されている。さらに、電源制御用ＩＣ１３の電流検出端子ＣＳと接地点との間にはコンデンサＣ４が接続され、抵抗Ｒ２とコンデンサＣ４によりローパスフィルタが構成されている。
次に、図２を用いて、上記電源制御用ＩＣ１３の具体的な構成例について説明する。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
また、電源制御用ＩＣ１３は、電流検出端子ＣＳに入力されている電圧Ｖcsを増幅するアンプ３５と、該アンプ３５により増幅された電位Ｖcs’と過電流状態の監視のための比較電圧（スレッシホールド電圧）Ｖocpとを比較する電圧比較回路としてのコンパレータ３６ａと、フィードバック端子ＦＢの電圧ＶFBに基づいて所定の波形の電圧RAMPを生成する波形生成回路３７と、前記アンプ３５により増幅された電位Ｖcs’と波形生成回路３７により生成された波形RAMPとを比較するコンパレータ３６ｂと、コンパレータ３６ａと３６ｂの出力の論理和をとるＯＲゲートＧ１を備える。
上記ＯＲゲートＧ１の出力ＲＳが上記フリップフロップ３３のリセット端子に入力されることで、スイッチングトランジスタＳＷをオフさせるタイミングを与えるように構成されている。なお、フィードバック端子ＦＢと内部電源電圧端子と間にはプルアップ抵抗もしくは定電流源が設けられており、フォトトランジスタ１５ｂに流れる電流は該抵抗によって電圧に変換される。
また、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じて前記発振回路３１の発振周波数すなわちスイッチング周波数を、所定の特性に従って変化させる周波数制御回路３８を備える。図示しないが、発振回路３１は、周波数制御回路３８からの電圧に応じた電流を流す電流源を備え、該電流源が流す電流の大きさによって発振周波数が変化するオシレータによって構成することができる。
なお、電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％～９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路を設けても良い。
なお、電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％～９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路を設けても良い。
さらに、本実施例の電源制御用ＩＣ１３には、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続された起動スイッチＳ０と、高圧入力起動端子ＨＶに前記抵抗Ｒ１を介して電圧が入力されると、起動スイッチＳ０をオンさせてＩＣを起動させる起動回路（スタート回路）４０と、ブラウンアウト状態を検出してスイッチング制御を停止させるため信号を生成するとともにＡＣ電源のプラグがコンセントから抜けているか否か検出してＸコンデンサＣｘ（図１）の放電スイッチをオンさせるため信号を生成するブラウンアウト＆プラグ抜け検出回路５０と、電源電圧端子ＶＤＤの電圧に基づいて内部回路の動作に必要な内部電源電圧を生成する内部電源回路６０が設けられている。
図３には、図２の電源制御用ＩＣにおける起動回路４０およびブラウンアウト＆プラグ抜け検出回路５０の構成例と内部電源回路６０を構成する２つのレギュレータが示されている。
図３に示すように、内部電源回路６０は、基準電圧ＶREFを生成する基準電圧回路６１と、起動回路４０およびブラウンアウト＆プラグ抜け検出回路５０の電源電圧を生成するレギュレータ６２、内部回路（図２に示す回路ブロック３１～３８）の電源電圧を生成するレギュレータ６３とを備えている。このうち、レギュレータ６２は、電源電圧端子ＶＤＤの電圧が当該レギュレータの特性で決まる所定の電圧以上であれば動作を続け、レギュレータ６３は電源電圧端子ＶＤＤの電圧が所定の電圧以上であっても制御信号によって動作停止可能に構成されている。
図３に示すように、内部電源回路６０は、基準電圧ＶREFを生成する基準電圧回路６１と、起動回路４０およびブラウンアウト＆プラグ抜け検出回路５０の電源電圧を生成するレギュレータ６２、内部回路（図２に示す回路ブロック３１～３８）の電源電圧を生成するレギュレータ６３とを備えている。このうち、レギュレータ６２は、電源電圧端子ＶＤＤの電圧が当該レギュレータの特性で決まる所定の電圧以上であれば動作を続け、レギュレータ６３は電源電圧端子ＶＤＤの電圧が所定の電圧以上であっても制御信号によって動作停止可能に構成されている。
図３に示すように、スイッチング電源制御用半導体装置１３の起動制御のために高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続されている起動スイッチＳ０を制御する起動制御回路４１と、電源電圧端子ＶＤＤと接地点との間に直列に接続された抵抗Ｒ３，Ｒ４からなる分圧回路４２と、分圧された電圧と参照電圧Ｖref1とを入力としヒステリシス特性を有するコンパレータ４３を備える。なお、起動スイッチＳ０は、ノーマリーオンの高耐圧のデプレッション型ＮチャンネルＭＯＳトランジスタにより構成されている。
高圧入力起動端子ＨＶと電源電圧端子ＶＤＤの電位差はコンセントへのプラグの差込み前は０Ｖであり、プラグの差込みで高圧入力起動端子ＨＶに電圧が印加されるとノーマリーオンの起動スイッチＳ０を通して、高圧入力起動端子ＨＶから電源電圧端子ＶＤＤへ向かって電流が流れ、ＶＤＤ端子に外付けされているコンデンサＣ０（図１）が充電され、ＶＤＤ端子の電圧が徐々に上昇する。従って、高圧入力起動端子ＨＶは電流流入端子として機能することとなる。
高圧入力起動端子ＨＶと電源電圧端子ＶＤＤの電位差はコンセントへのプラグの差込み前は０Ｖであり、プラグの差込みで高圧入力起動端子ＨＶに電圧が印加されるとノーマリーオンの起動スイッチＳ０を通して、高圧入力起動端子ＨＶから電源電圧端子ＶＤＤへ向かって電流が流れ、ＶＤＤ端子に外付けされているコンデンサＣ０（図１）が充電され、ＶＤＤ端子の電圧が徐々に上昇する。従って、高圧入力起動端子ＨＶは電流流入端子として機能することとなる。
起動制御回路４１は、ＶＤＤ端子が例えば２１Ｖのような所定の電圧に達すると起動スイッチＳ０をオフさせる。そして、ＶＤＤ端子が例えば２１Ｖのような所定の電圧に達するとレギュレータ６３が動作して、内部回路によるスイッチングトランジスタＳＷのスイッチング制御が開始される。一方、ＶＤＤ端子がレギュレータ６２の動作停止電圧（例えばＶＤＤ＝６．５Ｖ）まで低下した場合は、スイッチＳ０がオンにされて、再びＶＤＤ端子の電圧が２１Ｖになるまで上昇する。
また、保護機能またはブラウンアウト検出機能が作動した場合、起動制御回路４１は、コンパレータ４３の出力に基づいて、ＶＤＤ端子電圧をある一定電圧範囲内で制御する。例えばＶＤＤ端子の電圧が１２Ｖまで低下するとスイッチＳ０をオンさせて高圧入力起動端子ＨＶから電源電圧端子ＶＤＤへ向かって電流を流し、ＶＤＤ端子の電圧が例えば１３Ｖまで上昇するとスイッチＳ０をオフさせて高圧入力起動端子ＨＶからの電流を遮断する制御を繰り返し実行するように構成されている。
また、保護機能またはブラウンアウト検出機能が作動した場合、起動制御回路４１は、コンパレータ４３の出力に基づいて、ＶＤＤ端子電圧をある一定電圧範囲内で制御する。例えばＶＤＤ端子の電圧が１２Ｖまで低下するとスイッチＳ０をオンさせて高圧入力起動端子ＨＶから電源電圧端子ＶＤＤへ向かって電流を流し、ＶＤＤ端子の電圧が例えば１３Ｖまで上昇するとスイッチＳ０をオフさせて高圧入力起動端子ＨＶからの電流を遮断する制御を繰り返し実行するように構成されている。
また、起動回路４０は、電源電圧端子ＶＤＤの電圧を常時監視していてＶＤＤが例えば19.6Ｖのような電圧に達すると内部回路の電源電圧を生成するレギュレータ６３を起動して内部回路の動作を開始させる信号を生成する動作開始回路４４と、電源電圧端子ＶＤＤと接地点との間に直列に接続された抵抗Ｒ５，Ｒ６からなる分圧回路４５と、分圧された電圧と参照電圧Ｖref2とを比較してＶＤＤが例えば６．５Ｖまで下がると、内部電源電圧を生成するレギュレータ６３を停止させて内部回路の動作を停止させるコンパレータ（電圧比較回路）からなる動作停止回路４６を備える。動作開始回路４４は、参照電圧を必要とすることなく監視対象が所定の電圧以上になったことを検出可能に構成された回路でも良いし、参照電圧を用いるコンパレータ（電圧比較回路）によって構成しても良い。
動作開始回路４４の出力信号がＲＳフリップフロップ（ＲＳ１）４７のセット端子に入力される一方、上記動作停止回路４６の出力信号がＯＲゲートＧ２を介してＲＳフリップフロップ４７のリセット端子に入力され、フリップフロップ４７の出力信号が内部回路の電源電圧を生成するレギュレータ６３の動作制御信号として供給されるように構成されている。なお、上記起動制御回路４１は、例えば起動スイッチＳ０のゲート端子とＶＤＤ端子との間に接続された抵抗、Ｓ０のゲート端子と接地点との間に逆方向接続されたツェナーダイオード、該ツェナーダイオードと並列に接続されたＭＯＳトランジスタ、コンパレータ４３や動作開始回路４４、動作停止回路４６からの信号、ブラウンアウト＆プラグ抜け検出回路５０からの信号ＢＯＳ，ＢＯＥを入力としてＭＯＳトランジスタをオン、オフさせるロジック回路などによって構成することができる。
さらに、起動回路４０には、高圧入力起動端子ＨＶと接地点との間に、起動スイッチＳ０と直列形態となるように接続された抵抗ＲｄおよびスイッチＳｄとからなる放電手段が設けられている。紙面の都合上、放電手段（Ｒｄ，Ｓｄ）は起動回路４０内に示されているが、起動回路４０とは別の機能回路として構成されていても良い。放電用のスイッチＳｄは、例えば中耐圧のエンハンスメント型ＭＯＳトランジスタで構成することができる。
ブラウンアウト＆プラグ抜け検出回路５０は、高圧入力起動端子ＨＶと接地点との間に直列に接続された高耐圧の抵抗Ｒ７，Ｒ８からなる分圧回路５１と、該分圧回路５１によって分圧された電圧と参照電圧Ｖref3とを比較してＨＶの電圧が例えばＡＣ入力のピーク値の２/３程度の電圧あるいは１００Ｖ未満に設定したしきい値まで下がったことを検出するためのヒステリシス特性を有するコンパレータ５２と、該コンパレータ５２の出力を反転するインバータＩＮＶの出力信号によって動作されるＲＳフリップフロップ（ＲＳ２）５３を備える。そのフリップフロップ５３の反転出力ＱＢが、スイッチング素子ＳＷの駆動パルスの出力を停止させる出力停止信号ＧＳＣとしてドライバ３４（図２）へ供給されるように構成されている。これにより、低ＡＣ入力状態でＡＣ電源が投入されつまりブラウンアウト状態で電源制御用ＩＣが起動し、その状態で起動回路４０によってＶＤＤ端子へ電流が流されてＶＤＤ端子の電位がＩＣ動作開始電圧に到達した場合は、スイッチング素子ＳＷの駆動パルスＧＡＴＥが出力されないようにすることかできる。
また、ブラウンアウト＆プラグ抜け検出回路５０は、ブラウンアウトの検出やプラグ抜けの検出から所定の遅延時間を計時するタイマ回路５４と、該タイマ回路５４の出力信号の立下りエッジを検出するエッジ検出回路５５を備えているとともに、タイマ回路５４の出力信号が上記ＲＳフリップフロップ５３のリセット端子に入力されるように構成されている。
なお、ブラウンアウトの検出からの遅延時間としては例えば６０ｍｓ、プラグ抜けの検出から所定の遅延時間としては例えば３０ｍｓを選択することが考えられる。また、タイマ回路５４は、レギュレータ６２を電源とするリングオシレータ等で構成される発振器の信号により計時動作するように構成される。
なお、ブラウンアウトの検出からの遅延時間としては例えば６０ｍｓ、プラグ抜けの検出から所定の遅延時間としては例えば３０ｍｓを選択することが考えられる。また、タイマ回路５４は、レギュレータ６２を電源とするリングオシレータ等で構成される発振器の信号により計時動作するように構成される。
さらに、ブラウンアウト＆プラグ抜け検出回路５０は、高圧入力起動端子ＨＶの電圧を分圧する分圧回路５１によって分圧された電圧のピーク値を保持するピークホールド回路５６Ａと、ピークホールド回路５６Ａの出力端子と接地点との間に接続された抵抗Ｒ９，Ｒ１０により分圧された電圧と分圧回路５１によって分圧された電圧とを比較するコンパレータ５６Ｂを備えている。また、該コンパレータ５６Ｂの出力と前記コンパレータ５２およびＡＮＤゲートＧ３の出力信号を入力とするタイマリセット制御回路５７と、タイマ回路５４の後段に設けられた識別制御回路５８と、コンパレータ５６Ｂの出力とタイマ回路５４の出力と識別制御回路５８の出力に基づいてピークホールド回路５６Ａを構成するコンデンサ（図６のＣ４）のディスチャージ信号を生成するディスチャージ制御回路５９を備える。
本実施例では、タイマ回路５４は、ブラウンアウトの検出やプラグ抜けの検出から所定の遅延時間およびピークホールド回路５６Ａをディスチャージするための信号の遅延時間を計時可能にされている。そして、タイマ回路５４によって、分圧回路５１で分圧された電圧Ｖn0がピークホールド回路５６Ａに保持されている電圧を比例縮小した電圧ＶTH（例えばピーク値の７５％の値）を下回らない時間を計時することで、プラグ抜けを判定するように識別制御回路５８が構成される。具体的には、識別制御回路５８は、Ｖn0がＶTHを下回らない時間が例えば３０ｍｓ継続するとプラグ抜けであると判定し、Ｘコンデンサの放電信号を出力する。なお、プラグ抜けの判定のためのしきい値レベルであるＶTHは、ＡＣ入力が充分に高い通常動作時にはブラウンアウト検出レベルよりも高い値になるように設定される。
また、上記コンパレータ５２の出力信号と起動回路４０を構成するフリップフロップ４７の出力信号とを入力とするＡＮＤゲートＧ３の出力信号によってタイマ回路５４の計時動作が開始され、ブラウンアウトの検出から所定の遅延時間（例えば６０ｍｓ）が経過すると、タイマ回路５４の出力信号に基づいて識別制御回路５８はブラウンアウト状態であると判定し、ブラウンアウト検出信号ＢＯＳを出力し、この信号によってＲＳフリップフロップ５３がリセットされ、駆動パルスの出力停止信号ＧＳＣが出力される。
さらに、ブラウンアウトの検出による出力停止後に、高圧入力起動端子ＨＶの電圧が上昇してコンパレータ５２の出力信号が反転すると、インバータＩＮＶによってＲＳフリップフロップ５３がセットされ、出力停止信号ＧＳＣがロウレベルに変化して出力停止状態が解除される。また、コンパレータ５２の出力信号の反転によりＡＮＤゲートＧ３の出力がロウレベルに変化して、その立下りがタイマリセット制御回路５７内の立下りエッジ検出回路（図４のＤＥＤ）によって検出されてタイマ回路５４がリセットされ、それによってタイマ回路５４の出力（ＴＭ３）が変化し、その信号を受ける識別制御回路５８から出力されるブラウンアウト検出信号ＢＯＳがロウレベルに変化して、その立下りエッジを検出するエッジ検出回路５５からブラウンアウト終了信号（パルス）ＢＯＥが出力される。
このブラウンアウト終了信号（パルス）は上記ＯＲゲートＧ２を介してＲＳフリップフロップ４７をリセットさせるように構成されている。
このブラウンアウト終了信号（パルス）は上記ＯＲゲートＧ２を介してＲＳフリップフロップ４７をリセットさせるように構成されている。
図４には図３のブラウンアウト＆プラグ抜け検出回路５０を構成するタイマリセット制御回路５７の具体的な回路例が、図５には識別制御回路５８の具体的な回路例が、図６にはピークホールド回路５６Ａおよびディスチャージ制御回路５９の具体的な回路例が示されている。
図４に示すように、タイマリセット制御回路５７は、プラグ抜け検出用のコンパレータ５６Ｂの出力CMP1とＡＮＤゲートＧ３の出力とを入力とするＯＲゲートＧ４と、コンパレータ５６Ｂの出力CMP1とブラウンアウト検出用のコンパレータ５２の出力CMP2と識別制御回路５８から出力されるブラウンアウト検出信号ＢＯＳとを入力とするＮＡＮＤゲートＧ５と、該ＮＡＮＤゲートＧ５の出力と上記ＯＲゲートＧ４の出力とを入力とするＡＮＤゲートＧ６と、ＡＮＤゲートＧ６の出力の立上りエッジを検出する立上りエッジ検出回路ＵＥＤと、ＡＮＤゲートＧ６の出力の立下りエッジを検出する立下りエッジ検出回路ＤＥＤを備える。
図４に示すように、タイマリセット制御回路５７は、プラグ抜け検出用のコンパレータ５６Ｂの出力CMP1とＡＮＤゲートＧ３の出力とを入力とするＯＲゲートＧ４と、コンパレータ５６Ｂの出力CMP1とブラウンアウト検出用のコンパレータ５２の出力CMP2と識別制御回路５８から出力されるブラウンアウト検出信号ＢＯＳとを入力とするＮＡＮＤゲートＧ５と、該ＮＡＮＤゲートＧ５の出力と上記ＯＲゲートＧ４の出力とを入力とするＡＮＤゲートＧ６と、ＡＮＤゲートＧ６の出力の立上りエッジを検出する立上りエッジ検出回路ＵＥＤと、ＡＮＤゲートＧ６の出力の立下りエッジを検出する立下りエッジ検出回路ＤＥＤを備える。
さらに、タイマリセット制御回路５７は、上記立上りエッジ検出回路ＵＥＤの出力と立下りエッジ検出回路ＤＥＤの出力とを入力とするＮＯＲゲートＧ７と、識別制御回路５８から出力されるＸコンデンサ放電信号ＸＣＤとタイマ回路５４から出力されるプラグ抜け検出遅延時間Ｔd2のタイムアウト信号ＴＭ２とを入力とするＡＮＤゲートＧ８と、該ＡＮＤゲートＧ８の出力と上記ＮＯＲゲートＧ７の出力とを入力とするＯＲゲートＧ９と、識別制御回路５８から出力されるブラウンアウト終了信号ＢＯＥをインバータＩＮＶ２で反転した信号とを入力とするＡＮＤゲートＧ１０とを備え、ＡＮＤゲートＧ１０の出力がリセット信号ＲＳＴとしてタイマ回路５４へ供給される。
図５に示すように、識別制御回路５８は、プラグ抜け検出用のコンパレータ５６Ｂの出力CMP1とブラウンアウト検出用のコンパレータ５２の出力CMP2とを入力とするＡＮＤゲートＧ１１と、該ＡＮＤゲートＧ１１の出力をクロック信号としてタイマリセット制御回路５７の出力であるリセット信号ＲＳＴを取り込むＤ型フリップフロップＦＦ１と、ピークホールド回路のディスチャージ遅延時間Ｔd1のタイムアウト信号ＴＭ１とブラウンアウト検出遅延時間Ｔd3のタイムアウト信号ＴＭ３とを入力とするＡＮＤゲートＧ１２と、該ＡＮＤゲートＧ１２の出力とリセット信号ＲＳＴをインバータＩＮＶ３で反転した信号とを入力とするＯＲゲートＧ１３を備える。
また、識別制御回路５８は、上記Ｄ型フリップフロップＦＦ１の出力とディスチャージ制御回路５９の出力信号dischargeとを入力とするＯＲゲートＧ１４と、該ＯＲゲートＧ１４の出力と上記ＯＲゲートＧ１３の出力によってセット／リセットされるＲＳフリップフロップＦＦ２と、該フリップフロップＦＦ２の反転出力プラグ抜け検出遅延時間Ｔd2のタイムアウト信号ＴＭ２とを入力とするＡＮＤゲートＧ１５を備え、ＡＮＤゲートＧ１５の出力がＸコンデンサの放電信号ＸＣＤとして出力される。
さらに、識別制御回路５８は、ブラウンアウト検出遅延時間Ｔd3のタイムアウト信号ＴＭ３とＡＮＤゲートＧ３（図３）の出力とを入力とするＡＮＤゲートＧ２０と、該ＡＮＤゲートＧ２０の出力とＡＮＤゲートＧ３の出力をインバータＩＮＶ４で反転した信号とによってセット／リセットされるＲＳフリップフロップＦＦ３を備え、フリップフロップＦＦ３の出力がブラウンアウト検出信号ＢＯＳとして出力される。
さらに、識別制御回路５８は、ブラウンアウト検出遅延時間Ｔd3のタイムアウト信号ＴＭ３とＡＮＤゲートＧ３（図３）の出力とを入力とするＡＮＤゲートＧ２０と、該ＡＮＤゲートＧ２０の出力とＡＮＤゲートＧ３の出力をインバータＩＮＶ４で反転した信号とによってセット／リセットされるＲＳフリップフロップＦＦ３を備え、フリップフロップＦＦ３の出力がブラウンアウト検出信号ＢＯＳとして出力される。
図６に示すように、ディスチャージ制御回路５９は、ピークホールド回路のディスチャージ遅延時間Ｔd1のタイムアウト信号ＴＭ１とプラグ抜け検出用のコンパレータ５６Ｂの出力CMP1をインバータＩＮＶ５で反転した信号とによってセット／リセットされるＲＳフリップフロップＦＦ4と、ピークホールド回路のディスチャージ遅延時間Ｔd1のタイムアウト信号ＴＭ１の立上りエッジを検出する立上りエッジ検出回路ＵＥＤ２と、立上りエッジ検出回路ＵＥＤ２の出力とＲＳフリップフロップＦＦ４とを入力とするＡＮＤゲートＧ１６を備える。
また、ディスチャージ制御回路５９は、ＲＳフリップフロップＦＦ４の反転出力とブラウンアウト検出信号ＢＯＳとを入力とするＡＮＤゲートＧ１７と、該ＡＮＤゲートＧ１７の出力とブラウンアウト終了信号ＢＯＥによってセット／リセットされるＲＳフリップフロップＦＦ５と、ＲＳフリップフロップＦＦ５の反転出力と上記ＡＮＤゲートＧ１６の出力を入力とするＡＮＤゲートＧ１８を備え、該ＡＮＤゲートＧ１８の出力がディスチャージ制御回路５９の出力信号dischargeとしてピークホールド回路５６Ａへ出力される。
また、ディスチャージ制御回路５９は、ＲＳフリップフロップＦＦ４の反転出力とブラウンアウト検出信号ＢＯＳとを入力とするＡＮＤゲートＧ１７と、該ＡＮＤゲートＧ１７の出力とブラウンアウト終了信号ＢＯＥによってセット／リセットされるＲＳフリップフロップＦＦ５と、ＲＳフリップフロップＦＦ５の反転出力と上記ＡＮＤゲートＧ１６の出力を入力とするＡＮＤゲートＧ１８を備え、該ＡＮＤゲートＧ１８の出力がディスチャージ制御回路５９の出力信号dischargeとしてピークホールド回路５６Ａへ出力される。
ピークホールド回路５６Ａは、図３、図６に示すように、分圧回路５１のノードにアノード端子が接続されるダイオードＤ４と、該ダイオードＤ４のカソード端子と接地点との間に接続された容量素子Ｃ４と、ダイオードＤ４と容量素子Ｃ４との接続ノードに入力端子が接続されたボルテージフォロワからなるバッファＢＦＦ４と、容量素子Ｃ４と並列に接続された放電スイッチＳ４とにより構成されている。放電スイッチＳ４がディスチャージ制御回路５９の出力信号dischargeによってオンされることで、容量素子Ｃ４の電荷がディスチャージされる。
ここで、ディスチャージ制御回路５９からピークホールド回路５６Ａへのディスチャージ信号（パルス）dischargeは、タイマ回路５４がリセットされてから所定時間（例えば１５ｍｓ）経過すると出力されて放電スイッチＳ４をオンさせるように設定される。このようにピークホールド回路５６ＡのコンデンサＣ４をディスチャージするのは、ＡＣ入力のピーク電圧が下がったときに前の高いピーク値を保持していると、Ｘコンデンサ放電のためのプラグ抜けを正確に検出できないためである。そのため、タイマによるピークホールド回路５６Ａのディスチャージのための計時時間は、Ｘコンデンサ放電検出時間よりも短くなるように設定される。
上記のように、ブラウンアウト検出遅延時間とプラグ抜け検出遅延時間とディスチャージ遅延時間が、共通のタイマ回路５４で計時されるように構成されていることによって、別々にタイマ回路を構成する場合に比べて回路の専有面積を低減しＩＣのチップサイズを小さくすることができる。また、ブラウンアウト検出遅延時間とプラグ抜け検出遅延時間とディスチャージ遅延時間のそれぞれが、６０ｍｓ,３０ｍｓ,１５ｍｓのように、倍数の関係に設定されることで、タイマ回路５４を複数のフリップフロップを縦続接続してなる分周回路で構成する場合、３０ｍｓの計時信号は６０ｍｓの計時信号の１／２の段から取り出し、１５ｍｓの計時信号は６０ｍｓの計時信号の１／４の段から取り出すようにすればよいので、計時信号（タイムアウト信号）の生成が容易になるという利点がある。
また、タイマリセット制御回路５７および識別制御回路５８を設けているのは、ＡＣ入力のレベルに応じて、プラグ抜け検出用のコンパレータ５６Ｂ（Plugout Comp）の出力ＣＭＰ1とブラウンアウト検出用のコンパレータ５２（Brownout Comp）の出力ＣＭＰ2の状態が、図７（Ａ）～（Ｄ）に示すような４つに場合分けされ、それぞれの状態を把握していないと、上記３種類の遅延時間を共通のタイマ回路で計時する場合にタイマをリセットするタイミングの設定が困難になるためである。具体的には、例えばブラウンアウトを検出している間にディスチャージ遅延時間の計時を開始するためにタイマ回路５４がリセットされてしまうと、ブラウンアウト検出遅延時間の計時が中断されてしまうので、そのような動作は回避する必要がある。
図７（Ａ）～（Ｄ）のうち図７（Ａ）は、ＡＣ入力レベルが充分に高く電源制御用ＩＣ１３が通常動作しているときであって、ＡＣ入力がプラグ抜け検出レベルよりも高いタイミングでプラグ抜けが発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂとブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ1，ＣＭＰ2は共にロウレベルとなる。
図７（Ｂ）は、ＡＣ入力レベルが充分に高く電源制御用ＩＣ１３が通常動作しているときであって、ＡＣ入力がブラウンアウト検出レベルよりも低いタイミングでプラグ抜けが発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂとブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ1，ＣＭＰ2は共にハイレベルとなる。
図７（Ｂ）は、ＡＣ入力レベルが充分に高く電源制御用ＩＣ１３が通常動作しているときであって、ＡＣ入力がブラウンアウト検出レベルよりも低いタイミングでプラグ抜けが発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂとブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ1，ＣＭＰ2は共にハイレベルとなる。
図７（Ｃ）は、ＡＣ入力レベルがブラウンアウト検出レベルよりも低い状態で、ＡＣ入力がプラグ抜け検出レベルよりも高いタイミングでプラグ抜け（Plugout）が発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂの出力ＣＭＰ1はロウレベル、ブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ2はハイレベルとなる。
図７（Ｄ）は、ＡＣ入力レベルがブラウンアウト検出レベルよりも低い状態で、ＡＣ入力がブラウンアウト検出レベルよりも低いタイミングでプラグ抜けが発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂとブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ1，ＣＭＰ2は共にハイレベルとなる。
図７（Ｄ）は、ＡＣ入力レベルがブラウンアウト検出レベルよりも低い状態で、ＡＣ入力がブラウンアウト検出レベルよりも低いタイミングでプラグ抜けが発生した場合の波形図であり、この場合、プラグ抜け検出用のコンパレータ５６Ｂとブラウンアウト検出用のコンパレータ５２の出力ＣＭＰ1，ＣＭＰ2は共にハイレベルとなる。
図７の（Ｂ）、（Ｄ）を参照すると分かる様に、プラグ抜け検出とブラウンアウト検出だけでは、それぞれのコンパレータ出力が同じ論理になる状況が発生し、どのようなＡＣ入力状態（ブラウンインorブラウンアウト）においてプラグが引き抜かれたのか、正確に検出できない。図４に示されているブラウンアウト＆プラグ抜け検出回路５０においては、上記のような４つの状態を把握してそれぞれの状態に応じてタイマ回路５４をリセットすることで、ブラウンアウト状態とプラグ抜け状態を正確に検出することができるようになっている。
図８には、ＡＣ入力が充分に高い状態で電源制御用ＩＣ１３がスイッチング制御動作をしている途中でＡＣ入力が下がってブラウンアウト状態をしばらく継続してから、再びＡＣ入力が充分に高い状態へ遷移しプラグ抜けが発生した場合における電源制御用ＩＣ１３内の各部の電圧波形が示されている。図８において、ｔ１はＡＣ入力が低下してブラウンアウト状態に入ったタイミング、ｔ２はピークホールド容量のディスチャージタイミング、ｔ４はＡＣ入力が上昇してブラウンアウト状態から抜けたタイミング、ｔ５はプラグ抜けが発生したタイミングである。
図８から分かるように、タイマ回路５４のリセットパルスは、タイマリセット制御回路５７のＡＮＤゲートＧ６の出力に同期して生成され、結果としてコンパレータ５６Ｂの出力に同期することとなる。しかも、より正確に各種タイマ時間を計測するため、コンパレータ５６Ｂの出力の立上りエッジと立下りエッジのそれぞれでリセットパルスが生成されるようになっている。タイマ回路５４はリセットパルスが入る度に０から計時動作を開始するように構成されている。
図８から分かるように、タイマ回路５４のリセットパルスは、タイマリセット制御回路５７のＡＮＤゲートＧ６の出力に同期して生成され、結果としてコンパレータ５６Ｂの出力に同期することとなる。しかも、より正確に各種タイマ時間を計測するため、コンパレータ５６Ｂの出力の立上りエッジと立下りエッジのそれぞれでリセットパルスが生成されるようになっている。タイマ回路５４はリセットパルスが入る度に０から計時動作を開始するように構成されている。
また、図８から分かるように、ＡＣ入力が低下してブラウンアウト状態に入ったタイミングｔ１からブラウンアウト検出信号がハイレベル変化するタイミングｔ３までの期間Ｔ１と、プラグ抜けが発生したタイミングｔ５からＸコンデンサ放電信号がハイレベルに変化するタイミングｔ６までの期間Ｔ２においては、タイマ回路５４のリセットパルスは生成されない。これによって、タイマ回路５４は、タイミングｔ１からブラウンアウト検出のための遅延時間Ｔd3を計時し、タイミングｔ５からプラグ抜け検出のための遅延時間Ｔd2を計時し、それぞれ対応する信号を変化させることができるようになっている。
また、ブラウンアウト状態に入ったタイミングｔ１から、ピークホールド回路５６Ａのディスチャージの遅延時間Ｔd1を経過したタイミングｔ２で、ピークホールド容量のディスチャージ信号（パルス）dischargeが出力され、ピークホールド回路５６ＡのコンデンサＣ４がディスチャージされた後、ブラウンアウトで低下したＡＣ入力に相当する電荷をチャージすることで、プラグ抜け検出レベルが低い方へ変化し、以後この検出レベルでプラグ抜け状態を判定することとなる。なお、ＡＣ入力が上昇してブラウンアウト状態から抜けた場合には、検出レベルが上がる方向であるため、ピークホールド回路５６ＡのコンデンサＣ４をディスチャージする必要はないので、タイミングｔ４ではディスチャージ信号（パルス）dischargeは生成されない。なお、このディスチャージパルスは、コンデンサＣ４の電荷を完全に放電する必要はなく、ブラウンアウト検出レベル以下まで下げられるパルス幅を有していれば良い。
図９には、ＡＣ入力が充分に高い状態で電源制御用ＩＣ１３がスイッチング制御動作をしている途中でＡＣ入力が下がってブラウンアウト状態へ移行し、そのブラウンアウト中にプラグ抜けが発生した場合における電源制御用ＩＣ１３内の各部の電圧波形が示されている。図９において、ｔ11はＡＣ入力が低下してブラウンアウト状態に入ったタイミング、ｔ14はプラグ抜けが発生したタイミングである。
図９から分かるように、ＡＣ入力が低下してブラウンアウト状態に入ったタイミングｔ11からブラウンアウト検出のための遅延時間Ｔd3を計時したタイミングｔ13で、ブラウンアウト検出信号がハイレベル変化し、スイッチングが停止する。そして、ブラウンアウト中にプラグ抜けが発生した場合にも、タイミングｔ14から遅延時間Ｔd2を計時したタイミングｔ15で、Ｘコンデンサ放電信号がハイレベルに変化することとなる。また、ブラウンアウト状態に入ったタイミングｔ11から、遅延時間Ｔd1を経過したタイミングｔ12で、ピークホールド回路５６ＡのコンデンサＣ４のディスチャージ信号（パルス）が出力される。
図９から分かるように、ＡＣ入力が低下してブラウンアウト状態に入ったタイミングｔ11からブラウンアウト検出のための遅延時間Ｔd3を計時したタイミングｔ13で、ブラウンアウト検出信号がハイレベル変化し、スイッチングが停止する。そして、ブラウンアウト中にプラグ抜けが発生した場合にも、タイミングｔ14から遅延時間Ｔd2を計時したタイミングｔ15で、Ｘコンデンサ放電信号がハイレベルに変化することとなる。また、ブラウンアウト状態に入ったタイミングｔ11から、遅延時間Ｔd1を経過したタイミングｔ12で、ピークホールド回路５６ＡのコンデンサＣ４のディスチャージ信号（パルス）が出力される。
図１０には、ＡＣ入力が充分に高い状態で電源制御用ＩＣ１３がスイッチング制御動作をしている途中でＡＣ入力が下がってブラウンアウト状態へ移行し、その後遅延時間Ｔd3を経過する前にＡＣ入力が充分に高い状態へ復帰しプラグ抜けが発生した場合における電源制御用ＩＣ１３内の各部の電圧波形が示されている。図１０において、ｔ21はＡＣ入力が低下してブラウンアウト状態に入ったタイミング、ｔ23はプラグ抜けが発生したタイミングである。
図１０から分かるように、ここではブラウンアウト状態が一時的であるため、ブラウンアウト検出信号はハイレベルへ変化せず、スイッチングが継続する。一方、プラグ抜けが発生したタイミングｔ23から遅延時間Ｔd2を計時したタイミングｔ24で、Ｘコンデンサ放電信号がハイレベルに変化することとなる。また、ブラウンアウト状態に入ったタイミングｔ21から、遅延時間Ｔd1を経過したタイミングｔ22で、ピークホールド回路５６Ａのコンデンサのディスチャージ信号（パルス）が出力される。
図１０から分かるように、ここではブラウンアウト状態が一時的であるため、ブラウンアウト検出信号はハイレベルへ変化せず、スイッチングが継続する。一方、プラグ抜けが発生したタイミングｔ23から遅延時間Ｔd2を計時したタイミングｔ24で、Ｘコンデンサ放電信号がハイレベルに変化することとなる。また、ブラウンアウト状態に入ったタイミングｔ21から、遅延時間Ｔd1を経過したタイミングｔ22で、ピークホールド回路５６Ａのコンデンサのディスチャージ信号（パルス）が出力される。
なお、上記図８～図１０のタイミングチャートのうち、図８と図１０は図７（Ａ）に、また図９は図７（Ｃ）に相当しており、図７（Ｂ）や（Ｄ）のようなタイミングでプラグ抜けが発生した場合については、詳しいタイミングチャートを省略するが、上記実施例のブラウンアウト＆プラグ抜け検出回路５０によれば、いずれの場合も図７（Ｂ）と（Ｄ）において最後にプラグ抜け検出用のコンパレータ５６Ｂの出力ハイレベルに変化したタイミングｔ０でタイマ回路５４がリセットされて遅延時間Ｔd2の計時を開始し、Ｔd2を計時した時点で識別制御回路５８がプラグ抜け発生と判定してＸコンデンサ放電信号をハイレベルへ変化させ、Ｘコンデンサを放電させることができる。
また、上述したように、上記実施例によれば、ブラウンアウト状態においてＡＣプラグが引き抜かれたとしても、それを検出してＸコンデンサを放電させることが可能である。さらに、入力レベルがブラウンインであっても、入力レベルが低いタイミングでＡＣプラグが引き抜かれた場合、誤ってブラウンアウトを検出せずにＸコンデンサを放電させることができる。
また、上述したように、上記実施例によれば、ブラウンアウト状態においてＡＣプラグが引き抜かれたとしても、それを検出してＸコンデンサを放電させることが可能である。さらに、入力レベルがブラウンインであっても、入力レベルが低いタイミングでＡＣプラグが引き抜かれた場合、誤ってブラウンアウトを検出せずにＸコンデンサを放電させることができる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態（図３）では、タイマ回路５４の後段の識別制御回路５８から出力されるＸコンデンサの放電信号ＸＣＤで直接放電用スイッチＳｄを制御しているが、図３に破線で示すようにＸコンデンサの放電信号ＸＣＤを起動制御回路４１へ入れ、起動制御回路４１のロジックで生成した制御信号で放電用スイッチＳｄを制御するように構成しても良い。また、放電用の抵抗Ｒｄと放電用スイッチＳｄを、高圧入力起動端子ＨＶと接地点との間に、電源供給用のスイッチＳ０と直列をなすように設けているが、放電用の抵抗Ｒｄと放電用スイッチＳｄは、高圧入力起動端子ＨＶと接地点との間に設けるようにしても良い。ただし、その場合、放電用スイッチＳｄを構成するＭＯＳトランジスタとして高耐圧のもの（ＡＣ入力に対応できる耐圧）である必要がある。
また、前記実施形態では、ブラウンアウト検出遅延時間とプラグ抜け検出遅延時間とピークホールド回路のディスチャージ遅延時間の３つの遅延時間を共通のタイマ回路５４で計時するようにしているが、ブラウンアウト検出遅延時間とプラグ抜け検出遅延時間の２つの遅延時間を共通のタイマ回路５４で計時し、比較的短いピークホールド回路のディスチャージ遅延時間については、別個に設けられたタイマ回路で計時するように構成しても良い。
また、トランスの一次側巻線に間欠的に電流を流すスイッチングトランジスタＳＷを、電源制御用ＩＣ１３とは別個の素子としているが、このスイッチングトランジスタＳＷを電源制御用ＩＣ１３に取り込んで、１つの半導体集積回路として構成してもよい。
さらに、前記実施形態では、本発明をフライバック方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型や疑似共振型のＡＣ－ＤＣコンバータさらには一次側で取得した情報のみで二次側の出力電圧の制御を行うＰＳＲ(Primary Side Regulation)方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。
さらに、前記実施形態では、本発明をフライバック方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型や疑似共振型のＡＣ－ＤＣコンバータさらには一次側で取得した情報のみで二次側の出力電圧の制御を行うＰＳＲ(Primary Side Regulation)方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。
１１…フィルタ、１２…ダイオード・ブリッジ回路（整流回路）、１３…スイッチング電源制御用半導体装置（電源制御用ＩＣ）、１４…二次側検出回路（検出用ＩＣ）、１５ａ…フォトカプラの発光側ダイオード、１５ｂ…フォトカプラの受光側トランジスタ、３１…発振回路、３２…クロック生成回路、３４…ドライバ（駆動回路）、３５…アンプ（非反転増幅回路）、３６ａ…過電流検出用コンパレータ（過電流検出回路）、３６ｂ…電圧／電流制御用コンパレータ（電圧／電流制御回路）、３７…波形生成回路、３８…周波数制御回路、４０…起動回路、４１…起動制御回路、４２…分圧回路、４３…コンパレータ、４４…動作開始回路、４５…分圧回路、４６…コンパレータ、５０…ブラウンアウト＆プラグ抜け検出回路（入力状態検出回路）、５１…分圧回路、５２…コンパレータ（電圧比較回路）、５４…タイマ回路、５５…立下りエッジ検出回路、５６Ａ…ピークホールド回路、５８…識別制御回路（制御信号生成回路）、５９…ディスチャージ制御回路、Ｓ０…起動スイッチ、Ｓｄ…放電スイッチ、ＨＶ…高圧入力起動端子、ＶＤＤ…電源電圧端子（電源端子）
Claims (6)
- 交流電圧を整流して得られる電圧が入力される高圧入力起動端子と、該高圧入力起動端子と接地点との間に設けられた放電手段と、前記高圧入力起動端子に接続され前記交流電圧の入力状態の検出を行う入力状態検出回路と、を備えるスイッチング電源制御用半導体装置であって、
前記入力状態検出回路は、
前記高圧入力起動端子の電圧を分圧する高耐圧抵抗からなる分圧手段と、
コンデンサおよび該コンデンサの放電用スイッチを備え前記分圧手段により分圧された電圧のピーク電圧を保持するピークホールド回路と、
前記分圧手段により分圧された電圧と前記ピークホールド回路に保持されている電圧を比例縮小した電圧とを比較してプラグ抜け状態の発生を検出するための第１コンパレータと、
前記分圧手段により分圧された電圧と所定の電圧とを比較してブラウンアウト状態の発生を検出するための第２コンパレータと、
予め設定された所定の時間を計時可能なタイマ回路と、
前記タイマ回路の出力に基づいて前記放電手段をオンさせる信号またはスイッチング制御信号の出力を停止させる信号を生成する制御信号生成回路と、を備え、
交流入力の低下に伴い前記第２コンパレータの出力が変化した後前記コンデンサを放電させるまでの遅延時間をＴd1、前記プラグ抜け状態の判定のための遅延時間をＴd2、前記ブラウンアウト状態の判定のための遅延時間をＴd3としたとき、Ｔd1＜Ｔd2＜Ｔd3の関係となるように設定され、少なくとも前記遅延時間Ｔd2と前記遅延時間Ｔd3は共通のタイマ回路で計時可能に構成され、
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd1を計時したことに応じて、前記ピークホールド回路の前記放電用スイッチをオンさせて前記コンデンサを放電させるための制御信号を生成するように構成されていることを特徴とするスイッチング電源制御用半導体装置。 - 所定周期のクロック信号を生成するクロック生成回路および該クロック生成回路からのクロック信号に基づいて前記スイッチング制御信号を生成するスイッチング制御信号生成回路を備え、
前記制御信号生成回路は、前記タイマ回路が前記遅延時間Ｔd2を計時したことに応じて前記放電手段をオンさせるための制御信号を生成し出力する一方、前記タイマ回路が前記遅延時間Ｔd3を計時したことに応じてブラウンアウト検出信号を生成して前記スイッチング制御信号生成回路へ供給し、前記スイッチング制御信号の出力を停止させるように構成されていることを特徴とする請求項１に記載のスイッチング電源制御用半導体装置。 - 前記共通のタイマ回路は、前記第１コンパレータおよび前記第２コンパレータの出力変化に応じてリセットされて計時動作を開始する一方、前記第２コンパレータがブラウンアウト状態の開始を検知し前記遅延時間Ｔd3を経過するまでは、前記第１コンパレータの出力の変化があっても前記タイマ回路のリセットが禁止されるように構成されていることを特徴とする請求項１または２に記載のスイッチング電源制御用半導体装置。
- 前記共通のタイマ回路は、前記遅延時間Ｔd1と前記遅延時間Ｔd2と前記遅延時間Ｔd3を計時可能に構成されていることを特徴とする請求項１～３のいずれかに記載のスイッチング電源制御用半導体装置。
- 前記高圧入力起動端子とトランスの補助巻線の誘起電圧を整流した電圧が印加される電源端子との間に接続されたスイッチ手段および前記高圧入力起動端子への電圧印加時に前記スイッチ手段を制御する起動制御回路とを備え、
前記スイッチ手段は高耐圧のデプレッション型ＮチャンネルＭＯＳトランジスタにより構成され、前記放電手段は前記高圧入力起動端子と接地点との間に、前記スイッチ手段と直列形態となるように接続されていることを特徴とする請求項１～４のいずれかに記載のスイッチング電源制御用半導体装置。 - 請求項１～５のいずれかに記載のスイッチング電源制御用半導体装置と、補助巻線を備え交流電圧を整流して得られる電圧が一次側巻線に印加されるトランスと、前記一次側巻線に接続されたスイッチング素子とを備え、前記スイッチング電源制御用半導体装置を用いて前記スイッチング素子を制御することを特徴とするＡＣ－ＤＣコンバータ。
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