JP6531424B2 - 電源制御用半導体装置 - Google Patents

Description

本発明は、電源制御用半導体装置に関し、特に電圧変換用トランスを備えた絶縁型直流電源装置を構成する制御用半導体装置に利用して有効な技術に関する。

直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換する絶縁型ＤＣ−ＤＣコンバータなどで構成されたＡＣ−ＤＣコンバータがある。かかるＡＣ−ＤＣコンバータとしては、例えば電圧変換用トランスの一次側巻線と直列に接続されたスイッチング素子をＰＷＭ（パルス幅変調）制御方式やＰＦＭ（パルス周波数変調）制御方式等でオン、オフ駆動して一次側巻線に流れる電流を制御し、二次側巻線に誘起される電圧を制御するようにしたスイッチング電源装置が知られている。

また、スイッチング制御方式のＡＣ−ＤＣコンバータにおいては、補助巻線を備えたトランスを使用し、一次側巻線に間欠的に電流を流した際に補助巻線に誘起される電圧を整流、平滑した電圧を、電源制御回路（ＩＣ）に電源電圧として供給し、ＩＣ内部には内部回路に適したレベルの動作電圧を生成する内部電源回路を内蔵するように構成しているものがある（特許文献１参照）。なお、内部電源回路はシリーズレギュレータで構成されることが多い。

特開２０１４−０８２８３１号公報 特開２００８−２５３０３２号公報

ところで、電源制御回路には、軽負荷時に一時的に内部回路の動作を停止させてドライバから出力されるスイッチング制御信号をローレベルに固定するバーストモードと呼ばれる動作を行うように構成されているものがある。
また、電源制御回路には、電源電圧が内部回路が動作可能な電圧以下となった時に異常動作を行わないようにする低電圧誤動作防止機能や、過電流等による電源の過熱を防止するための保護回路を設け、異常な状態が発生した時には保護回路が働いて内部回路の動作を停止させるように構成されることがある（特許文献２参照）。

しかし、内部電源回路を内蔵した従来の電源制御回路は、内部電源回路が１つだけであるため、内部回路の動作を停止させている待機時においても内部電源回路を動作させ、内部回路へ動作電圧を供給させ続けるように構成されるので、待機時の消費電力が大きいという課題があった。
また、上記特許文献２には、電源起動時を含む保護動作時に電源を供給する第１の電源回路と、保護動作が解除された通常動作時に電源を供給する第２の電源回路とを設け、保護回路の動作状態に基づいて、電源切替回路を介して基準電圧・電流回路へ第１の電源回路または第２の電源回路のいずれかから電源を供給するようにした技術が開示されている。しかし、特許文献２の発明は、基準電圧・電流回路の数を減らすことができるようにすることで、回路規模の小さな電源制御用回路（ＩＣ）を実現することに向けてなされたもので、待機時の消費電力を抑制することに向けてなされたものではない。

また、電源制御回路（ＩＣ）は、ＡＣ電源のダイオード・ブリッジ回路で整流される前の数百ボルトの電圧が印加される高圧入力起動端子を設け、電源投入時には、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されることがある。また、補助巻線からの電圧が印加される端子には数１０ボルトの電圧が印加される。そのため、電源制御回路（ＩＣ）の内部には、数百ボルトの耐圧を有する素子や数１０ボルトの耐圧を有する素子が設けられる。ここで、周知のように、耐圧の高い素子は耐圧の低い素子に比べてサイズが大きいため、耐圧の高い素子で構成される回路の数や規模が大きいほど、ＩＣチップのサイズが大きくなってしまうという課題がある。

本発明は上記のような背景の下になされたもので、その目的とするところは、待機時の消費電力を減少させることができる電源制御用半導体装置を提供することにある。
本発明の他の目的は、耐圧の高い素子で構成される回路の数や規模を小さくして、ＩＣチップのサイズを低減させることができる電源制御用半導体装置を提供することにある。

上記目的を達成するため本発明は、
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号に応じた電圧がフィードバック電圧として入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の交流電圧またはダイオード・ブリッジ回路で整流された後の直流電圧が入力される高圧入力起動端子と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
前記電源端子の電圧を監視し該電圧が所定の第１電圧範囲に入るように前記スイッチ手段をオン、オフ制御する電源電圧制御回路と、
前記電源端子の電圧に基づいて内部回路の動作に必要な電源電圧を生成する第１と第２の内部電源回路と、
前記フィードバック電圧が所定の電位以下になった場合に前記オン、オフ制御信号生成回路によるオン、オフ制御信号の生成を停止させる停止制御信号を出力するフィードバック電圧監視回路と、
前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧範囲よりも狭い第２電圧範囲に入るように制御する状態制御回路と、
前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
前記電流検出端子の状態を監視して異常状態を検出する電流検出端子監視回路と、
を備え、前記内部電源回路のうち第１の内部電源回路は常に動作状態にされるとともに、第２の内部電源回路は前記フィードバック電圧監視回路から出力される前記停止制御信号に応じて動作が停止可能にされ、前記オン、オフ制御信号の生成に関係する内部回路には前記第２の内部電源回路により生成される電源電圧が供給され、少なくとも前記電源電圧制御回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成した。

上記した構成によれば、フィードバック電圧が所定の電位以下になった場合に、フィードバック電圧監視回路からの停止制御信号によってオン、オフ制御信号生成回路によるオン、オフ制御信号の生成を停止させるのに伴い、２個の内部電源回路のうち一方の動作を停止させるので、該内部電源回路からの電源電圧で動作するすべての内部回路の動作が停止されることとなり、これによって電源制御用ＩＣの消費電力を大幅に低減することができる。

ここで、望ましくは、前記電源電圧制御回路は、
前記電源端子の電圧が所定の第１電位よりも高くなると、前記スイッチ手段をオフさせるとともに前記第２の内部電源回路の動作を開始させるタイミングを示す信号を生成する動作開始回路と、
前記電源端子の電圧が、前記第１電位より低い所定の第２電位よりも低くなると、前記スイッチ手段をオンさせるとともに前記第２の内部電源回路の動作を停止させるタイミングを示す信号を生成する動作停止回路と、
を備え、前記動作開始回路には前記電源端子の電圧が動作電圧として供給され、前記動作停止回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成する。
かかる構成によれば、２個の内部電源回路のうち第２の内部電源回路の動作を停止させても、電源電圧制御回路を構成する内部電源の動作開始回路と動作停止回路は動作を継続させることができる。

また、望ましくは、前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧範囲よりも狭い第２電圧範囲に入るように制御する状態制御回路と、
前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
前記電流検出端子の状態を監視して異常状態を検出する電流検出端子監視回路と、
を備え、前記電流検出端子監視回路が前記電流検出端子の異常を検出すると、前記電流検出端子監視回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成され、該状態制御回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成する。
これにより、オン、オフ制御信号生成回路によるオン、オフ制御信号の生成が停止され状態制御回路が動作状態になるいわゆるラッチ停止状態へ移行した場合においても、状態制御回路には常に動作状態にされる内部電源回路から電源が供給されるため、状態制御回路を動作させることができ、ラッチ停止状態を継続させることができる。

さらに、望ましくは、前記動作停止回路および前記状態制御回路は第１の耐圧を有する素子により構成し、前記第１と第２の内部電源回路および前記動作開始回路は、前記第１の耐圧よりも高い第２の耐圧を有する素子により構成する。
かかる構成によれば、動作停止回路および状態制御回路が、高耐圧の素子に比べて素子サイズの小さな低耐圧の素子で構成されるため、チップサイズを低減することができる。

本発明によれば、電圧変換用のトランスを備え一次側巻線に流れる電流をオン、オフして出力を制御する絶縁型直流電源装置の制御用半導体装置において、待機時の消費電力を減少させることができる。また、耐圧の高い素子で構成される回路の数や規模を小さくして、ＩＣチップのサイズを低減させることができるという効果がある。

本発明に係る絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。 図１のＡＣ−ＤＣコンバータにおけるトランスの一次側スイッチング電源制御回路（電源制御用ＩＣ）の構成例を示すブロック図である。 実施例の電源制御用ＩＣにおける各部の電圧の変化の様子を示す波形図である。 実施例の電源制御用ＩＣにおけるスイッチング周波数とフィードバック電圧ＶFBの関係を示す特性図である。 実施例の電源制御用ＩＣにおける起動回路の構成例を示す回路構成図である。 図５の起動回路のより具体的な回路構成例を示す回路構成図である。

以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明を適用した絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。

この実施形態のＡＣ−ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のラインフィルタ１１と、交流電圧（ＡＣ）を整流するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１と、このトランスＴ１の一次側巻線Ｎｐと直列に接続されたＮチャネルＭＯＳＦＥＴからなるスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動する電源制御回路１３を有する。この実施形態では、電源制御回路１３は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、電源制御用ＩＣと称する）として形成されている。

上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間歇的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。

さらに、トランスＴ１の二次側には、一次側のスイッチング動作で生じたスイッチングリップル・ノイズ等を遮断するためのフィルタを構成するコイルＬ３およびコンデンサＣ３が設けられているとともに、出力電圧Ｖoutを検出するための検出回路１４と、該検出回路１４に接続され検出電圧に応じた信号を電源制御用ＩＣ１３へ伝達するフォトカプラの発光側素子としてのフォトダイオード１５ａが設けられている。そして、一次側には、上記電源制御用ＩＣ１３のフィードバック端子ＦＢと接地点との間に接続され上記検出回路１４からの信号を受信する受光側素子としてのフォトトランジスタ１５ｂが設けられている。

また、この実施形態のＡＣ−ＤＣコンバータの一次側には、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記電源制御用ＩＣ１３の電源電圧端子ＶＤＤに印加されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、電源投入時（プラグが差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。

さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に電流検出用の抵抗Ｒｓが接続されているとともに、スイッチングトランジスタＳＷと電流検出用抵抗ＲｓとのノードＮ１と電源制御用ＩＣ１３の電流検出端子ＣＳとの間に抵抗Ｒ２が接続されている。さらに、電源制御用ＩＣ１３の電流検出端子ＣＳと接地点との間にはコンデンサＣ４が接続され、抵抗Ｒ２とコンデンサＣ４によりローパスフィルタが構成されるようになっている。

次に、図２を用いて、上記電源制御用ＩＣ１３の具体的な構成例について説明する。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。

また、電源制御用ＩＣ１３は、電流検出端子ＣＳに入力されている電圧Ｖcsを増幅するアンプ３５と、該アンプ３５により増幅された電位Ｖcs’と過電流状態の監視のための比較電圧（スレッシホールド電圧）Ｖocpとを比較する電圧比較回路としてのコンパレータ３６ａと、フィードバック端子ＦＢの電圧ＶFBに基づいて図３（Ａ）に示すような所定の波形の電圧RAMPを生成する波形生成回路３７と、前記アンプ３５により増幅された図３（Ｂ）に示すような波形の電位Ｖcs’と波形生成回路３７により生成された波形RAMPとを比較するコンパレータ３６ｂと、コンパレータ３６ａと３６ｂの出力の論理和をとるＯＲゲートＧ１を備える。本実施例の電源制御用ＩＣ１３においては、図３（Ａ）の電圧RAMPは、FB電圧からある一定の傾きをもって電圧が低下するように生成される。

上記ＯＲゲートＧ１の出力ＲＳ（図３(C)参照）がＯＲゲートＧ２を介して上記フリップフロップ３３のリセット端子に入力されることで、スイッチングトランジスタＳＷをオフさせるタイミングを与えるように構成されている。なお、フィードバック端子ＦＢと内部電源電圧端子と間にはプルアップ抵抗が設けられており、フォトトランジスタ１５ｂに流れる電流は該抵抗によって電圧に変換される。また、波形生成回路３７を設けているのは、サブハーモニック発振対策のためであり、電圧ＶFBを直接あるいはレベルシフトしてコンパレータ３６ｂへ入力するように構成しても良い。

また、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じて前記発振回路３１の発振周波数すなわちスイッチング周波数を、図４に示すような特性に従って変化させる周波数制御回路３８を備える。図４における周波数ｆ１は例えば２２ｋＨｚのような値に、またｆ２は例えば６６ｋＨｚ〜１００ｋＨｚのような範囲の任意の値に設定される。周波数制御回路３８は、ボルテージフォロワのようなバッファと、フィードバック端子ＦＢの電圧が例えば１．８Ｖ以下のときは１．８Ｖに、また２．１Ｖ以上のときは２．１Ｖにそれぞれクランプするクランプ回路とで構成することができる。図示しないが、発振回路３１は、周波数制御回路３８からの電圧に応じた電流を流す電流源を備え、該電流源が流す電流の大きさによって発振周波数が変化するオシレータによって構成することができる。

また、本実施例の電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％〜９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路３９が設けられており、デューティ制限回路３９から出力される最大デューティリセット信号を、ＯＲゲートＧ２を介して上記フリップフロップ３３に供給してパルスが最大デューティに達した場合にはその時点でリセットさせることでスイッチングトランジスタＳＷを直ちにオフさせるように構成されている。

また、本実施例の電源制御用ＩＣ１３には、フィードバック端子ＦＢの電圧ＶFBが非反転入力端子に、また所定の参照電圧Ｖref（例えば0.5〜0.8Ｖ）が反転入力端子に印加され、出力がドライバ３４に供給されるように接続なされたコンパレータ３６ｃが設けられており、フィードバック端子ＦＢの電圧ＶFBが参照電圧Ｖrefよりも低くなるとその出力ＧＳＣがローレベルに変化してドライバ３４の動作を停止させるように構成されている。より具体的には、ドライバ３４の出力がローレベルの状態（ＳＷがオフの状態）で動作を停止する。なお、フィードバック端子ＦＢには、二次側からの情報を受けるためのフォトトランジスタ１５ｂが接続されるので、このトランジスタ１５ｂのバイアス電流を流すためのプルアップ抵抗Ｒｐ1（図５参照）が接続されている。

フィードバック電圧ＶFBが参照電圧Ｖrefよりも低くなるのは、負荷が非常に軽くなったような場合である。このような軽負荷領域においては、スイッチング制御信号（駆動パルスＧＡＴＥ）の周期を長くするよりも、ドライバ３４の動作を一時的に停止させることで、軽負荷に対応した電力を出力するバースト動作が有効である。そこで、本実施例の電源制御用ＩＣ１３においては、フィードバック電圧ＶFBと参照電圧Ｖrefを比較するコンパレータ３６ｃを設けている。
なお、このコンパレータ３６ｃによってフィードバック電圧ＶFBが参照電圧Ｖrefよりも低くなったことを検出して、その出力ＧＳＣでドライバ３４の動作を停止させた場合、ドライバ３４の停止でＩＣからスイッチング制御信号が出力されなくなって出力電圧が徐々に下がり、それに応じてフィードバック電圧ＶFBが上昇することでコンパレータ３６ｃの出力が反転し、ドライバ３４が活性化されてゲート制御が自動的に復帰することとなる。これにより、バースト動作が実現される。

さらに、本実施例の電源制御用ＩＣ１３には、高圧入力起動端子ＨＶに接続され該端子の電圧が入力されると、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続されているスイッチＳ０（図５参照）をオンさせてＩＣを起動させるための起動回路（スタート回路）５０が設けられている。
この起動回路５０は、ＡＣ入力投入時にスイッチＳ０をオンさせて高圧入力起動端子ＨＶから電源端子ＶＤＤに接続されている容量（コンデンサ）Ｃ０に対して電流を流すことで電源端子ＶＤＤに電圧を供給する。そして、上記容量にチャージされた電圧が２１Ｖに達すると、スイッチＳ０をオフして電流を遮断し、内部レギュレータが動作を開始してＩＣを動作させる。

また、起動回路５０は、電源電圧端子ＶＤＤの電圧を監視して例えば6.5Ｖまで下がるとスイッチＳ０をオンさせる機能を備えており、スイッチＳ０がオンされると、ＡＣ入力投入時と同様に高圧入力起動端子ＨＶから電源端子ＶＤＤに接続されている容量（コンデンサ）Ｃ０に対して電流を流すことで電源端子ＶＤＤに電圧を供給し、電源端子ＶＤＤの電圧が２１Ｖに達すると、スイッチＳ０をオフして電流を遮断し、内部レギュレータが動作を開始する（本明細書ではこれをリスタート動作と称する）。

また、本実施例の電源制御用ＩＣ１３には、電流検出端子ＣＳの電圧Ｖcsを監視してＣＳ端子の異常（オープン）を検出するためのＣＳ端子監視回路４０およびラッチ停止制御回路４２が設けられている。
ＣＳ端子監視回路４０は、電流検出端子ＣＳの異常（オープン）を検出すると、その出力がハイレベルに変化して上記ドライバ（駆動回路）３４の動作を停止させて、ドライバ３４から出力される駆動パルスＧＡＴＥをローレベルに固定させる（ＳＷをオフさせる）ように構成される。ＣＳ端子監視回路４０の出力でドライバ３４の動作を停止させる代わりに、前段のフリップフロップ３３をリセット状態にしてその出力Ｑをローレベルに固定することで、駆動パルスＧＡＴＥをローレベルに固定させるように構成してもよい。

ラッチ停止は、ＩＣの高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に設けられているスイッチＳ０（図５参照）を、比較的短い周期でオン、オフさせることによって、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ〜１３Ｖのような電圧範囲に抑え込むことで、電源制御用ＩＣ１３がリスタートするのを回避するための機能であり、ラッチ停止制御回路４２は電源電圧端子ＶＤＤの電圧と所定の電圧（１２Ｖ，１３Ｖ）とを比較して、上記のような制御動作を行うように構成される。具体的には、電源電圧端子ＶＤＤの電圧が１２Ｖまで下がるとスイッチＳ０をオンさせ、ＶＤＤの電圧が１３Ｖまで上がるとスイッチＳ０をオフさせることを繰り返す。

このようなラッチ停止機能がないと、ＣＳ端子監視回路４０がＣＳ端子オープンを検出してドライバ３４の動作を停止させた場合、補助巻線に電流が流れなくなって電源電圧端子ＶＤＤの電圧が下がることとなるが、電源電圧端子ＶＤＤの電圧がＩＣの動作停止電圧値（例えば6.5Ｖ）以下になると後述の起動回路（スタート回路）５０が動作してスイッチＳ０をオンさせ、ＩＣが再起動することでスイッチング制御を再開してしまう。

そこで、本実施例では、ＣＳ端子監視回路４０がＣＳ端子オープンを検出するとドライバ３４の動作を停止させるとともに、ラッチ停止制御回路４２を動作させて、電源制御用ＩＣ１３をラッチ停止モードに移行させて、上記のような不合理な動作を回避するようにしている。
なお、上記ラッチ停止モードは、ＡＣ電源側のプラグをコンセントから引き抜くことで解除される。

さらに、本実施例の電源制御用ＩＣ１３には、電源電圧端子ＶＤＤの電圧に基づいて内部回路の動作に必要な内部電源電圧（例えば５Ｖ）を生成する内部電源回路が２個設けられている。内部電源回路は、シリーズレギュレータなどで構成される。また、フィードバック端子ＦＢや電流検出端子ＣＳに有意な電圧ＶFB，Ｖcsが発生していない電源投入時に、一次側巻線に過大な電流が流れないように徐々に一次側電流を増加させるようにフリップフロップ３３をリセットさせる信号を生成するソフトスタート回路を設けても良い。
図５には、上記起動回路５０の構成および２個の内部電源回路（レギュレータ）４３Ａ，４３Ｂが示されている。

図５に示すように、起動回路５０は、電源電圧端子ＶＤＤの電圧を常時監視していて例えば２１Ｖに達するとスイッチＳ０をオフさせるとともに第２の内部電源回路としての内部電源回路４３Ａに５Ｖのような内部電源電圧Ｖregを生成する動作を開始させるＶＤＤ動作開始回路５１と、ＶＤＤが例えば6.5Ｖまで下がるとスイッチＳ０をオンさせるとともに内部電源回路４３Ａが内部電源電圧Ｖregを生成する動作を停止させるＶＤＤ動作停止回路５２とを備える。
また、起動回路５０は、上記ＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２からの出力信号等に応じてスイッチＳ０をオン、オフさせるスタート制御信号ＳＴを生成するロジック回路５３と、該ロジック回路５３からのスタート制御信号ＳＴによってスイッチＳ０をオン、オフさせるスイッチ制御回路５４とを備える。この信号ＳＴがイネーブル信号ＥＮとして内部電源回路４３Ａに供給される。

なお、この実施例では、内部電源電圧Ｖregを生成する内部電源回路４３Ａを動作させたり停止させたりする上記イネーブル信号ＥＮは、ロジック部５３よりＡＮＤゲートＧ３を介して内部電源回路４３Ａに供給される。ＡＮＤゲートＧ３の他方の入力端子には、前記コンパレータ３６ｃの出力信号であるゲート停止信号ＧＳＣが入力されており、イネーブル信号ＥＮとゲート停止信号ＧＳＣが共に動作許可を示すハイレベルである場合に、内部電源回路４３Ａは動作しいずれか一方の信号がローレベルであると内部電源回路４３Ａは動作を停止する。なお、内部電源回路４３Ａにより生成された内部電源電圧Ｖregは、図２に示されている回路のうち起動回路５０を除く大部分の回路に供給される。

第１の内部電源回路としての内部電源回路４３Ｂは、外部からＩＣチップに電源電圧が供給されている間は常時動作状態にされる内部電源であり、内部電源回路４３Ｂにより生成された内部電源電圧は、起動回路５０を構成するＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２とロジック回路５３およびラッチ停止制御回路４２に供給され、内部電源回路４３Ａの動作が停止されても、これらの回路は動作できるように構成されている。
内部電源回路４３Ａの動作を停止させることで、起動回路５０またはラッチ停止制御回路４２が動作される間、他の内部回路の動作を停止させてＩＣの消費電力を低減することができる。本発明者が行なった試算では、本実施例の電源制御用ＩＣとほぼ同機能を有する従来の電源制御用ＩＣに比べて、待機時の消費電流を５０％低減でき、本実施例の電源制御用ＩＣを利用した電源装置の無負荷時消費電力は２０％低減できることが分かった。

また、スイッチＳ０は、デプレッション型ＭＯＳトランジスタで構成されている。そのため、電源投入時にはオン状態になっており、電源電圧端子ＶＤＤの電圧が２１Ｖに達した時点でオフされる。なお、スイッチＳ０をオフさせても、オンされている期間に電源電圧端子ＶＤＤに接続されているコンデンサＣ０が充電されるので、該コンデンサＣ０の電荷によって内部電源回路４３Ａは内部電源電圧Ｖregを生成し内部回路が動作を開始する。
電源装置が正常であれば、内部回路が動作を開始するとスイッチング制御が行なわれ、補助巻線から電源電圧端子ＶＤＤに対して電流の供給が行なわれることで内部回路が動作を継続する。一方、補助巻線から電源電圧端子ＶＤＤに対して電流が供給されないような異常（例えば補助巻線ショート）が発生している場合には、スイッチＳ０がオフされると電流を消費するため電源電圧端子ＶＤＤの電圧が低下し始め、6.5Ｖまで下がると起動回路５０によってスイッチＳ０がオンされて電源電圧端子ＶＤＤの電圧が上昇し、上記動作を繰り返すこととなる。

また、ＣＳ端子監視回路４０がＣＳ端子オープンを検出するゲート停止信号ＧＳ２を出力する。このゲート停止信号ＧＳ２は、ドライバ３４に供給されてその動作を停止させるとともに、前記ラッチ停止制御回路４２に供給され、ラッチ停止制御回路４２を動作させる。
さらに、起動回路５０の上記ロジック回路５３には、このラッチ停止制御回路４２からの制御信号ＬＣが入力されており、この制御信号ＬＣによってスタート制御信号ＳＴを変化させ、スイッチ制御回路５４を動作させてスイッチＳ０をオン、オフさせるように構成されている。これにより、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ〜１３Ｖのような電圧範囲に抑え込むように動作することとなる。

前述したように、ラッチ停止制御回路４２は電源電圧端子ＶＤＤの電圧と所定の電圧（１２Ｖ，１３Ｖ）とを比較して、スイッチＳ０をオン、オフさせて電源電圧端子ＶＤＤの電圧を例えば１２Ｖ〜１３Ｖのような電圧範囲に抑え込む機能を備えているので、ＣＳ端子監視回路４０がＣＳ端子オープンを検出した場合に、ラッチ停止制御回路４２を動作させることで、ロジック回路５３が上記ＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２からの出力によってスイッチＳ０をオン、オフさせる電源制御用ＩＣ１３のリスタート動作に優先して、ラッチ停止制御を実行することでリスタート動作を回避して電源装置の再起動を回避し、電源装置を停止し続けることが可能である。

上記のように、２つの内部電源回路４３Ａ，４３Ｂを設けたことにより、大幅に電源制御用ＩＣの消費電力を低減することができる。
さらに、図５に破線で示されている回路５２、５３、５４および４２は、内部電源回路が一つである場合には、電源電圧端子ＶＤＤの電圧を動作電圧とすることで内部電源回路の動作停止中においても動作できるようにするため、３０Ｖのような中耐圧の素子で構成する必要があるが、本実施例の電源制御用ＩＣでは内部電源回路４３Ａとは別に内部電源回路４３Ｂを設けたことで、回路５２、５３、５４および４２を６Ｖのような低耐圧の素子で構成することができる。

なお、ＶＤＤ動作開始回路５１および内部電源回路（レギュレータ）４３Ａ，４３Ｂは、電源電圧端子ＶＤＤの電圧で直接動作されるため、中耐圧の素子で構成される。一方、スイッチＳ０を構成するデプレッション型ＭＯＳトランジスタは、７００Ｖのような高耐圧の素子である。
低耐圧の素子は中耐圧の素子に比べて素子のサイズが小さいため、上記のように、３０Ｖのような中耐圧の素子で構成する必要がある回路５２、５３および４２を、６Ｖのような低耐圧の素子で構成できるようにすることで、回路の専有面積を大幅に低減することができる。その結果、内部電源回路を２つ設けることで増加するチップサイズの増加分を考慮してもトータルのチップサイズを低減することができる。
本発明者が行なった試算では、回路５２、５３および４２を中耐圧の素子で構成した場合に比べて、これらの回路を低耐圧の素子で構成することでチップサイズを２０％低減できることが分かった。

図６には、図５の起動回路５０、ラッチ停止制御回路４２およびＣＳ端子監視回路４０の具体的な実施例が示されている。
図６に示すように、起動回路５０を構成するＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、２１Ｖと6.5Ｖの比較参照電圧Ｖref1，Ｖref2がそれぞれ印加されたコンパレータＣＭＰ１，ＣＭＰ２により構成することができる。
また、ラッチ停止制御回路４２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、１３Ｖと１２Ｖの比較参照電圧Ｖref3，Ｖref4がそれぞれ印加されたコンパレータＣＭＰ３，ＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力が、セット端子とリセット端子にそれぞれ入力されるＲＳフリップフロップＦＦ１とにより構成することができる。

ＣＳ端子監視回路４０は、内部電源電圧Ｖregを供給する電源ラインと電流検出端子ＣＳとの間に接続されたプルアップ抵抗Ｒｐ２と、電流検出端子ＣＳに非反転入力端子が接続され反転入力端子に検出電圧Ｖref0（例えば2.5Ｖ）が印加されたコンパレータＣＭＰ０とから構成されており、電流検出端子ＣＳにオープン異常が発生するとコンパレータＣＭＰ０の出力がハイレベルに変化して、トライバ３４の動作を停止させるゲート信号ＧＳ２を出力する。また、このゲート信号ＧＳ２はロジック回路５３のＮＯＲゲートＧ６に供給され、上記ラッチ停止制御回路４２の出力を有効化する。すなわち、ゲート信号ＧＳ２によりラッチ停止制御回路４２を動作させるのと同等である。なお、ＣＳ端子監視回路６１のプルアップ抵抗Ｒｐ２は、定電流源で置き換えても良い。

ロジック回路５３は、上記ＶＤＤ動作開始回路５１及びＶＤＤ動作停止回路５２を構成するコンパレータＣＭＰ１，ＣＭＰ２の出力がセット端子とリセット端子にそれぞれ入力されるＲＳフリップフロップＦＦ２と、該フリップフロップＦＦ２の出力と上記ＣＳ端子監視回路４０の出力ＧＳ２とを入力とするＮＯＲゲートＧ５と、ＣＳ端子監視回路４０の出力ＧＳ２と上記ラッチ停止制御回路４２を構成するフリップフロップＦＦ１の出力とを入力とするＮＯＲゲートＧ６と、該ＮＯＲゲートＧ６の出力と上記ＮＯＲゲートＧ５の出力とを入力とするＮＯＲゲートＧ７とから構成されている。そして、このＮＯＲゲートＧ７の出力信号ＳＴが、上記スイッチ制御回路５４のＭＯＳトランジスタＱ１のゲート端子に印加されるとともに内部電源回路（内部電源２）４３Ａにイネーブル信号ＥＮとして供給されている。

スイッチ制御回路５４は、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に設けられた高耐圧のデプレッション型のＭＯＳトランジスタからなる電源供給用のスイッチＳ０と、該電源電圧端子ＶＤＤと接地点との間に直列に接続された抵抗Ｒ７，Ｒ８およびエンハンスメント型のＭＯＳトランジスタＱ１と、該トランジスタＱ１と並列に設けられたクランプ用のダイオードＤ３とから構成されており、抵抗Ｒ７，Ｒ８の接続ノードにスイッチＳ０の制御端子としてのゲート端子が接続されている。

また、ＭＯＳトランジスタＱ１のゲート端子に上記ロジック回路５３の最終段のレベルシフト回路ＬＳＦの出力ＳＴが印加されており、Ｑ１をオンさせることで、デプレッション型のＭＯＳトランジスタであるスイッチＳ０のゲート端子に、ソース電圧に対して負の電圧を印加して、チャンネルを非導通状態（ドレイン電流が流れない状態）にさせることができるように構成されている。そして、スイッチＳ０がオフされると内部電源回路４３Ａが動作状態にされ、内部電源電圧を生成する。一方、Ｑ１がオフされるとＳ０がオン状態になるとともに、内部電源回路４３Ａの動作が停止されるようになっている。なお、スイッチＳ０がオンされると、高圧入力起動端子ＨＶから電流が供給されることでＶＤＤ端子に接続されている外付けコンデンサＣ０が充電され、電源電圧端子ＶＤＤの電圧が上昇し、２１Ｖに達するとコンパレータＣＭＰ１の出力がハイレベルに変化してトランジスタＱ１がオンされ、スイッチＳ０がオフされる。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、ＣＳ端子監視回路４０を設けて、ＣＳ端子オープンの検出でラッチ停止制御を行うようにしているが、ＣＳ端子オープンの検出の機能は省略し、外部からの信号あるいは電圧の入力でラッチ停止制御を行えるようにしてもよい。

また、前記実施形態では、トランスの一次側巻線に間歇的に電流を流すスイッチングトランジスタＳＷを、電源制御用ＩＣ１３とは別個の素子としているが、このスイッチングトランジスタＳＷを電源制御用ＩＣ１３に取り込んで、１つの半導体集積回路として構成してもよい。
さらに、前記実施形態では、本発明をフライバック方式のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型や疑似共振型のＡＣ−ＤＣコンバータさらには一次側で取得した情報のみで二次側の出力電圧の制御を行ういわゆる Primary Side Regulation (以下ＰＳＲ)方式のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。

１１ ラインフィルタ
１２ ダイオード・ブリッジ回路（整流回路）
１３ 電源制御回路（電源制御用ＩＣ）
１４ 二次側検出回路（検出用ＩＣ）
１５ａ フォトカプラの発光側ダイオード
１５ｂ フォトカプラの受光側トランジスタ
３１ 発振回路
３２ クロック生成回路
３４ ドライバ（駆動回路）
３５ アンプ（非反転増幅回路）
３６ａ 過電流検出用コンパレータ（過電流検出回路）
３６ｂ 電圧／電流制御用コンパレータ（電圧／電流制御回路）
３６ｃ フィードバック電圧監視用コンパレータ（フィードバック電圧監視回路）
３７ 波形生成回路
３８ 周波数制御回路
３９ デューティ制限回路
４０ ＣＳ端子監視回路
４２ ラッチ停止制御回路（状態制御回路）
４３Ａ，４３Ｂ レギュレータ（内部電源回路）
５０ 起動回路

Claims (4)

1. 電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号に応じた電圧がフィードバック電圧として入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
   前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
   ＡＣ入力の交流電圧またはダイオード・ブリッジ回路で整流された後の直流電圧が入力される高圧入力起動端子と、
   前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
   前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
   前記電源端子の電圧を監視し該電圧が所定の第１電圧範囲に入るように前記スイッチ手段をオン、オフ制御する電源電圧制御回路と、
   前記電源端子の電圧に基づいて内部回路の動作に必要な電源電圧を生成する第１と第２の内部電源回路と、
   前記フィードバック電圧が所定の電位以下になった場合に前記オン、オフ制御信号生成回路によるオン、オフ制御信号の生成を停止させる停止制御信号を出力するフィードバック電圧監視回路と、
   前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧範囲よりも狭い第２電圧範囲に入るように制御する状態制御回路と、
   前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
   前記電流検出端子の状態を監視して異常状態を検出する電流検出端子監視回路と、
   を備え、前記内部電源回路のうち第１の内部電源回路は常に動作状態にされるとともに、第２の内部電源回路は前記フィードバック電圧監視回路から出力される前記停止制御信号に応じて動作が停止可能にされ、前記オン、オフ制御信号の生成に関係する内部回路には前記第２の内部電源回路により生成される電源電圧が供給され、少なくとも前記電源電圧制御回路には前記第１の内部電源回路により生成される電源電圧が供給され、
   前記電流検出端子監視回路が前記電流検出端子の異常を検出すると、前記電流検出端子監視回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成され、該状態制御回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成されていることを特徴とする電源制御用半導体装置。
2. 電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号に応じた電圧がフィードバック電圧として入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
   前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
   ＡＣ入力の交流電圧またはダイオード・ブリッジ回路で整流された後の直流電圧が入力される高圧入力起動端子と、
   前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
   前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
   前記電源端子の電圧を監視し該電圧が所定の第１電圧範囲に入るように前記スイッチ手段をオン、オフ制御する電源電圧制御回路と、
   前記電源端子の電圧に基づいて内部回路の動作に必要な電源電圧を生成する第１と第２の内部電源回路と、
   前記フィードバック電圧が所定の電位以下になった場合に前記オン、オフ制御信号生成回路によるオン、オフ制御信号の生成を停止させる停止制御信号を出力するフィードバック電圧監視回路と、
   を備え、前記内部電源回路のうち第１の内部電源回路は常に動作状態にされるとともに、第２の内部電源回路は前記フィードバック電圧監視回路から出力される前記停止制御信号に応じて動作が停止可能にされ、前記オン、オフ制御信号の生成に関係する内部回路には前記第２の内部電源回路により生成される電源電圧が供給され、少なくとも前記電源電圧制御回路には前記第１の内部電源回路により生成される電源電圧が供給され、
   前記電源電圧制御回路は、
   前記電源端子の電圧が所定の第１電位よりも高くなると、前記スイッチ手段をオフさせるとともに前記第２の内部電源回路の動作を開始させるタイミングを示す信号を生成する動作開始回路と、
   前記電源端子の電圧が、前記第１電位より低い所定の第２電位よりも低くなると、前記スイッチ手段をオンさせるとともに前記第２の内部電源回路の動作を停止させるタイミングを示す信号を生成する動作停止回路と、
   を備え、前記動作開始回路には前記電源端子の電圧が動作電圧として供給され、前記動作停止回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成されていることを特徴とする電源制御用半導体装置。
3. 前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧範囲よりも狭い第２電圧範囲に入るように制御する状態制御回路と、
   前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
   前記電流検出端子の状態を監視して異常状態を検出する電流検出端子監視回路と、
   を備え、前記電流検出端子監視回路が前記電流検出端子の異常を検出すると、前記電流検出端子監視回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成され、該状態制御回路には前記第１の内部電源回路により生成される電源電圧が供給されるように構成されていることを特徴とする請求項２に記載の電源制御用半導体装置。
4. 前記動作停止回路および前記状態制御回路は第１の耐圧を有する素子により構成され、
   前記第１と第２の内部電源回路および前記動作開始回路は、前記第１の耐圧よりも高い第２の耐圧を有する素子により構成されていることを特徴とする請求項３に記載の電源制御用半導体装置。

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