JP2002041187A - Ｕｓｂ装置 - Google Patents
Ｕｓｂ装置Info
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- JP2002041187A JP2002041187A JP2000224770A JP2000224770A JP2002041187A JP 2002041187 A JP2002041187 A JP 2002041187A JP 2000224770 A JP2000224770 A JP 2000224770A JP 2000224770 A JP2000224770 A JP 2000224770A JP 2002041187 A JP2002041187 A JP 2002041187A
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- JP
- Japan
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- circuit
- reference voltage
- side switch
- usb device
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Abstract
(57)【要約】
【課題】 従来のＵＳＢハイサイドスイッチ回路には自
身を構成する回路部の基準電圧を生成する手段が一つし
かない上、ノイズを含む供給電源から前記基準電圧を生
成するため、アナログ回路部の動作特性が劣化してしま
う問題がある。 【解決手段】 本発明に係るハイサイドスイッチ回路１
２０は、入力電圧から所定の基準電圧を生成する第１基
準電圧回路部１２１と、出力電圧から所定の基準電圧を
生成する第２基準電圧回路部１２７とを有し、両基準電
圧回路部で生成した各基準電圧を各回路部毎に使い分け
て供給する構成である。
身を構成する回路部の基準電圧を生成する手段が一つし
かない上、ノイズを含む供給電源から前記基準電圧を生
成するため、アナログ回路部の動作特性が劣化してしま
う問題がある。 【解決手段】 本発明に係るハイサイドスイッチ回路１
２０は、入力電圧から所定の基準電圧を生成する第１基
準電圧回路部１２１と、出力電圧から所定の基準電圧を
生成する第２基準電圧回路部１２７とを有し、両基準電
圧回路部で生成した各基準電圧を各回路部毎に使い分け
て供給する構成である。
Description
【０００１】
【発明の属する技術分野】本発明はインターフェースバ
スとしてＵＳＢ（Universal Serial Bus）を備えたＵＳ
Ｂ対応の装置に関するものであり、特に、装置外部から
前記ＵＳＢを介して供給される電源電流の大きさを制限
して装置内部に送出するためのハイサイドスイッチ回路
を有するものに関する。
スとしてＵＳＢ（Universal Serial Bus）を備えたＵＳ
Ｂ対応の装置に関するものであり、特に、装置外部から
前記ＵＳＢを介して供給される電源電流の大きさを制限
して装置内部に送出するためのハイサイドスイッチ回路
を有するものに関する。
【０００２】
【従来の技術】近年、パソコン等のホストコンピュータ
と周辺機器（フロッピー（登録商標）ディスクドライブ
装置、プリンタ、スキャナ等）とを接続するインターフ
ェースバスとしてＵＳＢが登場し、注目を浴びている。
このＵＳＢを備えた周辺機器（以下、ＵＳＢ装置と呼
ぶ）では、従来別々に設けられていたインターフェース
を共通化することができる。
と周辺機器（フロッピー（登録商標）ディスクドライブ
装置、プリンタ、スキャナ等）とを接続するインターフ
ェースバスとしてＵＳＢが登場し、注目を浴びている。
このＵＳＢを備えた周辺機器（以下、ＵＳＢ装置と呼
ぶ）では、従来別々に設けられていたインターフェース
を共通化することができる。
【０００３】図３は従来のＵＳＢ装置を含むコンピュー
タシステムの概略構成を示すブロック図である。本図に
示すように、ＵＳＢ装置１００’はＵＳＢケーブル１５
０を介してパソコン等のホストコンピュータ２００に接
続される。このＵＳＢケーブル１５０にはＵＳＢ装置１
００’とホストコンピュータ２００との信号伝達を行う
信号線１５１と、ホストコンピュータ２００からＵＳＢ
装置１００’に対して電源供給を行う電源供給線１５２
とが割り当てられている。
タシステムの概略構成を示すブロック図である。本図に
示すように、ＵＳＢ装置１００’はＵＳＢケーブル１５
０を介してパソコン等のホストコンピュータ２００に接
続される。このＵＳＢケーブル１５０にはＵＳＢ装置１
００’とホストコンピュータ２００との信号伝達を行う
信号線１５１と、ホストコンピュータ２００からＵＳＢ
装置１００’に対して電源供給を行う電源供給線１５２
とが割り当てられている。
【０００４】ＵＳＢ装置１００’に導入された信号線１
５１は内部回路１１０に接続されており、ＵＳＢ装置１
００’とホストコンピュータ２００との間で信号のやり
取りが行われる。一方、電源供給線１５２は内部回路１
１０に直接接続されるのではなく、ハイサイドスイッチ
回路１３０を介して内部回路１１０に接続されている。
５１は内部回路１１０に接続されており、ＵＳＢ装置１
００’とホストコンピュータ２００との間で信号のやり
取りが行われる。一方、電源供給線１５２は内部回路１
１０に直接接続されるのではなく、ハイサイドスイッチ
回路１３０を介して内部回路１１０に接続されている。
【０００５】ハイサイドスイッチ回路１３０は、ホスト
コンピュータ２００から供給される電源電流の大きさを
所定レベルに制限するカレントリミッタである。図４は
ハイサイドスイッチ回路１３０の概略構成を示すブロッ
ク図である。本図に示すように、ハイサイドスイッチ回
路１３０は基準電圧回路部１３１、カレントリミット回
路部１３２、サーマルシャットダウン回路部１３３、ゲ
ートコントロール回路部１３４、発振回路部１３５、及
びチャージポンプ回路部１３６を有している。
コンピュータ２００から供給される電源電流の大きさを
所定レベルに制限するカレントリミッタである。図４は
ハイサイドスイッチ回路１３０の概略構成を示すブロッ
ク図である。本図に示すように、ハイサイドスイッチ回
路１３０は基準電圧回路部１３１、カレントリミット回
路部１３２、サーマルシャットダウン回路部１３３、ゲ
ートコントロール回路部１３４、発振回路部１３５、及
びチャージポンプ回路部１３６を有している。
【０００６】また、電源供給線１５２から電源供給を受
ける入力端子Ｔinには抵抗Ｒ２の一端が接続されてい
る。抵抗Ｒ２の他端はＮチャネル型ＭＯＳトランジスタ
であるパワートランジスタＱ２のドレイン（Ｄ）に接続
されている。パワートランジスタＱ２のソース（Ｓ）は
内部回路１１０に電源供給を行う出力端子Ｔoutに接続
されるとともに、ノイズ成分（交流成分）を除去するた
めのバイパスコンデンサＣ２を介してグランドに接続さ
れている。また、パワートランジスタＱ２のゲート
（Ｇ）はゲートコントロール回路部１３４に接続されて
いる。
ける入力端子Ｔinには抵抗Ｒ２の一端が接続されてい
る。抵抗Ｒ２の他端はＮチャネル型ＭＯＳトランジスタ
であるパワートランジスタＱ２のドレイン（Ｄ）に接続
されている。パワートランジスタＱ２のソース（Ｓ）は
内部回路１１０に電源供給を行う出力端子Ｔoutに接続
されるとともに、ノイズ成分（交流成分）を除去するた
めのバイパスコンデンサＣ２を介してグランドに接続さ
れている。また、パワートランジスタＱ２のゲート
（Ｇ）はゲートコントロール回路部１３４に接続されて
いる。
【０００７】上記構成のハイサイドスイッチ回路１３０
の動作について説明する。基準電圧回路部１３１は入力
端子Ｔinに接続されており、ホストコンピュータ２００
から供給される電源電圧（例えば５Ｖ）を元にして、ハ
イサイドスイッチ回路１３０を構成する各回路部の駆動
電圧となる基準電圧（例えば１．２Ｖ）を生成する。サ
ーマルシャットダウン回路部１３３やゲートコントロー
ル回路部１３４はこの基準電圧によって動作する。ま
た、基準電圧回路部１３１は前記基準電圧を分圧するこ
とで、カレントリミット回路部１３２で用いる参照電圧
（例えば０．１Ｖ）の生成も行っている。
の動作について説明する。基準電圧回路部１３１は入力
端子Ｔinに接続されており、ホストコンピュータ２００
から供給される電源電圧（例えば５Ｖ）を元にして、ハ
イサイドスイッチ回路１３０を構成する各回路部の駆動
電圧となる基準電圧（例えば１．２Ｖ）を生成する。サ
ーマルシャットダウン回路部１３３やゲートコントロー
ル回路部１３４はこの基準電圧によって動作する。ま
た、基準電圧回路部１３１は前記基準電圧を分圧するこ
とで、カレントリミット回路部１３２で用いる参照電圧
（例えば０．１Ｖ）の生成も行っている。
【０００８】カレントリミット回路部１３２は前記参照
電圧と抵抗Ｒ２の両端電圧とを比較し、その比較結果を
ゲートコントロール回路部１３４に送出する。ゲートコ
ントロール回路部１３４はカレントリミット回路部１３
２から得られる前記比較結果に基づいて、パワートラン
ジスタＱ２のゲート電圧を制御する。このようなフィー
ドバック制御によって抵抗Ｒ２の両端電圧の大きさをコ
ントロールすることにより、出力端子Ｔoutに流れる電
源電流にリミットをかけることができる。
電圧と抵抗Ｒ２の両端電圧とを比較し、その比較結果を
ゲートコントロール回路部１３４に送出する。ゲートコ
ントロール回路部１３４はカレントリミット回路部１３
２から得られる前記比較結果に基づいて、パワートラン
ジスタＱ２のゲート電圧を制御する。このようなフィー
ドバック制御によって抵抗Ｒ２の両端電圧の大きさをコ
ントロールすることにより、出力端子Ｔoutに流れる電
源電流にリミットをかけることができる。
【０００９】なお、サーマルシャットダウン回路部１３
３は入力端子Ｔinと出力端子Ｔoutとがショートした時
などに生じる異常発熱を検知し、ゲートコントロール回
路１３４を制御して内部回路１１０への電源供給を遮断
する機能を有するアナログ回路部である。このような安
全機構を設けることにより、内部回路１１０の破壊や発
火を防止することができる。
３は入力端子Ｔinと出力端子Ｔoutとがショートした時
などに生じる異常発熱を検知し、ゲートコントロール回
路１３４を制御して内部回路１１０への電源供給を遮断
する機能を有するアナログ回路部である。このような安
全機構を設けることにより、内部回路１１０の破壊や発
火を防止することができる。
【００１０】また、チャージポンプ回路部１３６は発振
回路部１３５を用いてパワートランジスタＱ２のゲート
（Ｇ）に印加されるゲート電圧を昇圧する機能を有して
いる。このような昇圧機構を設けることにより、パワー
トランジスタＱ２のオン抵抗を下げることができる。よ
って、パワートランジスタＱ２で消費される電力を抑制
し、ハイサイドスイッチ回路１３０の省電力化に貢献す
ることができる。
回路部１３５を用いてパワートランジスタＱ２のゲート
（Ｇ）に印加されるゲート電圧を昇圧する機能を有して
いる。このような昇圧機構を設けることにより、パワー
トランジスタＱ２のオン抵抗を下げることができる。よ
って、パワートランジスタＱ２で消費される電力を抑制
し、ハイサイドスイッチ回路１３０の省電力化に貢献す
ることができる。
【００１１】上記構成のハイサイドスイッチ回路１３０
では出力端子Ｔoutに流れる電源電流にリミットをかけ
ることで、ＵＳＢ装置１００’とホストコンピュータ２
００とをプラグ接続する際に生じる電流の立ち上がりを
ソフトにすることができ、突入電流に伴うノイズの発生
を抑制することができる。加えて、バイパスコンデンサ
Ｃ２によるノイズの除去が為されているので、ＵＳＢ装
置１００’に供給される電源電流にノイズが重畳したと
しても、そのノイズによる悪影響が内部回路１１０にま
で及ばないようにすることができる。
では出力端子Ｔoutに流れる電源電流にリミットをかけ
ることで、ＵＳＢ装置１００’とホストコンピュータ２
００とをプラグ接続する際に生じる電流の立ち上がりを
ソフトにすることができ、突入電流に伴うノイズの発生
を抑制することができる。加えて、バイパスコンデンサ
Ｃ２によるノイズの除去が為されているので、ＵＳＢ装
置１００’に供給される電源電流にノイズが重畳したと
しても、そのノイズによる悪影響が内部回路１１０にま
で及ばないようにすることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成から成る従来のハイサイドスイッチ回路１３０には、
自身を構成する各回路部１３１〜１３６の駆動用基準電
圧を生成する手段が基準電圧回路部１３１しか設けられ
ていない。前述の通り、基準電圧回路部１３１は入力端
子Ｔinに接続されており、ホストコンピュータ２００か
らの供給電源を元に前記基準電圧を生成する。しかし、
前記供給電源の供給路であるＵＳＢケーブル１５０は引
き回して使用されるものであり、またコンデンサによる
ノイズ除去も行われていない。そのため、前記供給電源
はノイズ成分を含んだ状態のままＵＳＢ装置１００’に
供給される。従って、前記供給電源から生成される前記
基準電圧もノイズ成分を含む電圧となってしまう。
成から成る従来のハイサイドスイッチ回路１３０には、
自身を構成する各回路部１３１〜１３６の駆動用基準電
圧を生成する手段が基準電圧回路部１３１しか設けられ
ていない。前述の通り、基準電圧回路部１３１は入力端
子Ｔinに接続されており、ホストコンピュータ２００か
らの供給電源を元に前記基準電圧を生成する。しかし、
前記供給電源の供給路であるＵＳＢケーブル１５０は引
き回して使用されるものであり、またコンデンサによる
ノイズ除去も行われていない。そのため、前記供給電源
はノイズ成分を含んだ状態のままＵＳＢ装置１００’に
供給される。従って、前記供給電源から生成される前記
基準電圧もノイズ成分を含む電圧となってしまう。
【００１３】前記基準電圧が少々ノイズを含むものであ
っても、カレントリミット回路部１３２やゲートコント
ロール回路部１３４におけるフィードバック制御は問題
なく行うことができる。しかし、サーマルシャットダウ
ン回路部１３３等のアナログ特性を必要とする回路部で
は、前記基準電圧にノイズ成分が乗ったときに動作特性
が劣化してしまうといった問題を有している。
っても、カレントリミット回路部１３２やゲートコント
ロール回路部１３４におけるフィードバック制御は問題
なく行うことができる。しかし、サーマルシャットダウ
ン回路部１３３等のアナログ特性を必要とする回路部で
は、前記基準電圧にノイズ成分が乗ったときに動作特性
が劣化してしまうといった問題を有している。
【００１４】また、例えば入力端子Ｔinがグランドにシ
ョートして前記供給電源に異常をきたした場合、従来構
成のハイサイドスイッチ回路１３０ではサーマルシャッ
トダウン回路部１３３等が正常に機能できなくなり、Ｕ
ＳＢ装置１００’の致命的なトラブルに発展する恐れが
ある。
ョートして前記供給電源に異常をきたした場合、従来構
成のハイサイドスイッチ回路１３０ではサーマルシャッ
トダウン回路部１３３等が正常に機能できなくなり、Ｕ
ＳＢ装置１００’の致命的なトラブルに発展する恐れが
ある。
【００１５】本発明は上記の問題点に鑑み、供給電源の
ノイズに対して安定したアナログ特性を有するハイサイ
ドスイッチ回路を備えたＵＳＢ装置を提供することを目
的とする。また、装置外部から得られる供給電源の異常
に対してフェイルセーフに則した制御を行うことができ
るＵＳＢ装置を提供することを目的としている。
ノイズに対して安定したアナログ特性を有するハイサイ
ドスイッチ回路を備えたＵＳＢ装置を提供することを目
的とする。また、装置外部から得られる供給電源の異常
に対してフェイルセーフに則した制御を行うことができ
るＵＳＢ装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＵＳＢ装置においては、インターフェ
ースバスとしてＵＳＢ（Universal Serial Bus）を備え
るとともに、装置外部から前記ＵＳＢを介して供給され
る電源電流の大きさを制限して装置内部に送出するため
のハイサイドスイッチ回路を備えたＵＳＢ装置におい
て、前記ハイサイドスイッチ回路の入力側に接続され、
前記ハイサイドスイッチ回路への入力電圧から所定の基
準電圧を生成する第１基準電圧回路部と、前記ハイサイ
ドスイッチ回路の出力側に接続され、前記ハイサイドス
イッチ回路の出力電圧から所定の基準電圧を生成する第
２基準電圧回路部とを設け、第１及び第２基準電圧回路
部で生成した各基準電圧を、前記ＵＳＢ装置を構成する
各回路部毎に使い分けて供給することを特徴としてい
る。
に、本発明に係るＵＳＢ装置においては、インターフェ
ースバスとしてＵＳＢ（Universal Serial Bus）を備え
るとともに、装置外部から前記ＵＳＢを介して供給され
る電源電流の大きさを制限して装置内部に送出するため
のハイサイドスイッチ回路を備えたＵＳＢ装置におい
て、前記ハイサイドスイッチ回路の入力側に接続され、
前記ハイサイドスイッチ回路への入力電圧から所定の基
準電圧を生成する第１基準電圧回路部と、前記ハイサイ
ドスイッチ回路の出力側に接続され、前記ハイサイドス
イッチ回路の出力電圧から所定の基準電圧を生成する第
２基準電圧回路部とを設け、第１及び第２基準電圧回路
部で生成した各基準電圧を、前記ＵＳＢ装置を構成する
各回路部毎に使い分けて供給することを特徴としてい
る。
【００１７】また、前記ＵＳＢ装置においては、装置外
部から電源が供給されると必ず動作しなければならない
回路部には第１基準電圧回路部で生成した基準電圧を供
給し、アナログ特性を必要とする回路部には第２基準電
圧回路部で生成した基準電圧を供給する構成にするとよ
い。
部から電源が供給されると必ず動作しなければならない
回路部には第１基準電圧回路部で生成した基準電圧を供
給し、アナログ特性を必要とする回路部には第２基準電
圧回路部で生成した基準電圧を供給する構成にするとよ
い。
【００１８】さらに、前記ＵＳＢ装置においては、前記
ハイサイドスイッチ回路から出力される出力電圧の大き
さを検出する出力電圧検出手段を設け、第２基準電圧回
路部で生成した基準電圧が供給される回路部の一部もし
くは全部を、前記出力電圧検出手段の出力信号によって
制御する構成にするとよい。
ハイサイドスイッチ回路から出力される出力電圧の大き
さを検出する出力電圧検出手段を設け、第２基準電圧回
路部で生成した基準電圧が供給される回路部の一部もし
くは全部を、前記出力電圧検出手段の出力信号によって
制御する構成にするとよい。
【００１９】また、前記ＵＳＢ装置においては、第２基
準電圧回路部で生成した基準電圧が供給される回路部と
して、前記ＵＳＢ装置を構成する内部回路の一部もしく
は全部を内蔵した構成にするとよい。
準電圧回路部で生成した基準電圧が供給される回路部と
して、前記ＵＳＢ装置を構成する内部回路の一部もしく
は全部を内蔵した構成にするとよい。
【００２０】
【発明の実施の形態】図１は本発明に係るＵＳＢ装置を
含むコンピュータシステムの概略構成を示すブロック図
である。本図に示すように、本発明に係るＵＳＢ装置１
００は前出の図３に示した従来のＵＳＢ装置１００’と
同様の構成から成っており、ハイサイドスイッチ回路１
２０の内部構成に特徴を有するものである。そこで、ハ
イサイドスイッチ１２０以外の各回路については、図３
と同様の符号を付すことで構成及び動作の説明を省略
し、以下ではハイサイドスイッチ１２０の内部構成につ
いて重点的に説明を行うことにする。
含むコンピュータシステムの概略構成を示すブロック図
である。本図に示すように、本発明に係るＵＳＢ装置１
００は前出の図３に示した従来のＵＳＢ装置１００’と
同様の構成から成っており、ハイサイドスイッチ回路１
２０の内部構成に特徴を有するものである。そこで、ハ
イサイドスイッチ１２０以外の各回路については、図３
と同様の符号を付すことで構成及び動作の説明を省略
し、以下ではハイサイドスイッチ１２０の内部構成につ
いて重点的に説明を行うことにする。
【００２１】ハイサイドスイッチ回路１２０は、ホスト
コンピュータ２００から供給される電源電流の大きさを
所定レベルに制限するカレントリミッタである。図２は
ハイサイドスイッチ回路１２０の一実施形態を示すブロ
ック図である。本実施形態のるハイサイドスイッチ回路
１２０は第１基準電圧回路部１２１、カレントリミット
回路部１２２、サーマルシャットダウン回路部１２３、
ゲートコントロール回路部１２４、発振回路部１２５、
チャージポンプ回路部１２６に加えて、第２基準電圧回
路部１２７及び出力電圧検出回路部１２８を有してい
る。
コンピュータ２００から供給される電源電流の大きさを
所定レベルに制限するカレントリミッタである。図２は
ハイサイドスイッチ回路１２０の一実施形態を示すブロ
ック図である。本実施形態のるハイサイドスイッチ回路
１２０は第１基準電圧回路部１２１、カレントリミット
回路部１２２、サーマルシャットダウン回路部１２３、
ゲートコントロール回路部１２４、発振回路部１２５、
チャージポンプ回路部１２６に加えて、第２基準電圧回
路部１２７及び出力電圧検出回路部１２８を有してい
る。
【００２２】なお、本実施形態のハイサイドスイッチ回
路１２０は、従来ハイサイドスイッチ回路の外部に設け
られていたアナログ回路（例えば内部回路１１０）の一
部もしくは全部を、その他回路部１２９として自身に内
蔵した構成である。
路１２０は、従来ハイサイドスイッチ回路の外部に設け
られていたアナログ回路（例えば内部回路１１０）の一
部もしくは全部を、その他回路部１２９として自身に内
蔵した構成である。
【００２３】また、電源供給線１５２から電源供給を受
ける入力端子Ｔinには抵抗Ｒ１の一端が接続されてい
る。抵抗Ｒ１の他端はＮチャネル型ＭＯＳトランジスタ
であるパワートランジスタＱ１のドレイン（Ｄ）に接続
されている。パワートランジスタＱ１のソース（Ｓ）は
内部回路１１０に電源供給を行う出力端子Ｔout、第２
基準電圧回路部１２７、及び出力電圧検出回路部１２８
にそれぞれ接続されており、さらにノイズ成分（交流成
分）を除去するためのバイパスコンデンサＣ１を介して
グランドにも接続されている。パワートランジスタＱ１
のゲート（Ｇ）はゲートコントロール回路部１２４に接
続されている。
ける入力端子Ｔinには抵抗Ｒ１の一端が接続されてい
る。抵抗Ｒ１の他端はＮチャネル型ＭＯＳトランジスタ
であるパワートランジスタＱ１のドレイン（Ｄ）に接続
されている。パワートランジスタＱ１のソース（Ｓ）は
内部回路１１０に電源供給を行う出力端子Ｔout、第２
基準電圧回路部１２７、及び出力電圧検出回路部１２８
にそれぞれ接続されており、さらにノイズ成分（交流成
分）を除去するためのバイパスコンデンサＣ１を介して
グランドにも接続されている。パワートランジスタＱ１
のゲート（Ｇ）はゲートコントロール回路部１２４に接
続されている。
【００２４】上記構成のハイサイドスイッチ回路１２０
の動作について説明する。第１基準電圧回路部１２１は
入力端子Ｔinに接続されており、ホストコンピュータ２
００から供給される電源電圧（例えば５Ｖ）を元にし
て、ハイサイドスイッチ回路１２０を構成する各回路部
の駆動電圧となる第１基準電圧（例えば１．２Ｖ）を生
成する。この第１基準電圧は装置外部から電源が供給さ
れると必ず動作しなければならない回路部、例えばゲー
トコントロール回路部１２４に供給される。また、第１
基準電圧回路部１２１は第１基準電圧を分圧すること
で、カレントリミット回路部１２２で用いる参照電圧
（例えば０．１Ｖ）の生成も行っている。
の動作について説明する。第１基準電圧回路部１２１は
入力端子Ｔinに接続されており、ホストコンピュータ２
００から供給される電源電圧（例えば５Ｖ）を元にし
て、ハイサイドスイッチ回路１２０を構成する各回路部
の駆動電圧となる第１基準電圧（例えば１．２Ｖ）を生
成する。この第１基準電圧は装置外部から電源が供給さ
れると必ず動作しなければならない回路部、例えばゲー
トコントロール回路部１２４に供給される。また、第１
基準電圧回路部１２１は第１基準電圧を分圧すること
で、カレントリミット回路部１２２で用いる参照電圧
（例えば０．１Ｖ）の生成も行っている。
【００２５】カレントリミット回路部１２２は前記参照
電圧と抵抗Ｒ１の両端電圧とを比較し、その比較結果を
ゲートコントロール回路部１２４に送出する。ゲートコ
ントロール回路部１２４はカレントリミット回路部１２
２から得られる前記比較結果に基づいて、パワートラン
ジスタＱ１のゲート電圧を制御する。このようなフィー
ドバック制御によって抵抗Ｒ１の両端電圧の大きさをコ
ントロールすることにより、出力端子Ｔoutに流れる電
源電流にリミットをかけることができる。
電圧と抵抗Ｒ１の両端電圧とを比較し、その比較結果を
ゲートコントロール回路部１２４に送出する。ゲートコ
ントロール回路部１２４はカレントリミット回路部１２
２から得られる前記比較結果に基づいて、パワートラン
ジスタＱ１のゲート電圧を制御する。このようなフィー
ドバック制御によって抵抗Ｒ１の両端電圧の大きさをコ
ントロールすることにより、出力端子Ｔoutに流れる電
源電流にリミットをかけることができる。
【００２６】なお、サーマルシャットダウン回路部１２
３は入力端子Ｔinと出力端子Ｔoutとがショートした時
などに生じる異常発熱を検知し、ゲートコントロール回
路１２４を制御して内部回路１１０への電源供給を遮断
する機能を有するアナログ回路部である。このような安
全機構を設けることにより、内部回路１１０の破壊や発
火を防止することができる。
３は入力端子Ｔinと出力端子Ｔoutとがショートした時
などに生じる異常発熱を検知し、ゲートコントロール回
路１２４を制御して内部回路１１０への電源供給を遮断
する機能を有するアナログ回路部である。このような安
全機構を設けることにより、内部回路１１０の破壊や発
火を防止することができる。
【００２７】また、チャージポンプ回路部１２６は発振
回路部１２５を用いてパワートランジスタＱ１のゲート
（Ｇ）に印加されるゲート電圧を昇圧する機能を有して
いる。このような昇圧機構を設けることにより、パワー
トランジスタＱ１のオン抵抗を下げることができる。よ
って、パワートランジスタＱ１で消費される電力を抑制
し、ハイサイドスイッチ回路１２０の省電力化に貢献す
ることができる。
回路部１２５を用いてパワートランジスタＱ１のゲート
（Ｇ）に印加されるゲート電圧を昇圧する機能を有して
いる。このような昇圧機構を設けることにより、パワー
トランジスタＱ１のオン抵抗を下げることができる。よ
って、パワートランジスタＱ１で消費される電力を抑制
し、ハイサイドスイッチ回路１２０の省電力化に貢献す
ることができる。
【００２８】上記構成のハイサイドスイッチ回路１２０
では出力端子Ｔoutに流れる電源電流にリミットをかけ
ることで、ＵＳＢ装置１００とホストコンピュータ２０
０とをプラグ接続する際に生じる電流の立ち上がりをソ
フトにすることができ、突入電流に伴うノイズの発生を
抑制することができる。加えて、バイパスコンデンサＣ
１によるノイズの除去が為されているので、ＵＳＢ装置
１００に供給される電源電流にノイズが重畳したとして
も、そのノイズによる悪影響が内部回路１１０にまで及
ばないようにすることができる。
では出力端子Ｔoutに流れる電源電流にリミットをかけ
ることで、ＵＳＢ装置１００とホストコンピュータ２０
０とをプラグ接続する際に生じる電流の立ち上がりをソ
フトにすることができ、突入電流に伴うノイズの発生を
抑制することができる。加えて、バイパスコンデンサＣ
１によるノイズの除去が為されているので、ＵＳＢ装置
１００に供給される電源電流にノイズが重畳したとして
も、そのノイズによる悪影響が内部回路１１０にまで及
ばないようにすることができる。
【００２９】ここで、本実施形態のハイサイドスイッチ
回路１２０においては、第２基準電圧回路部１２１が出
力端子Ｔoutに接続されており、ハイサイドスイッチ回
路１２０の出力電圧を元にして、ハイサイドスイッチ回
路１２０を構成する各回路部の駆動電圧となる第２基準
電圧を生成する構成である。この第２基準電圧はアナロ
グ特性を必要とする回路部、例えばサーマルシャットダ
ウン回路部１２３やその他回路部１２９に供給される。
回路１２０においては、第２基準電圧回路部１２１が出
力端子Ｔoutに接続されており、ハイサイドスイッチ回
路１２０の出力電圧を元にして、ハイサイドスイッチ回
路１２０を構成する各回路部の駆動電圧となる第２基準
電圧を生成する構成である。この第２基準電圧はアナロ
グ特性を必要とする回路部、例えばサーマルシャットダ
ウン回路部１２３やその他回路部１２９に供給される。
【００３０】前述したように、ハイサイドスイッチ回路
１２０の出力電圧は、カレントリミット回路部１２２及
びゲートコントロール回路部１２４によるフィードバッ
ク制御や、バイパスコンデンサＣ１によるノイズ除去が
施されており、入力端子Ｔinに印加される供給電源に比
べてはるかにノイズの少ない電圧である。そのため、前
記出力電圧を元に生成された第２基準電圧は、第１基準
電圧に比べて供給電源ノイズの影響を受けにくい電圧で
あると言える。
１２０の出力電圧は、カレントリミット回路部１２２及
びゲートコントロール回路部１２４によるフィードバッ
ク制御や、バイパスコンデンサＣ１によるノイズ除去が
施されており、入力端子Ｔinに印加される供給電源に比
べてはるかにノイズの少ない電圧である。そのため、前
記出力電圧を元に生成された第２基準電圧は、第１基準
電圧に比べて供給電源ノイズの影響を受けにくい電圧で
あると言える。
【００３１】このような構成とすることにより、装置外
部からの供給電源がノイズ成分を含むものであっても、
サーマルシャットダウン回路部１３３等のアナログ特性
を必要とする回路部には、供給電源ノイズの影響を受け
にくい第２基準電圧を供給することができる。よって、
前記供給電源にノイズ成分が乗ったときでもサーマルシ
ャットダウン回路部１３３等の動作特性劣化が抑制さ
れ、前記供給電源のノイズに対して安定したアナログ特
性を有するハイサイドスイッチ回路１２０を提供するこ
とができる。
部からの供給電源がノイズ成分を含むものであっても、
サーマルシャットダウン回路部１３３等のアナログ特性
を必要とする回路部には、供給電源ノイズの影響を受け
にくい第２基準電圧を供給することができる。よって、
前記供給電源にノイズ成分が乗ったときでもサーマルシ
ャットダウン回路部１３３等の動作特性劣化が抑制さ
れ、前記供給電源のノイズに対して安定したアナログ特
性を有するハイサイドスイッチ回路１２０を提供するこ
とができる。
【００３２】また、本実施形態のハイサイドスイッチ回
路１２０においては、出力電圧検出回路部１２８が出力
端子Ｔoutに接続されており、ハイサイドスイッチ回路
１２０の出力電圧値を検出し、その検出結果によって第
２基準電圧が供給される回路部の一部もしくは全部の動
作を制御する構成である。
路１２０においては、出力電圧検出回路部１２８が出力
端子Ｔoutに接続されており、ハイサイドスイッチ回路
１２０の出力電圧値を検出し、その検出結果によって第
２基準電圧が供給される回路部の一部もしくは全部の動
作を制御する構成である。
【００３３】例えば、装置外部から供給電源の投入を行
った直後の過渡時や、配線パターンのショート時など、
ハイサイドスイッチ回路１２０の出力電圧値が所定電圧
値以下であると検知された場合、出力電圧検出回路部１
２８はハイサイドスイッチ回路１２０に対する電源供給
が正常に行われていないと判断する。そして、このよう
な減電圧状態ではＩＣ自身やデータを破壊してしまうよ
うな致命的トラブルを生じる可能性のある回路部（サー
マルシャットダウン回路部１２３やその他回路部１２９
等）に対してフェイルセーフに則した動作制御を行う。
例えば、サーマルシャットダウン回路部１２３には温度
異常を検出させるための信号を連続出力し、ハイサイド
スイッチ回路１２０の遮断（プロテクト）を行ったり、
記録装置への書き込み動作を禁止させたりする。
った直後の過渡時や、配線パターンのショート時など、
ハイサイドスイッチ回路１２０の出力電圧値が所定電圧
値以下であると検知された場合、出力電圧検出回路部１
２８はハイサイドスイッチ回路１２０に対する電源供給
が正常に行われていないと判断する。そして、このよう
な減電圧状態ではＩＣ自身やデータを破壊してしまうよ
うな致命的トラブルを生じる可能性のある回路部（サー
マルシャットダウン回路部１２３やその他回路部１２９
等）に対してフェイルセーフに則した動作制御を行う。
例えば、サーマルシャットダウン回路部１２３には温度
異常を検出させるための信号を連続出力し、ハイサイド
スイッチ回路１２０の遮断（プロテクト）を行ったり、
記録装置への書き込み動作を禁止させたりする。
【００３４】このような構成とすることにより、装置外
部から得られる供給電源の異常に対してフェイルセーフ
に則した制御を行うことができるので、前記供給電源に
異常をきたした場合であってもＵＳＢ装置１００の致命
的なトラブルを未然に防止することができる。
部から得られる供給電源の異常に対してフェイルセーフ
に則した制御を行うことができるので、前記供給電源に
異常をきたした場合であってもＵＳＢ装置１００の致命
的なトラブルを未然に防止することができる。
【００３５】なお、本実施形態のハイサイドスイッチ回
路１２０は、従来ハイサイドスイッチ回路の外部に設け
られていたアナログ回路（例えば内部回路１１０）の一
部もしくは全部を、その他回路部１２９として自身に内
蔵した構成である。従来、ＵＳＢ装置１００内におい
て、内部回路１１０とハイサイドスイッチ回路１２０と
は別々のＩＣで構成されるのが一般的であるが、本実施
形態を採用することにより、両ＩＣを１チップとするこ
とが可能となる。このような構成とすることにより、Ｕ
ＳＢ装置１００に実装される基板面積の縮小化や、ＵＳ
Ｂ装置１００自身の小型化、軽量化に貢献することがで
きる。
路１２０は、従来ハイサイドスイッチ回路の外部に設け
られていたアナログ回路（例えば内部回路１１０）の一
部もしくは全部を、その他回路部１２９として自身に内
蔵した構成である。従来、ＵＳＢ装置１００内におい
て、内部回路１１０とハイサイドスイッチ回路１２０と
は別々のＩＣで構成されるのが一般的であるが、本実施
形態を採用することにより、両ＩＣを１チップとするこ
とが可能となる。このような構成とすることにより、Ｕ
ＳＢ装置１００に実装される基板面積の縮小化や、ＵＳ
Ｂ装置１００自身の小型化、軽量化に貢献することがで
きる。
【００３６】
【発明の効果】上記のように、本発明に係るＵＳＢ装置
では、ハイサイドスイッチ回路への入力電圧から第１基
準電圧を生成する第１基準電圧回路部と、前記ハイサイ
ドスイッチ回路の出力電圧から第２基準電圧を生成する
第２基準電圧回路部とを設け、第１及び第２基準電圧を
前記ＵＳＢ装置を構成する各回路部毎に使い分けて供給
する構成としており、特に、装置外部から電源が供給さ
れると必ず動作しなければならない回路部には第１基準
電圧を供給し、アナログ特性を必要とする回路部には第
２基準電圧を供給する構成としている。
では、ハイサイドスイッチ回路への入力電圧から第１基
準電圧を生成する第１基準電圧回路部と、前記ハイサイ
ドスイッチ回路の出力電圧から第２基準電圧を生成する
第２基準電圧回路部とを設け、第１及び第２基準電圧を
前記ＵＳＢ装置を構成する各回路部毎に使い分けて供給
する構成としており、特に、装置外部から電源が供給さ
れると必ず動作しなければならない回路部には第１基準
電圧を供給し、アナログ特性を必要とする回路部には第
２基準電圧を供給する構成としている。
【００３７】このような構成とすることにより、装置外
部からの供給電源がノイズ成分を含むものであっても、
アナログ特性を必要とする回路部には供給電源ノイズの
影響を受けにくい第２基準電圧を供給することができ
る。よって、前記供給電源にノイズ成分が乗ったときで
もアナログ特性を必要とする回路部の動作特性劣化が抑
制され、前記供給電源のノイズに対して安定したアナロ
グ特性を有するハイサイドスイッチ回路を具備したＵＳ
Ｂ装置を提供することができる。
部からの供給電源がノイズ成分を含むものであっても、
アナログ特性を必要とする回路部には供給電源ノイズの
影響を受けにくい第２基準電圧を供給することができ
る。よって、前記供給電源にノイズ成分が乗ったときで
もアナログ特性を必要とする回路部の動作特性劣化が抑
制され、前記供給電源のノイズに対して安定したアナロ
グ特性を有するハイサイドスイッチ回路を具備したＵＳ
Ｂ装置を提供することができる。
【００３８】また、上記構成のＵＳＢ装置においては、
前記ハイサイドスイッチ回路から出力される出力電圧の
大きさを検出する出力電圧検出手段を設け、第２基準電
圧が供給される回路部の一部もしくは全部を、前記出力
電圧検出手段の出力信号によって制御する構成にすると
よい。
前記ハイサイドスイッチ回路から出力される出力電圧の
大きさを検出する出力電圧検出手段を設け、第２基準電
圧が供給される回路部の一部もしくは全部を、前記出力
電圧検出手段の出力信号によって制御する構成にすると
よい。
【００３９】このような構成とすることにより、装置外
部から得られる供給電源の異常に対してフェイルセーフ
に則した制御を行うことができるので、前記供給電源に
異常をきたした場合であってもＵＳＢ装置の致命的なト
ラブルを未然に防止することができる。
部から得られる供給電源の異常に対してフェイルセーフ
に則した制御を行うことができるので、前記供給電源に
異常をきたした場合であってもＵＳＢ装置の致命的なト
ラブルを未然に防止することができる。
【００４０】さらに、上記構成のＵＳＢ装置において
は、第２基準電圧が供給される回路部として、前記ＵＳ
Ｂ装置を構成する内部回路の一部もしくは全部を内蔵し
た構成にするとよい。このような構成とすることによ
り、従来別々のＩＣとして設けられていた内部回路とハ
イサイドスイッチ回路とを１チップＩＣとすることが可
能となる。よって、前記ＵＳＢ装置に実装される基板面
積の縮小化や、前記ＵＳＢ装置自身の小型化、軽量化に
貢献することができる。
は、第２基準電圧が供給される回路部として、前記ＵＳ
Ｂ装置を構成する内部回路の一部もしくは全部を内蔵し
た構成にするとよい。このような構成とすることによ
り、従来別々のＩＣとして設けられていた内部回路とハ
イサイドスイッチ回路とを１チップＩＣとすることが可
能となる。よって、前記ＵＳＢ装置に実装される基板面
積の縮小化や、前記ＵＳＢ装置自身の小型化、軽量化に
貢献することができる。
【図１】 本発明に係るＵＳＢ装置を含むコンピュータ
システムの概略構成を示すブロック図である。
システムの概略構成を示すブロック図である。
【図２】 ハイサイドスイッチ回路１２０の一実施形態
を示すブロック図である。
を示すブロック図である。
【図３】 従来のＵＳＢ装置を含むコンピュータシステ
ムの概略構成を示すブロック図である。
ムの概略構成を示すブロック図である。
【図４】 ハイサイドスイッチ回路１３０の概略構成を
示すブロック図である。
示すブロック図である。
１００ ＵＳＢ装置 １１０ 内部回路 １２０ ハイサイドスイッチ回路 １２１ 第１基準電圧回路部 １２２ カレントリミット回路部 １２３ サーマルシャットダウン回路部 １２４ ゲートコントロール回路部 １２５ 発振回路部 １２６ チャージポンプ回路部 １２７ 第２基準電圧回路部 １２８ 出力電圧検出回路部 １２９ その他回路部 １５０ ＵＳＢケーブル １５１ 信号線 １５２ 電源供給線 ２００ ホストコンピュータ
Claims (4)
- 【請求項１】インターフェースバスとしてＵＳＢ（Univ
ersal Serial Bus）を備えるとともに、装置外部から前
記ＵＳＢを介して供給される電源電流の大きさを制限し
て装置内部に送出するためのハイサイドスイッチ回路を
備えたＵＳＢ装置において、 前記ハイサイドスイッチ回路の入力側に接続され、前記
ハイサイドスイッチ回路への入力電圧から所定の基準電
圧を生成する第１基準電圧回路部と、前記ハイサイドス
イッチ回路の出力側に接続され、前記ハイサイドスイッ
チ回路の出力電圧から所定の基準電圧を生成する第２基
準電圧回路部とを設け、 第１及び第２基準電圧回路部で生成した各基準電圧を、
前記ＵＳＢ装置を構成する各回路部毎に使い分けて供給
することを特徴とするＵＳＢ装置。 - 【請求項２】装置外部から電源が供給されると必ず動作
しなければならない回路部には第１基準電圧回路部で生
成した基準電圧を供給し、アナログ特性を必要とする回
路部には第２基準電圧回路部で生成した基準電圧を供給
することを特徴とする請求項１に記載のＵＳＢ装置。 - 【請求項３】前記ハイサイドスイッチ回路から出力され
る出力電圧の大きさを検出する出力電圧検出手段を設
け、第２基準電圧回路部で生成した基準電圧が供給され
る回路部の一部もしくは全部を、前記出力電圧検出手段
の出力信号によって制御することを特徴とする請求項１
または請求項２に記載のＵＳＢ装置。 - 【請求項４】第２基準電圧回路部で生成した基準電圧が
供給される回路部として、前記ＵＳＢ装置を構成する内
部回路の一部もしくは全部を内蔵したことを特徴とする
請求項１〜請求項３のいずれかに記載のＵＳＢ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000224770A JP3362027B2 (ja) | 2000-07-26 | 2000-07-26 | Ｕｓｂ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000224770A JP3362027B2 (ja) | 2000-07-26 | 2000-07-26 | Ｕｓｂ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002041187A true JP2002041187A (ja) | 2002-02-08 |
| JP3362027B2 JP3362027B2 (ja) | 2003-01-07 |
Family
ID=18718666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000224770A Expired - Fee Related JP3362027B2 (ja) | 2000-07-26 | 2000-07-26 | Ｕｓｂ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362027B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507289A (ja) * | 2006-10-13 | 2010-03-04 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 電流制限検出器による電流制限制御 |
| US8699195B2 (en) | 2006-10-13 | 2014-04-15 | Advanced Analogic Technologies Incorporated | System and method for detection of multiple current limits |
| JP2014220886A (ja) * | 2013-05-07 | 2014-11-20 | 株式会社リコー | 整流回路及び直流電源装置 |
| JP2019105922A (ja) * | 2017-12-11 | 2019-06-27 | キヤノン株式会社 | 電子機器、電子機器における制御方法、及びプログラム |
-
2000
- 2000-07-26 JP JP2000224770A patent/JP3362027B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010507289A (ja) * | 2006-10-13 | 2010-03-04 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 電流制限検出器による電流制限制御 |
| US8611063B2 (en) | 2006-10-13 | 2013-12-17 | Advanced Analogic Technologies Incorporated | Current limit control with current limit detector |
| KR101357969B1 (ko) | 2006-10-13 | 2014-02-03 | 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 | 전류 제한 검출기를 이용한 전류 제한 제어 |
| US8699195B2 (en) | 2006-10-13 | 2014-04-15 | Advanced Analogic Technologies Incorporated | System and method for detection of multiple current limits |
| JP2014220886A (ja) * | 2013-05-07 | 2014-11-20 | 株式会社リコー | 整流回路及び直流電源装置 |
| JP2019105922A (ja) * | 2017-12-11 | 2019-06-27 | キヤノン株式会社 | 電子機器、電子機器における制御方法、及びプログラム |
| US11385696B2 (en) | 2017-12-11 | 2022-07-12 | Canon Kabushiki Kaisha | Electronic apparatus, control method in electronic apparatus, and apparatus |
| JP7118629B2 (ja) | 2017-12-11 | 2022-08-16 | キヤノン株式会社 | 電子機器、電子機器における制御方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3362027B2 (ja) | 2003-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |