JP6783758B2 - 負荷スイッチのための出力放電技法 - Google Patents

Description

本開示は、一般に電気回路に関し、より詳細には、負荷スイッチに関する。

負荷スイッチは、パーソナルエレクトロニクス（例えば、ソリッドステートドライブやタブレット）、電子ＰＯＳデバイス（例えば、バーコードスキャナや決済端末）、工業用パーソナルコンピュータ、家電、およびサーバなど、様々な電子デバイスにおいて用いられ得る。負荷スイッチは、配電、電源遂次開閉（power sequencing）、漏れ電流の削減、突入電流の制御、および電源遮断の制御のために用いられ得る。

負荷スイッチは、電子デバイスにおける下流の構成要素に給電するために用いられる電力レールをオンおよびオフする電子リレーとして作用し得る。負荷スイッチがオフにされるとき、電荷が負荷スイッチの出力にあり続けることがあり、これが、下流の電子構成要素を妨害するおそれがある。負荷スイッチの出力の残留電荷に対処することについて、特に、負荷スイッチへの電力供給がオフにされるケースにおいて、重大な設計上の課題が存在する。

説明される例では、集積回路が、入力電圧リード、出力電圧リード、入力電圧リードと出力電圧リードとの間に結合されるパストランジスタ、および、出力放電回路を含む。出力放電回路は、電力入力および制御入力を含む。出力放電回路はさらに、出力電圧リードと接地リードとの間に結合される第１のトランジスタを含む。第１のトランジスタは制御電極を有する。出力放電回路はさらに、電力入力に結合されるアノードを有するダイオードを含む。出力放電回路はさらに、ダイオードのカソードと接地リードとの間に結合されるコンデンサを含む。出力放電回路はさらに、ダイオードのカソードと第１のトランジスタの制御電極との間に結合されるレジスタを含む。出力放電回路はさらに、第１のトランジスタの制御電極と接地リードとの間に結合される第２のトランジスタを含む。第２のトランジスタは、出力放電回路の制御入力に結合される制御電極を有する。

別の例において、集積回路が、入力電圧リード、出力電圧リード、入力電圧リードと出力電圧リードとの間に結合されるパストランジスタ、および、出力電圧リードと接地リードとの間に結合される出力放電回路を含む。出力放電回路は、電力入力と、電力入力に結合されるアノードを有するダイオードとを含む。出力放電回路はさらに、ダイオードのカソードと接地リードとの間に結合されるコンデンサを含む。

さらに別の例において、或る方法が、スイッチの出力放電回路の電力入力に電圧が印加されることに応答して、バッファの電力レールと接地リードとの間に結合されるコンデンサを、電流経路を介して充電することを含む。この方法はさらに、出力放電回路の電力入力に電圧が印加されなくなることに応答して、電流経路を通じてコンデンサが放電するのを防止することを含む。この方法はさらに、出力放電回路の電力入力に電圧が印加されなくなることに応答して、充電されたコンデンサに蓄えられた電荷に基づいて、出力放電回路に電力を供給することを含む。

本開示に従った負荷スイッチを含む例示的なシステムのブロック図である。

本開示に従った例示的な負荷スイッチの付加的な詳細を示す概略図である。

本開示に従った負荷スイッチを含む別の例示的なシステムのブロック図である。

本開示に従った負荷スイッチの出力放電回路を制御するための例示的な技法のフローチャートである。

本開示は、負荷スイッチの出力を放電するための出力放電技法を説明する。負荷スイッチは、スイッチがオフにされると、負荷スイッチの出力を放電するために出力放電回路を用い得る。出力放電回路は、負荷スイッチに結合される一つまたは複数の電力供給により給電される、受電（powered）回路であり得る。負荷スイッチがオフになる間（またはその後間もなく）負荷スイッチへの電力供給がオフにされる場合、これが、出力放電回路の動作を妨げ得、それにより、スイッチの出力が放電されるのを防止する。

本開示よれば、負荷スイッチのための出力放電回路は、出力放電回路の電力レールと接地リードとの間に結合されるコンデンサ、および、出力放電回路の電力入力と電力レールとの間に結合されるダイオードを含み得る。電力が負荷スイッチに供給されている間、出力放電回路は、ダイオードにより形成される電流経路を介してコンデンサを充電し得る。出力放電回路への電力供給がオフにされると、ダイオードは、電流経路を通じてコンデンサが放電するのを防止し得、コンデンサの蓄積された電荷が、電力供給がオフにされた後の或る時間期間の間、出力放電スイッチを充電するために用いられ得る。このように、電力が負荷スイッチに供給されなくなる場合でも、出力放電回路は、負荷スイッチの出力を放電し続け得る。

いくつかの例において、出力放電回路は、負荷スイッチの出力と接地レールとの間に結合される放電スイッチを含み得る。出力放電回路はさらに、放電スイッチの制御入力に結合されるバッファ（例えば、インバータ）を含み得る。バッファは、入力制御信号に基づいて放電スイッチを制御し得、また、電力供給入力によって給電され得る。負荷スイッチを放電するように放電スイッチを閉じるために、ハイ論理電圧が必要とされ得る。例えば、放電スイッチは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタであり得、ＮＭＯＳトランジスタのターンオン閾値電圧よりも高い電圧が、トランジスタをオンにするために必要とされ得る。バッファが十分な電力を受信しない場合、バッファは、ＮＭＯＳトランジスタをオンにするために十分な電圧を生成することが不可能であり得、これが、負荷スイッチの出力が放電するのを防止し得る。

本開示によれば、バッファの電力レールと接地レールとの間にコンデンサが結合され得、出力放電回路の電力入力とバッファの電力レールとの間にダイオードが結合され得る。出力放電回路の電力入力から電力が取り除かれた後の或る時間期間、コンデンサおよびダイオードは、バッファに、ハイ論理電圧を供給させ得る。このように、能動的な電力供給がなくても、バッファベース（またはインバータベース）の出力放電回路が、負荷スイッチの出力を放電し続けることが可能であり得る。

バッファベース（例えば、インバータベース）の出力放電回路により、アクティブローの出力放電制御信号が、アクティブハイの放電スイッチを制御するために用いられ得る。アクティブローの出力放電制御信号は、電圧が閾値を下回ると放電スイッチを閉じて負荷スイッチ出力を放電させ、電圧が閾値を上回ると放電スイッチを開かせる、制御信号と呼ばれることもある。アクティブハイの放電スイッチは、電圧が閾値を上回ると閉じ、電圧が閾値を下回ると開くスイッチであり得る。

いくつかの例において、バッファは、抵抗負荷または能動負荷を備えるＮＭＯＳインバータなどのインバータであり得る。ＮＭＯＳインバータは、入力電圧をより高い電圧にレベルシフトすることが可能であり得る。

また、アクティブローの出力放電制御信号を用いるバッファベースの出力放電回路により、出力放電回路が、（少なくとも部分的に）負荷スイッチのパストランジスタゲート電圧によって制御されることが可能となり得る。パストランジスタのゲート電圧を制御信号として用いることにより、パストランジスタがオフにされることを確実にするために十分に低い電圧にパストランジスタのゲートが達するまで、出力放電回路のアクティベートが延期され得、それにより、パストランジスタがオンされた場合に起こり得る過度の電流突入を防止する。

負荷スイッチのパストランジスタがオンにされるとき、パストランジスタのゲート電圧は、出力放電回路および／または関連する制御回路要素におけるその他の構成要素を損傷させるのに十分に高いものであり得る。出力放電スイッチをオンにすることを延期するためにゲート電圧が用いられる例では、ゲート電圧が閾値電圧を上回るとき、パストランジスタのゲート電圧を出力放電回路の制御入力からデカップリングするために、および、ゲート電圧が閾値電圧を下回るとき、ゲート電圧を制御入力に結合するために、ゲート電圧結合回路が用いられ得る。このように、ゲート電圧は、出力放電回路がオンになるときを制御するために用いられ得、一方で、過度に高いゲート電圧が出力放電スイッチの制御入力に直接的に印加されることによって引き起こされ得る損傷を防ぐ。

いくつかの例において、ゲート電圧結合回路は、パストランジスタのゲート電圧と出力放電回路の制御入力との間に結合されるトランジスタを含み得る。そのような例では、トランジスタの制御電極は基準電圧に結合され得、基準電圧は、ゲート電圧結合回路のための閾値電圧を規定または制御し得る。パストランジスタゲート電圧が閾値電圧を下回ると、ゲート電圧結合回路トランジスタは、出力放電回路の制御入力にパストランジスタゲート電圧を出力し得る。これに対して、パストランジスタゲート電圧が閾値電圧を上回ると、ゲート電圧結合回路トランジスタは、出力放電回路の制御入力に閾値電圧を出力し得る。このように、ゲート電圧結合回路の出力は、負荷スイッチにおけるその他の制御回路要素を損傷させることのない比較的低い電圧に制限され得る。

ゲート電圧結合回路トランジスタのための基準電圧は、電力供給によって供給され得る。しかし、電力供給がオフにされる場合、パストランジスタのゲート電圧が、依然として、パストランジスタをオンにするのに十分に高い場合であっても、ゲート電圧結合回路トランジスタは、出力放電回路をアクティベートさせる低い電圧を出力し得る。パストランジスタが依然としてオンにされる間、出力放電回路がアクティベートされる場合、望ましくないレベルの突入電流が生じ得る。

本開示によれば、ゲート電圧結合回路トランジスタの制御電極と接地レールとの間にコンデンサが結合され得、基準電圧入力とゲート電圧結合回路トランジスタの制御電極との間にダイオードが結合され得る。コンデンサおよびダイオードは、電力が基準電圧入力に供給されなくなった後であっても、ゲート電圧結合回路トランジスタが動作し続けることを可能にし得る。このように、電力がゲート電圧結合回路に供給されなくなるときでも、負荷スイッチのパストランジスタがオフにされる後まで、出力放電回路のアクティベートが遅延され得る。

いくつかの例において、出力放電回路のための制御回路要素はさらに、パストランジスタがオフにされるとパストランジスタのゲート電圧のための放電経路を形成する、パストランジスタゲート放電回路を含み得る。そのような回路は、出力放電回路の制御入力と接地レールとの間に結合されるトランジスタを含み得る。このトランジスタは、ゲート電圧結合回路と共にパストランジスタ放電経路を形成し得る。

パストランジスタゲート放電回路はさらに、トランジスタの制御電極に結合される出力を備えるバッファ（例えば、インバータ）を含み得る。バッファは、負荷スイッチのイネーブル入力によって制御され得、また、電力入力から受信される電力供給によって給電され得る。電力供給がオフにされる場合、バッファはロー論理電圧を出力し得、このロー論理電圧は、ゲート放電回路がパストランジスタのための放電経路を形成することを防止し得、それにより、負荷スイッチがディスエーブルにされるときパストランジスタがオフになることを防止する。

本開示によれば、バッファの電力レールと接地レールとの間にコンデンサが結合され得、負荷スイッチの電力入力とバッファの電力レールとの間にダイオードが結合され得る。コンデンサおよびダイオードにより、電力が負荷スイッチに供給されなくなった後であっても、バッファが、ゲート放電回路トランジスタにハイ論理電圧を供給し続けることが可能となり得る。このように、電力が負荷スイッチに供給されない場合でも、パストランジスタのゲートは放電され続け得る。

付加的な例において、電力レールまたは制御電極に電力供給を接続するために単一のダイオードを用いる代わりに、電力レールまたは制御電極に複数の異なる電力供給を接続するために複数のダイオードが用いられ得る。このように、一つの電力供給がオフにされる場合であっても、電力供給の別のものが、制御回路要素に電力を供給し続け得、それにより、単一の電力供給における電力の損失に対して一層堅牢である出力放電回路を提供する。

図１は、例示的なシステム１０のブロック図であり、システム１０は、電力供給１２、負荷スイッチ１４、システム負荷１６、スイッチ制御回路１８、および、リード２０、２２、２４、２６、２８を含む。

システム１０の電力出力が、リード２０を介して負荷スイッチ１４の電圧入力（ＶＩＮ）に、および、リード２４を介して負荷スイッチ１４のバイアス電圧入力（ＶＢＩＡＳ）に結合される。スイッチ制御回路１８の出力が、リード２６を介して負荷スイッチ１４のイネーブル入力（ＯＮ）に接続される。負荷スイッチ１４の電圧出力（ＶＯＵＴ）が、リード２２を介してシステム負荷１６に結合される。負荷スイッチ１４の接地入力（ＧＮＤ）が、リード２８を介して接地端子に結合される。

いくつかの例において、システム負荷１６は、一つまたは複数の給電される電子構成要素を含み得る。一例において、給電される電子構成要素は、一つまたは複数のソリッドステートドライブ構成要素であり得る。さらなる例において、システム負荷１６は一つまたは複数のコンデンサを含み得る。

動作の間、電力供給１２は、電圧入力に、および、リード２４を介してバイアス電圧入力に、電力を供給する。スイッチ制御回路１８は、リード２６を介して負荷スイッチ１４のイネーブル入力に一つまたは複数の制御信号を送信することにより、負荷スイッチ１４をイネーブルおよびディスエーブルする（例えば、負荷スイッチ１４をオンおよびオフにする）。負荷スイッチ１４がオンにされると、負荷スイッチ１４は、ＶＩＮとＶＯＵＴとの間に結合されるパストランジスタをオンにし得、その結果、ＶＩＮとＶＯＵＴとの間に電流経路が形成される。負荷スイッチ１４によって形成される電流経路により、電力（例えば、電圧および／または電流）が、負荷スイッチ１４を通じてシステム負荷１６における一つまたは複数の電力レールまで通過することが可能となり得、それにより、リード２２およびシステム負荷１６における一つまたは複数の電力レールを充電する。負荷スイッチ１４がオフにされると、負荷スイッチ１４はパストランジスタをオフにし得、その結果、ＶＩＮとＶＯＵＴとの間に開回路が形成される。負荷スイッチ１４により形成される開回路は、負荷スイッチ１４を通じてシステム負荷１６における一つまたは複数の電力レールに電力が伝達されるのを防止し得る。

負荷スイッチ１４をオフにするために、スイッチ制御回路１８は、リード２６により搬送される制御信号を、第１の論理状態から第２の論理状態に遷移（例えば、制御信号をハイ論理状態からロー論理状態に遷移）し得る。この遷移に応答して、負荷スイッチ１４は、ＶＩＮとＶＯＵＴとの間に結合されるパストランジスタをオフにし得る。しかし、いくらかの残留電荷が、依然として、リード２２およびシステム負荷１６における電力レールに残留することがある。

負荷スイッチ１４は、負荷スイッチ１４がオフにされるときＶＯＵＴを放電するように構成される、出力放電回路を含み得る。出力放電回路は、一つまたは複数の電力源により給電される、受電回路であり得る。図１の例示的なシステム１０において、出力放電スイッチは電力供給１２によって給電される。例えば、出力放電スイッチの電力入力が、ＶＩＮまたはＶＢＩＡＳの一方、またはその両方に結合され得る。負荷スイッチ１４がオフになる間（またはその後間もなく）電力供給１２がオフにされる場合、これが、出力放電回路の動作を妨げ得、それにより、負荷スイッチ１４の出力が放電されるのを防止する。

負荷スイッチ１４は、出力放電回路の電力レールと接地リードとの間に結合されるコンデンサ、および、出力放電回路の電力入力と電力レールとの間に結合されるダイオードを含み得る。電力供給１２が負荷スイッチ１４に電力を供給しているとき、出力放電回路は、ダイオードにより形成される電流経路を介してコンデンサを充電し得る。電力供給１２が負荷スイッチ１４に電力を供給するのを停止するとき、ダイオードは、ダイオードにより形成される電流経路を通じてコンデンサが放電するのを防止し得、コンデンサの蓄積された電荷が、負荷スイッチ１４が電力を供給するのを停止した後の或る時間期間の間、出力放電スイッチを給電するために用いられ得る。このように、電力が負荷スイッチ１４に供給されなくなる場合でも、負荷スイッチ１４はＶＯＵＴを放電し続け得る。

いくつかの例において、負荷スイッチ１４における出力放電回路は、負荷スイッチ１４におけるパストランジスタのゲート電圧に少なくとも部分的に基づいて制御され得る。これにより、パストランジスタがオフにされる後まで、出力放電回路のアクティベートが遅延され得る。出力放電回路のための制御回路要素にゲート電圧を結合するとき、パストランジスタのゲートの高い電圧が制御回路を損傷するのを防ぐために、ゲート電圧結合回路が用いられ得る。ゲート電圧結合回路は、ＶＩＮおよびＶＢＩＡＳの一方または両方を介して電力供給１２により供給される基準電圧に基づいて動作し得る。しかし、電力供給１２がオフにされる場合、パストランジスタが依然としてオンにされていても、ゲート電圧結合回路は出力放電回路をアクティベートさせ得、これが、望ましくないレベルの突入電流を引き起こし得る。

ゲート電圧結合回路の制御電極と接地レールとの間にコンデンサが結合され得る。基準電圧入力とゲート電圧結合回路の制御電極との間にダイオードが結合され得る。電力がゲート電圧結合回路の基準電圧入力に供給されなくなった後であっても、コンデンサおよびダイオードにより、ゲート電圧結合回路が動作し続けることが可能となり得る。このように、電力が負荷スイッチ１４に供給されなくなる場合でも、負荷スイッチ１４のパストランジスタがオフになる後まで、出力放電回路のアクティベートは遅延され得る。

付加的な例において、負荷スイッチ１４の出力放電回路のための制御回路要素はまた、パストランジスタゲート放電回路を含み得、パストランジスタゲート放電回路は、パストランジスタがオフにされるとき、パストランジスタのゲート電圧のための放電経路を形成する。このような回路は、バッファ（例えば、インバータ）を含み得、バッファは、負荷スイッチ１４のイネーブル入力（ＯＮ）によって制御され、また、ＶＩＮおよびＶＢＩＡＳの一方または両方を介して電力供給１２によって給電される。電力供給１２がオフにされる場合、バッファは低電圧を出力し得、これが、ゲート放電回路がパストランジスタのための放電経路を形成するのを防止し得、これが、負荷スイッチがディスエーブルされるときパストランジスタがオフになるのを防止し得る。

バッファの電力レールと接地レールとの間にコンデンサが結合され得、負荷スイッチの電力入力とバッファの電力レールとの間にダイオードが結合され得る。電力が負荷スイッチに供給されなくなった後であっても、コンデンサおよびダイオードにより、バッファが、ゲート放電回路トランジスタに高電圧を供給し続けることが可能となり得る。このように、電力が負荷スイッチ１４に供給されなくなる場合であっても、パストランジスタのゲートは放電され続け得る。

図２は、例示的な負荷スイッチ１４の付加的な詳細を示す概略図である。負荷スイッチ１４は、パストランジスタ３０、ゲート制御回路３２、ゲートドライバ３４、チャージポンプ３６、トランジスタ３８、４０、４２、４４、インバータ４６、レジスタ４８、コンデンサ５０、５２、ダイオード５４、５６、５８、６０、入力電圧リード６２、出力電圧リード６４、バイアス電圧リード６６、スイッチイネーブルリード６８、接地リード７０、および、導体７２、７４、７６、７８、８０、８２、８４、８６を含む。導体７２、７４、７６、７８、８０、８２、８４、８６は、負荷スイッチ１４においてそれぞれの回路ノードを形成し得る。

いくつかの例において、負荷スイッチ１４の全部または一部が、一つまたは複数の集積回路上に形成され得る。そのような例では、入力電圧リード６２、出力電圧リード６４、バイアス電圧リード６６、スイッチイネーブルリード６８、および接地リード７０の一つまたは複数が、集積回路のそれぞれの入力または出力ピンに結合され得る。

パストランジスタ３０のドレイン電極が、入力電圧リード６２に結合される。パストランジスタ３０のソース電極が、出力電圧リード６４に結合される。ゲート制御回路３２の制御入力が、スイッチイネーブルリード６８に結合される。ゲート制御回路３２の出力が、導体７２を介して入力ゲートドライバ３４に結合される。ゲートドライバ３４の出力が、導体７６を介してパストランジスタ３０のゲート電極に結合される。チャージポンプ３６の基準電圧入力が、バイアス電圧リード６６に結合される。チャージポンプ３６の出力が、導体７４を介してゲートドライバ３４の第１の電力入力に結合される。ゲートドライバ３４の第２の電力入力が、接地リード７０に結合される。

トランジスタ４４のドレイン電極が、パストランジスタ３０のソース電極に、および、出力電圧リード６４に結合される。トランジスタ４４のソース電極が、接地リード７０に結合される。トランジスタ４２のドレイン電極が、導体８６を介してトランジスタ４４のゲート電極に結合される。トランジスタ４２のソース電極が、接地リード７０に結合される。

ダイオード５４のアノードが、バイアス電圧リード６６に結合される。ダイオード５６のアノードが、入力電圧リード６２に結合される。ダイオード５４、５６のカソードは、導体８４を介して、相互に、ならびに、レジスタ４８およびコンデンサ５０の第１の端子に結合される。コンデンサ５０の第２の端子が、接地リード７０に結合される。レジスタ４８の第２の端子が、トランジスタ４２のドレイン電極に結合される。

トランジスタ４０のドレイン電極が、導体７６を介してパストランジスタ３０のゲート電極に結合される。トランジスタ４０のソース電極が、導体８２を介してトランジスタ４２のゲート電極に結合される。

ダイオード５８のアノードが、バイアス電圧リード６６に結合される。ダイオード６０のアノードが、入力電圧リード６２に結合される。ダイオード５８、６０のカソードは、導体７８を介して、相互に、コンデンサ５２の第１の端子に、トランジスタ４０のゲート電極に、および、インバータ４６の電力入力に結合される。コンデンサ５２の第２の端子が、接地リード７０に結合される。

トランジスタ３８のドレイン電極が、導体８２を介して、トランジスタ４０のソース電極に、および、トランジスタ４２のゲート電極に結合される。トランジスタ３８のソース電極が、接地リード７０に結合される。

インバータ４６の入力が、スイッチイネーブルリード６８に結合される。インバータ４６の出力が、導体８０を介してトランジスタ３８のゲート電極に結合される。インバータ４６の電力入力が、導体７８を介して、ダイオード５８、６０のカソードに、および、コンデンサ５２の第１の端子に結合される。

図２に示すように、トランジスタ３０、３８、４０、４２、４４の各々は、ｎ型金属酸化物半導体である。いくつかの例において、パストランジスタ３０およびトランジスタ４０は高電圧トランジスタであり得、トランジスタ３８、４２、４４は低電圧トランジスタであり得る。高電圧トランジスタは、低電圧トランジスタより高いドレイン‐ソース降伏電圧を有し得る。いくつかの例において、トランジスタ４０は、ドレイン拡張ｎ型ＭＯＳ（ＤＥＮＭＯＳ）トランジスタであり得る。

図２の例示的な負荷スイッチ１４はＮＭＯＳトランジスタに関して説明されたが、同じまたは異なるタイプのトランジスタの任意の組合せが、同じまたは異なる導電型と共に用いられ得る。トランジスタ３０、３８、４０、４２、４４は、スイッチおよび／または制御された電流源（例えば、電圧制御電流源）の例であり得、ゲート電極は制御電極に対応し、ソースおよびドレイン電極は、電流導通電極に対応する。その他の例において、トランジスタ３０、３８、４０、４２、４４の一つまたは複数が、同じまたは異なるタイプのスイッチおよび／または制御された電流源（例えば、電圧または電流制御電流源）の組合せで置換され得る。

いくつかの例において、コンデンサ５０、５２の一方または両方が、相対的に大きなコンデンサであり得、および／または、負荷スイッチ１４におけるその他の回路要素と同じ集積回路上に形成され得る。例えば、コンデンサ５０は、１０ピコファラッド（ｐＦ）より大きいかまたはこれと等しくし得、例えば、１５ｐＦまたは２０ｐＦより大きいかまたはこれと等しい。

ゲート制御回路３２は、スイッチイネーブルリード６８により搬送されるイネーブル信号に応答して、パストランジスタ３０の動作を制御し得る。例えば、ゲート制御回路３２は、導体７２上で一つまたは複数の信号を生成し得、この信号は、ゲートドライバ３４に、パストランジスタ３０をオンにするために十分な電圧を生成させるか、或いは生成させない。ゲートドライバ３４は、導体７２を介して適切な制御信号を受信することに応答して、パストランジスタ３０をオンにするために十分な電圧を提供し得る。

チャージポンプ３６は、バイアス電圧リード６６により搬送される電圧に基づいて、パストランジスタ３０をオンにするために十分な電圧を生成し得る。ゲートドライバ３４は、パストランジスタ３０をオンにするのに十分な電圧をパストランジスタ３０のゲートに提供するために（例えば、この電圧は、パストランジスタ３０のターンオン閾値電圧に付加されるパストランジスタ３０のソース電圧より大きいものであり得る）、チャージポンプ３６により生成される電圧を用い得る。いくつかの例において、バイアス電圧リード６６により搬送される電圧は、パストランジスタ３０をオンにするのに不十分なことがある（例えば、この電圧は、パストランジスタ３０のターンオン閾値電圧に付加されるパストランジスタ３０のソース電圧より小さいものであり得る）。

トランジスタ４４は、出力電圧リード６４と接地リード７０との間に結合される出力放電スイッチを形成し得る。トランジスタ４４の制御電極に高電圧信号が印加されると、出力放電スイッチが閉じ得、それにより、出力電圧リード６４と接地リード７０との間の電流導通経路を形成する。低電圧信号（例えば、ゼロボルト）がトランジスタ４４の制御電極に印加されると、出力放電スイッチが開き得、それにより、接地リード７０から出力電圧リード６４を接続解除する。

トランジスタ４２およびレジスタ４８は、ＮＭＯＳインバータ、または、より一般的にはインバータ、および、さらにより一般的にはバッファ（例えば、反転バッファ）を形成し得る。トランジスタ４２のゲート電極は、バッファの入力を形成し得、トランジスタ４２のドレイン電極は、バッファの出力を形成し得る。導体８４は、バッファのための電力レールを形成し得る。

トランジスタ４２の制御電極で低電圧信号が受信されると、バッファは高電圧信号を出力し得る。例えば、トランジスタ４２はオフになり得、これが、出力電圧（すなわち、トランジスタ４２のドレインの電圧）を、導体８４により形成される電力レールにより搬送される電圧と実質的に等しくさせる。導体８４により形成される電力レールにより搬送される電圧は、入力電圧リード６２およびバイアス電圧リード６６により搬送される電圧の一方または両方とほぼ等しくし得、これは、ハイ論理電圧に対応し得る。

トランジスタ４２の制御電極で高電圧信号が受信されると、バッファは低電圧信号を出力し得る。例えば、トランジスタ４２はオンになり得、これが、レジスタ４８の両端の電圧降下を形成し得、それにより、導体８６によって搬送される低電圧を生じさせる。この低電圧は、ロー論理電圧に対応し得る。

（トランジスタ４２およびレジスタ４８により形成される）インバータならびに（トランジスタ４４により形成される）出力放電スイッチは共に、出力電圧リード６４と接地リード７０との間に結合される出力放電回路を形成し得る。出力放電回路は、トランジスタ４２の制御電極により形成される入力を有する。

トランジスタ４０は、パストランジスタ３０のゲートと、トランジスタ４２の制御電極により形成される出力放電回路の入力との間に結合されるゲート電圧結合回路を形成し得る。トランジスタ４０の制御電極は、導体７８により搬送される基準電圧を受信し得、基準電圧は、入力電圧リード６２およびバイアス電圧リード６６により搬送される電圧の一方または両方とほぼ等しくし得る。基準電圧は、トランジスタ４０が三極管モードで動作するか、または飽和モードで動作するかを判定し得る。トランジスタ４０が三極管モードで動作しているとき、トランジスタ４０は、導体７６により搬送されるパストランジスタゲート電圧とほぼ等しい電圧をトランジスタ４０のソース電極で出力し得る。トランジスタ４０が飽和モードで動作しているとき、トランジスタ４０は、パストランジスタゲート電圧の大きさに関係なく、トランジスタ４０のゲート電極の電圧より低い電圧を出力し得る。

トランジスタ３８は、（トランジスタ４２、４４、およびレジスタ４８により形成される）出力放電回路の入力と接地リード７０との間に結合されるゲート電圧放電スイッチを形成し得る。トランジスタ３８の制御電極に高電圧信号が印加されると、ゲート電圧放電スイッチは閉じ得、それにより、パストランジスタ３０のゲートと接地リード７０との間に電流導通経路を形成する。具体的には、電流導通経路（または放電経路）は、トランジスタ３８と４０の両方を通じて形成され得る。低電圧信号（例えば、ゼロボルト）がトランジスタ３８の制御電極に印加されると、ゲート電圧放電スイッチは開き得、それにより、パストランジスタ３０のゲートを接地リード７０から接続解除する。

トランジスタ３８により形成されるゲート電圧放電スイッチは、インバータ４６の出力により搬送される電圧によって制御され得、インバータ４６は、スイッチイネーブルリード６８により搬送される電圧によって制御され得る。スイッチイネーブルリード６８が低電圧を搬送することに応答して、インバータ４６は高電圧を出力し得、それにより、トランジスタ３８をオンにし、ゲート電圧放電経路を形成する。スイッチイネーブルリード６８が高電圧を搬送することに応答して、インバータ４６は低電圧を出力し得、それにより、トランジスタ３８をオフにし、パストランジスタ３０のゲートを接地リード７０から接続解除する。導体７８は、インバータ４６のための電力レールを形成し得る。導体７８により形成される電力レールにより搬送される電圧は、入力電圧リード６２およびバイアス電圧リード６６により搬送される電圧の一方または両方とほぼ等しくし得る。

トランジスタ３８、４０、およびインバータ４６は、制御回路を形成し得、制御回路は、トランジスタ４２、４４、およびレジスタ４８により形成される出力放電回路を制御する。制御回路は、パストランジスタ３０のゲート電圧に少なくとも部分的に基づいて、出力放電回路を制御し得、また、負荷スイッチ１４がディスエーブルされることに応答して（すなわち、スイッチイネーブルリードにより搬送される電圧が、ロー論理電圧に遷移することに応答して）、ゲート電圧放電経路を形成することにより、パストランジスタ３０のゲート電圧を放電し得る。

バイアス電圧リード６６および入力電圧リード６２の一方または両方に電圧が印加されると、ダイオード５４および５６は、バイアス電圧リード６６および入力電圧リード６２から、コンデンサ５０へのそれぞれの電流経路を形成し得、それにより、コンデンサ５０が充電され得る。それぞれバイアス電圧リード６６および入力電圧リード６２に電圧が印加されなくなると、ダイオード５４および５６は、コンデンサ５０が（ダイオード５４および５６を通じて）放電されるのを防止し得る。

同様に、バイアス電圧リード６６および入力電圧リード６２の一方または両方に電圧が印加されると、ダイオード５８および６０は、バイアス電圧リード６６および入力電圧リード６２から、コンデンサ５２へのそれぞれの電流経路を形成し得、それにより、コンデンサ５２が充電され得る。それぞれバイアス電圧リード６６および入力電圧リード６２に電圧が印加されなくなると、ダイオード５８および６０は、コンデンサ５２が（ダイオード５８および６０を通じて）放電されるのを防止し得る。

少なくとも一つの例示的な動作において、負荷スイッチ１４がイネーブルされ、入力電圧リード６２およびバイアス電圧リード６６の両方に電力が供給される。負荷スイッチ１４をイネーブルするために、スイッチ制御回路（例えば、図１におけるスイッチ制御回路１８）が、スイッチイネーブルリード６８のハイ論理電圧をアサートする。ハイ論理電圧を受信することに応答して、ゲート制御回路３２は、導体７２を介して、ゲートドライバ３４にパストランジスタ３０をオンにさせる信号を出力する。チャージポンプ３６は、バイアス電圧リード６６により搬送される電圧に基づいて、パストランジスタ３０をオンにするために十分な電圧を生成し、ゲートドライバ３４の電力入力に電圧を出力する。ゲート制御回路３２から導体７２を介して信号を受信することに応答して、ゲートドライバ３４は、パストランジスタ３０をオンにするために十分な電圧を生成する。パストランジスタ３０がオンになり、それにより、入力電圧リード６２と出力電圧リード６４との間の電流導通経路を形成する。

インバータ４６は、入力電圧リード６２およびバイアス電圧リード６６の一方または両方によって給電される。スイッチイネーブルリード６８により搬送されるハイ論理電圧を受信することに応答して、インバータ４６はトランジスタ３８のゲート電極にロー論理電圧を出力し、これがトランジスタ３８をオフにする。その結果、パストランジスタ３０のゲート電極は、接地リード７０から接続解除される（すなわち、パストランジスタ３０のゲート電極と接地リード７０の間に電流経路が形成されない）。パストランジスタ３０がオンにされるとき、入力電圧リード６２およびバイアス電圧リード６６により供給される電圧は、パストランジスタ３０のゲート電極の電圧より低いものであり得る。それゆえ、導体８２の電圧がトランジスタ４０をカットオフするのに十分な電圧に到達するまで、トランジスタ４０は、飽和状態で動作し得、導体８２を充電し得る。トランジスタ４０は、トランジスタ４０のゲート電極の電圧にほぼ等しく、トランジスタ４０のゲートターンオン閾値電圧より低い電圧レベルまで、導体８２を充電し得る。この電圧は、トランジスタ４２をオンにするのに十分であり得る。

トランジスタ４２およびレジスタ４８により形成されるインバータは、入力電圧リード６２およびバイアス電圧リード６６の一方または両方によって給電される。比較的高い電圧がトランジスタ４０によって提供されることに応答して、トランジスタ４２が、オンになり、レジスタ４８と接地リード７０との間に電流経路を形成する。これが、レジスタ４８の両端で電圧降下を生じさせ、また、トランジスタ４４のゲート電極においてロー論理電圧を生成させる。ゲート電極においてロー論理電圧を受信することに応答して、トランジスタ４４はオフにされたままであり、それにより、出力電圧リード６４から接地リード７０への放電経路の形成を防止する。

通常動作の間、負荷スイッチ１４がイネーブルされると、ダイオード５４および５６により、コンデンサ５０が、入力電圧リード６２およびバイアス電圧リード６６の一方または両方にほぼ等しい電圧レベルまで充電され得る。同様に、ダイオード５８および６０により、コンデンサ５２が、入力電圧リード６２およびバイアス電圧リード６６の一方または両方にほぼ等しい電圧レベルまで充電され得る。

少なくとも一つのその他の例示的な動作において、負荷スイッチ１４がディスエーブルされ、入力電圧リード６２およびバイアス電圧リード６６の両方に電力が供給され続ける。負荷スイッチ１４をディスエーブルするため、スイッチ制御回路（例えば、図１におけるスイッチ制御回路１８）が、スイッチイネーブルリード６８上でロー論理電圧をアサートする。ロー論理電圧を受信することに応答して、ゲート制御回路３２は、導体７２を介して、ゲートドライバ３４にパストランジスタ３０をオンにするために十分な電圧を生成するのを停止させる信号を出力する。トランジスタ３８および４０を通じて放電経路が形成されるまで、および、パストランジスタ３０のゲート電極が、パストランジスタ３０をオフにするために十分に放電されるまで、パストランジスタ３０は、初期はオンにされたままであり得る。

インバータ４６は、入力電圧リード６２およびバイアス電圧リード６６の一方または両方によって給電される。スイッチイネーブルリード６８により搬送されるロー論理電圧を受信することに応答して、インバータ６２は、トランジスタ３８のゲート電極にハイ論理電圧を出力し、これが、トランジスタ３８をオンにする。その結果、電流導通経路（例えば、放電経路）が、パストランジスタ３０のゲート電極と接地リード７０との間に形成される。負荷スイッチ３４が初めにディスエーブルされるとき、入力電圧リード６２およびバイアス電圧リード６６により供給される電圧は、初期はパストランジスタ３０のゲート電極の電圧より低いものであり得る。それゆえ、トランジスタ４０は、初期は飽和モードで動作し得、トランジスタ４０のゲートの電圧より低いが、依然としてトランジスタ４２をオンに維持するために十分な電圧まで、導体８２を充電し得る。

パストランジスタ３０のゲート電極が放電し続けるので、パストランジスタ３０のゲート電圧は、飽和モードにおける動作から、代わりに三極管モードにおける動作へ、トランジスタ４０の遷移を引き起こすために十分な量だけ、トランジスタ４０のゲートの電圧より低くなり得る。三極管モードで動作することに応答して、トランジスタ４０は、パストランジスタ３０のゲート電極の電圧にほぼ等しい電圧レベルまで導体８２を充電し得、それにより、トランジスタ４０のソース電極をパストランジスタ３０のゲート電極に効果的に結合する。

パストランジスタ３０のゲート電極の放電の間、パストランジスタ３０はオフになり、それにより、出力電圧リード６４から入力電圧リード６２を接続解除する。パストランジスタ３０のゲート電極がさらに放電し続けるので、パストランジスタ３０のゲート電圧は、トランジスタ４２をオンに維持するために必要とされる電圧より低くなり得、それにより、トランジスタ４２をオフにさせる。トランジスタ４２がオフになることに応答して、トランジスタ４２のドレインは、バイアス電圧リード６６および入力電圧リード６２の一方または両方の電圧とほぼ等しい電圧まで充電され得る。この電圧は、トランジスタ４４をオンにするために十分であり、それにより、出力電圧リード６４と接地リード７０との間に電流導通経路（例えば、放電経路）を形成する。出力電圧リード６４に蓄積された電荷は、接地リード７０により形成される電流導通経路を通じて放電される。

上述のように、出力放電回路のアクティベート（例えば、トランジスタ４４をオンにすること）は、トランジスタ４２およびレジスタ４８により形成されるインバータが、トランジスタ４４をオンにするために十分に高い電圧にトランジスタ４４のゲートの電圧を上昇させることに依存する。トランジスタ４２およびレジスタ４８により形成されるインバータの電力レール（例えば、導体８４）に十分な電力が提供されない場合、インバータは、トランジスタ４４をオンに維持するために十分に高い電圧を生成することが不可能となり得、それにより、負荷スイッチ１４の出力が放電されるのを防止する。

負荷スイッチ１４は、出力放電回路の電力レール（例えば、導体８４）と接地リード７０との間に結合されるコンデンサ５０、ならびに、出力放電回路の電力入力と電力レール（例えば、導体８４）との間に結合されるダイオード５４および５６を含み得る。電力供給が負荷スイッチ１４に電力を供給している（例えば、入力電圧リード６２および／またはバイアス電圧リード６６を介して電力を供給している）とき、出力放電回路は、ダイオード５４、５６により形成される電流経路を介してコンデンサ５０を充電し得る。電力供給が入力電圧リード６２およびバイアス電圧リード６６に電力を供給しなくなるとき、ダイオード５４および５６は、コンデンサ５０が電流経路を通じて放電するのを防止し得、コンデンサ５０の蓄積された電荷が、電力供給が電力を供給しなくなった後の或る期間の間、出力放電スイッチを給電するために用いられ得る。このように、電力が負荷スイッチ１４に供給されなくなる場合でも、負荷スイッチ１４はＶＯＵＴを放電し続け得る。

図２における出力放電回路は、パストランジスタ３０のゲート電圧に少なくとも部分的に基づいて制御され得る。これにより、パストランジスタ３０がオフにされるまで、出力放電回路のアクティベートが遅延され得る。出力放電回路のための制御回路要素にパストランジスタ３０のゲート電圧を結合するとき、ゲート電圧結合回路（例えば、トランジスタ４０）が、パストランジスタのゲートの高電圧が制御回路を損傷するのを防止するために用いられ得る。トランジスタ４０は、入力電圧リード６２およびバイアス電圧リード６６の一方または両方により供給される基準電圧に基づいて動作し得る。基準電圧がトランジスタ４０に供給されない場合、パストランジスタ３０が依然としてオンにされている場合でも、トランジスタ４０は、出力放電回路をアクティベートさせ得、これは、望ましくないレベルの突入電流を引き起こすおそれがある。

コンデンサ５２は、トランジスタ４０の制御電極と接地リード７０との間に結合され得る。ダイオード５８および６０は、基準電圧入力（例えば、入力電圧リード６２およびバイアス電圧リード６６）とトランジスタ４０の制御電極との間に結合され得る。電力供給が負荷スイッチ１４に電力を供給している（例えば、入力電圧リード６２および／またはバイアス電圧リード６６を介して電力を供給している）とき、制御回路は、ダイオード５８、６０により形成される電流経路を介してコンデンサ５２を充電し得る。電力供給が入力電圧リード６２およびバイアス電圧リード６６に電力を供給しなくなるとき、ダイオード５８および６０は、電流経路を通じてコンデンサ５２が放電するのを防止し得、コンデンサ５２の蓄積された電荷が、電力供給が電力を供給しなくなった後の或る期間の間、トランジスタ４０に基準電圧を提供するために用いられ得、それにより、電力が基準電圧入力に供給されなくなった後であっても、トランジスタ４０が動作し続けることが可能となる。このように、電力が負荷スイッチ１４に供給されなくなる場合でも、パストランジスタ３０がオフになる後まで、出力放電回路のアクティベートが遅延され得る。

付加的な例において、負荷スイッチ１４の出力放電回路のための制御回路要素はまた、パストランジスタゲート放電回路（例えば、トランジスタ３８）を含み得、パストランジスタゲート放電回路は、負荷スイッチ１４がオフにされるとき、パストランジスタ３０のゲート電圧のための放電経路を形成する。そのような回路は、バッファ（例えば、インバータ４６）を含み得、バッファは、負荷スイッチ１４のイネーブル入力により制御され、また、負荷スイッチ１４のバイアス電圧リード６６および入力電圧リード６２の一方または両方により給電される。電力がインバータ４６に供給されなくなる場合、インバータ４６は低電圧を出力し得、これが、ゲート放電回路が、パストランジスタ３０のゲートのための放電経路を形成するのを防止し得、また、パストランジスタ３０が、ディスエーブルされたときにオフになるのを防止または遅延し得る。

コンデンサ５２は、インバータ４６の電力レール（例えば、導体７８）と接地リード７０との間に結合され得、ダイオード５８および６０は、負荷スイッチ１４の電力入力とインバータ４６の電力レールとの間に結合され得る。電力が負荷スイッチ１４に供給されなくなった後であっても、コンデンサ５２およびダイオード５８、６０により、インバータ４６が、トランジスタ３８に高い電圧を供給し続けることが可能となり得る。このように、電力が負荷スイッチ１４に供給されなくなる場合でも、パストランジスタ３０のゲートは放電され続け得る。

図２の例示的な負荷スイッチ１４は、出力放電回路の２つの電力入力にそれぞれ結合される２つのダイオード５４、５６を含む。その他の例において、より多いまたはより少ない電力入力およびダイオードが用いられ得る。例えば、単一の電力入力（例えば、入力電圧リード６２）および単一のダイオード（例えば、ダイオード５６）を残して、ダイオード５４およびバイアス電圧リード６６が取り除かれてもよい。別の例として、単一の電力入力（例えば、ダイオード５４）および単一のダイオード（例えば、バイアス電圧リード６６）を残して、入力電圧リード６２およびダイオード５６が取り除かれてもよい。

同様に、より多いまたはより少ない電力入力およびダイオードが、制御回路に結合されるダイオード５８、６０のために用いられ得る。例えば、単一の電力入力（例えば、入力電圧リード６２）および単一のダイオード（例えば、ダイオード６０）を残して、ダイオード５８およびバイアス電圧リード６６が取り除かれてもよい。別の例として、単一の電力入力（例えば、ダイオード５８）および単一のダイオード（例えば、バイアス電圧リード６６）を残して、入力電圧リード６２およびダイオード６０が取り除かれてもよい。

図３は、例示的な負荷スイッチ１４を含む別の例示的なシステム９０のブロック図である。システム９０は、（ａ）スイッチ制御回路１８が省かれていること、および、（ｂ）リード２６が、リード２０を介して電力供給１２に結合されることを除いて、図１のシステム１０と類似している。負荷スイッチユーザが、イネーブルピン（ＯＮピン）をＶＩＮに結合または連結し得、その結果、電力供給１２がオフにされると、負荷スイッチ１４はオフになり得る。

負荷スイッチ１４をディスエーブルするために、電力供給１２がオフにされ得る。しかし、電力供給１２がオフにされると、電力供給１２は、図２の入力電圧リード６２およびバイアス電圧リード６６への電力供給もオフにし得る。それにもかかわらず、電力がＶＩＮおよびＶＢＩＡＳに供給されなくなる場合であっても、図２の負荷スイッチ１４により、依然として、スイッチがスムーズにオフになること、および、出力放電回路がＶＯＵＴをシームレスに放電することが可能となり得る。従って、本開示の技法は、ＶＩＮおよびＶＢＩＡＳの一方または両方に負荷スイッチ１４のイネーブルピン（ＯＮ）を互いに結合することを設計者が望み得るシステムにおいて特に有用となる。

図４は、本開示に従った、負荷スイッチの出力放電回路を制御するための例示的な技法のフローチャートである。１００で、スイッチの出力放電回路の電力入力に電圧が印加されることに応答して、負荷スイッチ１４は、バッファの電力レールと接地リードとの間に結合されるコンデンサ５０を（電流経路を介して）充電する。出力放電回路の電力入力に電圧が印加されなくなることに応答して、負荷スイッチ１４は、（ａ）１０２で、コンデンサ５０が電流経路を通じて放電するのを防止し、（ｂ）１０４で、充電されたコンデンサに蓄積された電荷に基づいて、出力放電回路に電力を供給する。

再び図２を参照すると、集積回路（例えば、負荷スイッチ１４）が、入力電圧リード（例えば、６２）、出力電圧リード（例えば、６４）、入力電圧リードと出力電圧リードとの間に結合されるパストランジスタ（例えば、３０）、および、出力放電回路（例えば、４２、４４、４８、５０、５４、５６）を含む。出力放電回路は、電力入力（例えば、ＶＩＢＡＳおよびＶＩＮなど、ダイオード５４および５６の一方のアノード）、制御入力（例えば、トランジスタ４２のゲート電極）、出力電圧リードと接地リードとの間に結合される第１のトランジスタ（例えば、４４）を含む。第１のトランジスタは制御電極を有する。出力放電回路はさらに、電力入力に結合されるアノードを有するダイオード（例えば、５４または５６）、ダイオードのカソードと接地リードとの間に結合されるコンデンサ（例えば、５０）、ダイオードのカソードと第１のトランジスタ（例えば、４４）の制御電極との間に結合されるレジスタ（例えば、４８）、および、第１のトランジスタ（例えば、４４）の制御電極と接地リードとの間に結合される第２のトランジスタ（例えば、４２）を含む。第２のトランジスタ（例えば、４２）は、出力放電回路の制御入力に結合される制御電極を有する。

いくつかの例において、集積回路はさらに、スイッチイネーブルリード（例えば、６８）および制御回路（例えば、３８、４０、４６、５２、５８、６０）を含む。制御回路は、電力入力（例えば、ＶＩＢＡＳおよびＶＩＮなど、ダイオード５８および６０の一方のアノード）、および、パストランジスタのゲート電極と出力放電回路の制御入力（例えば、トランジスタ４２のゲート電極）との間に結合される第３のトランジスタ（例えば、４０）を含む。第３のトランジスタは制御電極を有する。制御回路はさらに、出力放電回路の制御入力（例えば、トランジスタ４２のゲート電極）と接地リードとの間に結合される第４のトランジスタ（例えば、３８）、および、スイッチイネーブルリードに結合される入力と、第４のトランジスタ（例えば、３８）の制御電極に結合される出力と、第３のトランジスタ（例えば、４０）の制御電極に結合される電力レールとを有するバッファ（例えば、４６）を含む。制御回路はさらに、第３のトランジスタ（例えば、４０）の制御電極と接地リードとの間に結合される第２のコンデンサ（例えば、５２）、ならびに、制御回路の電力入力に結合されるアノードと、第３のトランジスタの制御電極におよびバッファ（例えば、４６）の電力レール（例えば、導体７８）に結合されるカソードとを有する第２のダイオード（例えば、５８または６０）を含む。

本開示は、集積回路（例えば、負荷スイッチ１４）を説明し、集積回路は、入力電圧リード（例えば、６２）、出力電圧リード（例えば、６４）、入力電圧リードと出力電圧リードとの間に結合されるパストランジスタ（例えば、３０）、および、出力電圧リードと接地リードとの間に結合される出力放電回路（例えば、４２、４４、４８、５０、５４、５６）を含む。出力放電回路は、電力入力（例えば、ＶＩＢＡＳおよびＶＩＮなど、ダイオード５４および５６の一方のアノード）、電力入力に結合されるアノードを有するダイオード（例えば、５４または５６）、および、ダイオードのカソードと接地リードとの間に結合されるコンデンサ（例えば、５０）を含む。

いくつかの例において、出力放電回路はさらに、制御入力（例えば、トランジスタ４２のゲート電極）、および、出力電圧リードと接地リードとの間に結合されるスイッチ（例えば、４４）を含む。スイッチは、制御電極（例えば、トランジスタ４４のゲート）を有する。出力放電回路はさらに、出力放電回路の制御入力に結合される入力（例えば、トランジスタ４２のゲート電極）と、スイッチ（例えば、４４）の制御電極に結合される出力（例えば、トランジスタ４２のドレイン電極）と、ダイオード（例えば、５４または５６）のカソードに結合される電力レール（例えば、８４）とを有するバッファ（例えば、４２および４８）含む。

いくつかの例において、バッファ（例えば、４２および４８）はインバータである。さらなる例において、インバータは、ｎ型金属酸化物半導体（ＮＭＯＳ）インバータである。その他の例において、インバータは、非反転バッファで置換されてもよい。

いくつかの例において、集積回路はさらに、パストランジスタ（例えば、３０）のゲート電極と出力放電回路の制御入力（例えば、トランジスタ４２のゲート電極）との間に結合される制御回路（例えば、３８、４０、４６、５２、５８、６０）を含む。

さらなる例において、制御回路は、基準電圧入力（例えば、ＶＩＢＡＳおよびＶＩＮなど、ダイオード５８および６０の一方のアノード）、パストランジスタ（例えば、３０）のゲート電極と出力放電回路の制御入力（例えば、トランジスタ４２のゲート電極）との間に結合されるトランジスタ（例えば、４０）を含む。トランジスタ（例えば、４０）は制御電極を有する。制御回路はさらに、制御電極と接地リードとの間に結合される第２のコンデンサ（例えば、５２）、および、基準電圧入力に結合されるアノードと、トランジスタ（例えば、４０）の制御電極に結合されるカソードとを有する第２のダイオード（例えば、５８または６０）を含む。

いくつかの例において、基準電圧入力（例えば、ダイオード６０のアノード）は、入力電圧リード（例えば、６２）に結合される。付加的な例において、集積回路はさらに、バイアス電圧リード（例えば、６６）、バイアス電圧リードに結合されるチャージポンプ回路（例えば、３６）、および、チャージポンプ回路に結合される電力入力（例えば、７４）と、パストランジスタ（例えば、１２）のゲートに結合される出力（例えば、７６）とを有するゲート駆動回路（例えば、３４）を含む。制御回路はさらに、バイアス電圧リード（例えば、６６）に結合されるアノードと、トランジスタ（例えば、４０）の制御電極に結合されるカソードとを有する第３のダイオード（例えば、５８）を含む。

いくつかの例において、制御回路は、出力放電回路の制御入力（例えば、トランジスタ４２のゲート電極）と接地リードとの間に結合されるゲート電極放電回路（例えば、３８）を含む。さらなる例において、集積回路はさらに、スイッチイネーブルリード（例えば、６８）を含み、ゲート電極放電回路は、出力放電回路の制御入力と接地との間に結合されるトランジスタ（例えば、３８）を含む。そのような例では、制御回路はさらに、電力入力（ＶＩＢＡＳおよびＶＩＮなど、ダイオード５８および６０の一方のアノード）、スイッチイネーブルリード（例えば、６８）に結合される入力と、トランジスタ（例えば、３８）の制御電極に結合される出力と、電力レール（例えば、７８）とを有するバッファ（例えば、インバータ４６）、バッファの電力レールと接地リードとの間に結合される第２のコンデンサ（例えば、５２）、および、制御回路の電力入力に結合されるアノードと、バッファ（例えば、４６）の電力レールに結合されるカソードとを有する第２のダイオード（例えば、５８または６０）を含む。

いくつかの例において、制御回路の電力入力（例えば、ダイオード６０のアノード）は、入力電圧リード（例えば、６２）に結合される。さらなる例において、集積回路はさらに、バイアス電圧リード（例えば、６６）、バイアス電圧リードに結合されるチャージポンプ回路（例えば、３６）、チャージポンプ回路に結合される電力入力（例えば、７４）と、パストランジスタのゲートに結合される出力（例えば、７６）とを有するゲート駆動回路（例えば、３４）、および、バイアス電圧リード（例えば、６６）に結合されるアノードと、バッファ（例えば、４６）の電力レールに結合されるカソードとを有する第３のダイオード（例えば、５８）を含む。

いくつかの例において、出力放電回路はさらに、制御入力（例えば、トランジスタ４２のゲート電極）、出力電圧リードと接地リードとの間に結合されるスイッチ（例えば、４４）を含む。スイッチは、制御電極（例えば、トランジスタ４４のゲート電極）、ダイオード（例えば、５４または５６）のカソードとスイッチ（例えば、４４）の制御電極との間に結合される抵抗構成要素（例えば、４８）、および、スイッチ（例えば、４４）の制御電極と接地リードとの間に結合されるトランジスタ（例えば、４２）を有する。トランジスタ（例えば、４２）は、出力放電回路の制御入力に結合される制御電極（例えば、トランジスタ４２のゲート）を有する。

いくつかの例において、出力放電回路の電力入力（例えば、ダイオード５６のアノード）は、入力電圧リード（例えば、６２）に結合される。さらなる例において、集積回路はさらに、バイアス電圧リード（例えば、６６）、バイアス電圧リードに結合されるチャージポンプ回路（例えば、３６）、チャージポンプ回路に結合される電力入力（例えば、７４）と、パストランジスタ（例えば、１２）のゲートに結合される出力（例えば、７６）とを有するゲート駆動回路（例えば、３４）を含む。そのような例では、出力放電回路の電力入力（例えば、ダイオード５４のアノード）は、バイアス電圧リード（例えば、６６）に結合される。

いくつかの例において、出力放電回路はさらに、第２の電力入力（ＶＩＢＡＳおよびＶＩＮなど、ダイオード５４および５６の一方のアノード）、および、第２の電力入力に結合されるアノードを有する第２のダイオード（例えば、５４または５６）を含む。第２のダイオードのカソードが、コンデンサ（例えば、５０）に、および、第１のダイオード（例えば、５４または５６）のカソードに結合される。

急速な出力放電回路を備える負荷スイッチは、その部分が入力電力を失う場合、不適切に機能するおそれがある。ソリッドステートドライブなどのいくつかの用途において、出力が不適切に放電されると、下流の回路要素が不適切に停止される場合にデータ破壊が生じるおそれがある。

いくつかの例は、内部の電力供給を成すために大きなコンデンサを用いることがあり、これにより、外部電力供給が取り除かれた場合であっても、放電バッファが電力を有することが可能となる。例示の実施形態により、入力電力損失の後でも、出力放電が機能し続けることが可能となり得る。

また、例示的な実施形態により、デバイスへの電力供給の損失があっても、比較的大きな静電容量負荷（例えば、約２００μＦ）が負荷スイッチの出力に結合される場合に負荷スイッチユーザが負荷スイッチの出力を放電することが可能となり得る。

電力が印加される一方で負荷スイッチが放電されると、出力が放電され得、その結果、下流の回路要素で起こり得る問題が回避される。いくつかの例において、負荷スイッチユーザが、入力供給にイネーブルピン（ＯＮピン）を結合または連結し得、その結果、電力が降下するとき負荷スイッチは停止し得る。

いくつかの例において、負荷スイッチ１４の出力放電回路は、５０マイクロファラッド（μＦ）より大きいかまたはこれと等しい、例えば１００μＦまたは２００μＦより大きいかまたはこれと等しい、負荷静電容量（例えば、システム負荷１６の静電容量）を放電するように構成され得る。

いくつかの例は、ＶＩＮ供給が取り除かれる場合、ＶＯＵＴピンに連結される負荷コンデンサを放電し得る。さらなる例は、負荷スイッチがディスエーブルされるとき、ＶＢＩＡＳ（例えば、集積回路（ＩＣ）への電力供給）およびＶＩＮ（例えば、パストランジスタへの電圧）が降下している状態で、出力静電容量が放電されることを可能とし得る。付加的な例が、ＶＢＩＡが無くてもＶＩＮが利用可能であるとき、ＶＯＵＴをローに（例えば、接地に）プルし続け得、これが、安全機能として、および／または、データ破壊を防止するように、機能し得る。

また、例示的な実施形態が、上述の機能性のいくつかまたは全てに低い静止電流を提供し得る。こうした例示的な実施形態は、シュートスルー電流を防止するために出力放電回路が関与される前にＶＢＩＡＳ或いはＶＩＮが存在するとき、通過電力ＦＥＴ（例えば、トランジスタ３０）が完全にオフであることを確実にし得る。いくつかの例において、負荷スイッチが、ＶＩＮ或いはＶＢＩＡＳの損失の際、電力ＦＥＴのゲートプルダウンに給電するための回路を含み得る。さらなる例において、負荷スイッチが、ＶＩＮまたはＶＢＩＡＳ損失の事象においてインバータまたはバッファ電力供給のための電圧を保持するための回路を含み得る。

例示的な実施形態により、入力電力が突如消失する状態で、出力放電回路が、大きな静電容量負荷を放電することが可能となり得る。例えば、供給電圧損失の状態で、本開示に従って設計される出力放電回路が、１００μＦコンデンサの電圧を、１０ミリ秒（ｍｓ）未満、例えば約２ｍｓ未満で、ほぼゼロまで放電可能となり得る。

いくつかの例において、ダイオード５４、５６、５８、６０の一つまたは複数が、一つまたは複数のＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ）におけるｐ‐ｎ接合により形成される寄生ダイオードを用いて実装され得る。さらなる例において、インバータ４６は、共通ソーストランジスタ段で置換され得、共通ソーストランジスタ段は、（例えば、トランジスタにより）能動的にロードされるか、或いは、（例えば、レジスタにより）受動的にロードされる。付加的な例において、トランジスタ４２およびレジスタ４８は、受動的にロードされる共通ソース段を形成し得る。

いくつかの例において、本開示において説明される技法および回路要素は、一つまたは複数の集積回路またはその他のデバイスの任意の組合せにおいて実装され得る。

特許請求の範囲内で、説明される実施形態における改変が可能であり、他の実施形態が可能である。

Claims (5)

1. 集積回路であって、
   入力電圧リードと、
   出力電圧リードと、
   接地リードと、
   イネーブル入力リードと、
   前記入力電圧リードと前記出力電圧リードとの間に結合されるパストランジスタであって、前記イネーブル入力リードに結合される制御入力を有する、前記パストランジスタと、
   出力放電回路であって、
   前記出力電圧リードと前記接地リードとの間に結合される第１のトランジスタであって、制御入力を有する、前記第１のトランジスタと、
   前記入力電圧リードに結合されるアノードと、カソードとを有する第１のダイオードと、
   前記第１のダイオードのカソードと前記接地リードとの間に結合される第１のキャパシタであって、前記第１のトランジスタに電力供給するために用いられる電荷を蓄積する、前記第１のキャパシタと、
   前記第１のダイオードのカソードと前記第１のトランジスタの制御入力との間に結合される抵抗器と、
   前記第１のトランジスタの制御入力と前記接地リードとの間に結合される第２のトランジスタであって、前記イネーブル入力リードに結合される制御入力を有する、前記第２のトランジスタと、
   を含む、前記出力放電回路と、
   を含む、集積回路。
2. 請求項１に記載の集積回路であって、
   制御回路であって、
   前記パストランジスタの制御入力と前記第２のトランジスタの制御入力との間に結合される第３のトランジスタであって、制御入力を有する、前記第３のトランジスタと、
   前記第２のトランジスタの制御入力と前記接地リードとの間に結合される第４のトランジスタと、
   前記イネーブル入力リードに結合される入力と、前記第４のトランジスタの制御入力に結合される出力と、前記第３のトランジスタの制御入力に結合される電力レールとを有するバッファと、
   前記第３のトランジスタの制御入力と前記接地リードとの間に結合される第２のキャパシタと、
   前記入力電圧リードに結合されるアノードと、前記第３のトランジスタの制御入力と前記バッファの電力レールとに結合されるカソードとを有する第２のダイオードと、
   を含む、前記制御回路を更に含む、集積回路。
3. 方法であって、
   入力電圧リードに入力電圧を印加することと、
   前記入力電圧を印加することに応答して前記入力電圧リードと接地リードとの間に結合されるキャパシタを充電することと、
   前記入力電圧リードから前記入力電圧を取り除くことと、
   前記入力電圧を取り除くことに応答して放電トランジスタの制御入力に抵抗器を介して前記キャパシタに蓄積された電荷を供給することであって、前記放電トランジスタが出力電圧リードと前記接地リードとの間に結合される、前記電荷を供給することと、
   前記入力電圧を取り除いた後の或る時間の間に前記出力電圧リードと前記接地リードとの間を導通させるように前記キャパシタの電荷で前記放電トランジスタに電力供給することと、
   を含む、方法。
4. 請求項３に記載の方法であって、
   前記キャパシタを充電する間に前記放電トランジスタの制御入力を前記接地リードに結合することを更に含む、方法。
5. 請求項４に記載の方法であって、
   前記キャパシタを充電することが、前記入力電圧リードと前記キャパシタとの間に結合されるダイオードを介して前記キャパシタを充電することを含み、
   前記入力電圧を取り除くことが、前記ダイオードにより前記キャパシタの電荷が前記入力電圧リードに対して放電されることを防止することを含む、方法。

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