JP4313658B2 - インバータ回路 - Google Patents
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Description
図1は、本発明の実施の形態1に係るインバータ回路の構成を示す回路図である。図1では、複数相(通常は3相)のインバータ回路のうちの1相分の回路構成のみを示している。また、図1では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。インバータ回路は、電源電位VccとGND電位との間で直列に接続されたIGBT3(高圧側スイッチング素子)及びIGBT4(低圧側スイッチング素子)と、IGBT3,4の駆動をそれぞれ制御するためのHVIC1(高圧側駆動回路)及びLVIC2(低圧側駆動回路)とを備えている。
図4は、本発明の実施の形態2に係るインバータ回路の構成を示す回路図である。図4では、複数相のインバータ回路のうちの1相分の回路構成のみを示している。また、図4では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。本実施の形態2に係るインバータ回路では、IGBT3のターンオフに起因するサージ電圧を抑制するための素子として、図1に示したコンデンサ5、ダイオード6、及び抵抗7の代わりに、ダイオード10が配設されている。ダイオード10は、HVIC1、LVIC2、及びIGBT3,4とともに、DIP−IPM(Dual-In-Line Package Intelligent Power Module)9としてモジュール化されている。ダイオード10は、HVIC1のCOM端子に接続されたアノードと、DIP−IPM9の端子50に接続されたカソードとを有しており、HVIC1のCOM端子からGND電位に向かって順方向電流が流れる極性で、HVIC1のCOM端子とGND電位との間に接続されている。
図6は、図4に対応させて、本発明の実施の形態3に係るインバータ回路の構成を示す回路図である。本実施の形態3に係るインバータ回路では、図4に示した通常のダイオード10に代えて、ダイオード10と同じ極性で高速ダイオード11が配設されている。
図4又は図6に示したインバータ回路において、制御電源VDの電圧をVD0、ダイオード10又は高速ダイオード11の両端に印加されるサージ電圧をVR0とすると、HVIC1のVcc端子−COM端子間には電圧VD0+VR0が印加される。従って、サージ電圧VR0が過大で、HVIC1のVcc端子−COM端子間に定格電圧Vmを超える電圧が印加された場合、HVIC1が破壊する可能性がある。
上記実施の形態4で述べたように、図4又は図6に示したインバータ回路では、サージ電圧VR0が過大で、HVIC1のVcc端子−COM端子間に定格電圧Vmを超える電圧が印加された場合、HVIC1が破壊する可能性がある。
図9は、図4に対応させて、本発明の実施の形態6に係るインバータ回路の第1の構成を示す回路図である。図4にはダイオード10が1個のみ示されているが、実際にはインバータ回路は複数相(通常は3相)から成る回路構成を有しており、HVIC1及び制御電源VDも各相ごとに個別に配設されている。従って、図4に示したダイオード10も、各相のHVIC1に対応して個別に配設されている。
図13は、本発明の実施の形態7に係るインバータ回路の構成を示す回路図である。図13では、複数相のインバータ回路のうちの1相分の回路構成のみを示している。また、図13では、インバータ回路のうち、主に本発明に関連する部分のみを抽出して示している。本実施の形態7に係るインバータ回路では、IGBT3のターンオフに起因するサージ電圧を抑制するための素子として、図1に示したコンデンサ5、ダイオード6、及び抵抗7の代わりに、ダイオード21が配設されている。ダイオード21は、DIP−IPM20の外部に配設されており、ブートストラップ電源コンデンサ100に接続されたアノードと、DIP−IPM20の端子53に接続されたカソードとを有している。端子53は、HVIC1のVDB端子に接続されている。これにより、ダイオード21は、IGBT3のエミッタとHVIC1のVDB端子との間において、エミッタからVDB端子に向かって順方向電流が流れる極性で、ブートストラップ電源コンデンサ100に直列に接続されている。
Claims (7)
- 電源電位とGND電位との間で直列に接続された、高圧側スイッチング素子及び低圧側スイッチング素子と、
ダイオードと、
前記ダイオードを介して前記GND電位に接続され、低電位側内部回路の基準電位を与える端子(以下「COM端子」)と、前記高圧側スイッチング素子の電流流出端子とブートストラップ電源コンデンサを介して接続された端子(以下「VDB端子」)とを有する、高圧側駆動回路と
を備え、
前記ダイオードは、前記COM端子から前記GND電位に向かって順方向電流が流れる極性で、前記COM端子と前記GND電位との間に接続されることによって、前記高電圧側スイッチング素子のターンオフに起因して負のサージ電圧が前記VDB端子に印加された際に生じる前記COM端子−前記VDB端子間の電圧をクランプする、インバータ回路。 - 前記ダイオードは高速ダイオードである、請求項1に記載のインバータ回路。
- 前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記COM端子は、互いに共通に接続されており、
前記ダイオードは、複数相の前記高圧側駆動回路に共通して、1個のみ設けられている、請求項1又は2に記載のインバータ回路。 - 前記高圧側駆動回路は、低電位側内部回路の駆動電源が供給される端子(以下「Vcc端子」)をさらに有し、
前記COM端子に接続されたアノードと、前記Vcc端子に接続されたカソードとを有するツェナーダイオードをさらに備える、請求項1又は2に記載のインバータ回路。 - 前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記COM端子は、互いに共通に接続されており、
前記ダイオード及び前記ツェナーダイオードは、複数相の前記高圧側駆動回路に共通して、それぞれ1個のみ設けられている、請求項4に記載のインバータ回路。 - 前記ダイオードはツェナーダイオードである、請求項1に記載のインバータ回路。
- 前記高圧側駆動回路は、前記インバータ回路の各相ごとに個別に設けられており、
各相の前記高圧側駆動回路が有する前記COM端子は、互いに共通に接続されており、
前記ツェナーダイオードは、複数相の前記高圧側駆動回路に共通して、1個のみ設けられている、請求項6に記載のインバータ回路。
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