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Die
vorliegende Erfindung bezieht sich auf eine Inverterschaltung.
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Eine
Inverterschaltung beinhaltet im allgemeinen Hochspannungs- und Niederspannungsschaltelemente,
die zwischen ein Versorgungspotential und ein GND-Potential in Serie
geschaltet sind, sowie Hochspannungs- und Niederspannungstreiberschaltungen
zum jeweiligen Ansteuern der Hochspannungs- und Niederspannungsschaltelemente. Die
herkömmlich
verwendete Inverterschaltung ist beschrieben z.B. in den japanischen
Patentoffenlegungsschriften JP 2003-178895, JP 9-219977 (1997),
JP 10-42575 (1998)
und in der PCT-Veröffentlichung
WO 01/59918.
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Die
herkömmliche
Inverterschaltung steht vor dem folgenden Problem.
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Zu
der Zeit, zu der das Hochspannungsschaltelement ausgeschaltet wird,
wird die Inverterschaltung in einen Freilaufmodus einer Freilaufdiode (FWD)
gesetzt, die invers-parallel zu dem Niederspannungsschaltelement
geschaltet ist (FWD des unteren Arms). Zu dieser Zeit wird an einem
Ausgangsanschluss der Inverterschaltung ein negativer Spannungsstoß erzeugt,
deren Spannung gleich dem Produkt von di/dt während des Ausschaltens des
Hochspannungsschaltelementes und einer Induktivität in einer
Freilauf schleife der FWD des unteren Arms ist. Dieser Spannungsstoß kann,
wenn er auf einem vorbestimmten Pegel oder darüber ist, einen Ausfall oder
eine Fehlfunktion der Hochspannungstreiberschaltung verursachen.
Ein höherer Schaltstrom
erzeugt wahrscheinlich ein Anwachsen des Spannungsstoßes, wodurch
Schwierigkeiten beim Erreichen einer großen Strombelastbarkeit der Inverterschaltung
verursacht werden.
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Es
ist daher Aufgabe der vorliegenden Erfindung, eine Inverterschaltung
bereitzustellen, die einen von dem Ausschalten eines Hochspannungsschaltelementes
verursachten negativen Spannungsstoß unterdrücken kann.
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Die
Aufgabe wird gelöst
durch eine Inverterschaltung nach Anspruch 1, 2 oder 9. Weiterentwicklungen
der Erfindungen sind in den Unteransprüchen gekennzeichnet.
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Gemäß einem
Aspekt der vorliegenden Erfindung beinhaltet die Inverterschaltung
ein Hochspannungsschaltelement und ein Niederspannungsschaltelement,
eine Hochspannungstreiberschaltung, einen Kondensator, eine Diode
und einen Widerstand. Das Hochspannungs- und das Niederspannungsschaltelement
sind in Serie zwischen ein Versorgungspotential und ein GND-Potential
geschaltet. Die Hochspannungstreiberschaltung hat einen mit einem
Stromabgabeanschluss des Hochspannungsschaltelementes verbundenen
Anschluss, während
der Stromabgabeanschluss des Hochspannungsschaltelementes ein Referenzpotential
einer inneren Hochpotentialschaltung bereitstellt. Der Anschluss
der Hochspannungstreiberschaltung wird als ein Anschluss VS bezeichnet
werden. Die Diode ist mit dem Kondensator zwischen dem Anschluss
VS und dem GND-Potential in Serie geschaltet mit einer solchen Polarität, dass
ein Vorwärtsstrom
von dem GND-Potential
zu dem Anschluss VS fließt.
Der Widerstand ist ent weder zu der Diode oder zu dem Kondensator
oder zu beiden parallel geschaltet.
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Ein
negativer Spannungsstoß als
Folge des Ausschaltens des Hochspannungsschaltelementes wird dementsprechend
unterdrückt.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung beinhaltet der Inverter
ein Hochspannungsschaltelement und ein Niederspannungsschaltelement,
eine Hochspannungstreiberschaltung und eine Diode. Das Hochspannungs-
und das Niederspannungsschaltelement sind zwischen ein Versorgungspotential
und ein GND-Potential in Serie geschaltet. Die Hochspannungstreiberschaltung
besitzt einen Anschluss, der mit dem GND-Potential verbunden ist,
während
er ein Referenzpotential einer inneren Niederpotentialschaltung
bereitstellt. Der Anschluss wird als ein Anschluss COM bezeichnet.
Die Diode ist zwischen den Anschluss COM und das GND-Potential geschaltet
mit einer solchen Polarität, dass
ein Vorwärtsstrom
von dem Anschluss COM zu dem GND-Potential fließt.
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Dementsprechend
wird ein von einem Ausschalten des Hochspannungsschaltelementes
verursachter Spannungsstoß unterdrückt.
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Gemäß noch einem
anderen Aspekt der vorliegenden Erfindung beinhaltet die Inverterschaltung ein
Hochspannungsschaltelement und ein Niederspannungsschaltelement,
eine Hochspannungstreiberschaltung und eine Diode. Das Hochspannungs- und
das Niederspannungsschaltelement sind zwischen ein Versorgungspotential
und ein GND-Potential in Serie geschaltet. Die Hochspannungstreiberschaltung
besitzt ein über
einen Bootstrap-Spannungsversorgungskondensator mit einem Stromabgabeanschluss
des Hochspannungselements verbundenen Anschluss. Der Anschluss der
Hochspannungstreiberschaltung wird als ein Anschluss VDB bezeichnet.
Die Diode ist mit einem Bootstrap-Spannungsversorgungskondensator
zwischen dem Stromabgabeanschluss und dem Anschluss VDB in Serie
geschaltet mit einer solchen Polarität, das ein Vorwärtsstrom
von dem Stromabgabeanschluss zu dem Anschluss VDB fliest.
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Dementsprechend
wird ein von einem Abschalten des Hochspannungsschaltelementes verursachter
Spannungsstoß unterdrückt.
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Weitere
Merkmale und Zweckmäßigkeiten der
Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der beigefügten Zeichnungen.
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Von
den Figuren zeigen:
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1 einen
Schaltplan, der den Aufbau einer Inverterschaltung gemäß einer
ersten bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt;
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2 einen
Schaltplan, der schematisch den Aufbau innerhalb eines HVIC zeigt;
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3 einen
der in 1 entsprechenden Schaltplan, der den Aufbau einer
Inverterschaltung gemäß einer
Abwandlung der ersten bevorzugten Ausführungsform zeigt;
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4 einen
Schaltplan, der den Aufbau einer Inverterschaltung nach einer zweiten
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt;
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5 einen
Schaltplan, der den Aufbau innerhalb einer Pegelschiebeschaltung
aus 2 zeigt, wenn eine Diode mit einem Anschluss COM des
HVIC verbunden ist;
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6 einen 4 entsprechenden
Schaltplan, der den Aufbau einer Inverterschaltung nach einer dritten bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt;
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7 einen 4 oder 6 entsprechenden
Schaltplan, der den Aufbau einer Inverterschaltung nach einer vierten
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt;
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8 einen 4 oder 6 entsprechenden
Schaltplan, der den Aufbau einer Inverterschaltung nach einer fünften bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt;
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9 einen 4 entsprechenden
Schaltplan, der einen ersten Aufbau einer Inverterschaltung nach
einer sechsten bevorzugten Ausführungsform der
vorliegenden Erfindung zeigt;
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10 einen 6 entsprechenden
Schaltplan, der einen zweiten Aufbau einer Inverterschaltung nach
der sechsten bevorzugten Ausführungsform
zeigt;
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11 einen 7 entsprechenden
Schaltplan, der einen dritten Aufbau einer Inverterschaltung nach
einer sechsten bevorzugten Ausführungsform zeigt;
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12 einen 8 entsprechenden
Schaltplan, der einen vierten Aufbau einer Inverterschaltung nach
der sechsten bevorzugten Ausführungsform
zeigt;
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13 einen
Schaltplan, der den Aufbau einer Inverterschaltung nach einer siebten
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt; und
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14 einen
Schaltplan, der den Aufbau innerhalb der Pegelschiebeschaltung aus 2 zeigt, wenn
eine Diode mit einem Anschluss VDB des HVIC verbunden ist.
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Erste bevorzugte
Ausführungsform
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1 ist
ein Schaltplan, der den Aufbau einer Inverterschaltung nach einer
ersten bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Die Inverterschaltung ist für zwei oder
mehr Phasen (im allgemeinen drei Phasen), wohingegen 1 den
Aufbau einer Einzelphasenschaltung zeigt. Der Aufbau aus 1 ist
ein herausgegriffener Abschnitt von der Inverterschaltung, der hauptsächlich relevant für die vorliegende
Erfindung ist. Die Inverterschaltung beinhaltet eine Serienschaltung
eines IGBT (Hochspannungsschaltelement) 3 und eines IGBT (Niederspannungsschaltelement) 4 zwischen
einem Versorgungspotential Vcc und einem GND-Potential, sowie ein
HVIC (Hochspannungstreiberschaltung) 1 und LVIC (Niederspannungstreiberschaltung) 2 zum jeweiligen
Ansteuern der IGBTs 3 und 4.
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2 ist
ein Schaltplan, der den Aufbau innerhalb des HVIC 1 schematisch
zeigt. Mit Bezug auf 2 beinhaltet der HVIC 1 eine
Eingangsschaltung, eine Einzelschrittschaltung, eine Pegelschiebeschaltung,
eine Steuerleistungsverringerungsschutzschaltung und eine Treiberschaltung.
Der Aufbau innerhalb des in 2 dargestellten
HVIC 1 ist der später beschriebenen
zweiten bis siebten bevorzugten Ausführungsformen gemein.
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Mit
Bezug auf die 1 und 2 besitzt der
HVIC 1 Anschlüsse
Vcc, PIN, COM, VDB, HO und VS. Der Anschluss Vcc empfängt eine
Leistung von einer externen Steuerspannungsversorgung VD von etwa
15V, um eine innere Niederspannungsschaltung des HVIC 1 (einschließlich der
in 2 gezeigten Eingangsschaltung und Einzelschrittschaltung)
anzutreiben. Der Anschluss PIN empfängt ein Eingangssignal von
einem externen Kleinrechner. Der Anschluss COM ist mit dem GND-Potential
verbunden und dient der Versorgung eines Referenzpotentials der
inneren Niederspannungsschaltung. Der Anschluss VDB ist über einen
Bootstrap-Spannungsversorgungskondensator 100 mit dem Emitter (Stromabgabeanschluss).
des IGBT 3 verbunden. Der Anschluss HO ist mit dem Gate
des IGBT 3 verbunden. Der Anschluss VS ist mit dem Emitter
des IGBT 3 verbunden und dient der Bereitstellung eines Referenzpotentials
der inneren Hochpotentialschaltung (einschließlich der Steuerleistungsverringerungsschutzschaltung
und der Treiberschaltung, die in 2 gezeigt
sind).
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Mit
Bezug auf 1 beinhaltet die Inverterschaltung
den Bootstrap-Spannungsversorgungskondensator 100, der
von der Steuerspannungsversorgung VD geladen wird, wenn der IGBT 4 in
dem Durchlasszustand ist. Wenn der IGBT 3 in dem Durchlasszustand
ist, liefert der Bootstrap-Spannungsversorgungskondensator 100 Leistung
an den HVIC 1 zum Treiben der inneren Hochspannungsschaltung über den
Anschluss VDB.
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Die
Inverterschaltung beinhaltet weiter einen Kondensator 5,
eine Diode 6 und einen Widerstand 7. Der Kondensator 5 ist
zwischen den Anschluss VS und das GND-Potential geschaltet. Die
Diode 6 ist zwischen dem Anschluss VS und dem GND-Potential in Serie
mit dem Kondensator 5 geschaltet mit einer solchen Polarität, dass
ein Vorwärtsstrom
von dem GND-Potential
zu dem Anschluss VS fließt.
Der Widerstand 7 ist parallel zu dem Kondensator 5 geschaltet.
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Wenn
der Anschluss PIN des HVIC ein Ein-Signal (Hochpegelsignal) empfängt, wird
der IGBT 3 eingeschaltet, so dass er, wie in 1 dargestellt,
das Fließen
eines Stroms I1 bewirkt. Wenn der Anschluss PIN danach ein Aus-Signal
(Niederpegelsignal) empfängt,
wird der IGBT 3 ausgeschaltet, so dass, wie in 1 dargestellt
der Fluss eines Stroms I2 wirkt wird. Im Moment des Flusses des
Strom I2 wird ein negativer Spannungsstoss erzeugt, welcher das
Produkt von di/dt während
des Aus schaltens des IGBT 3 und einer Induktivität in der
in 1 gezeigten fett gezeichneten Verbindungsleitung
ist.
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Wie
bei der Beschreibung des Standes der Technik diskutiert, kann ein
Spannungsstoß auf
einem übermäßigen Pegel
einen Ausfall oder eine Fehlfunktion des HVIC 1 bewirken.
Als Antwort wird der Inverterschaltung der ersten bevorzugten Ausführungsform
erlaubt, einen Spannungsstoß zu
unterdrücken
durch eine Reihenschaltung des Kondensators 5 und der Diode 6 zwischen
dem Anschluss VS und dem GND-Potential. Weiter kann, da die erste
bevorzugte Ausführungsform
den Fluss eines Gleichstroms verhindert, die Inverterschaltung gebildet
sein durch den preiswerten Kondensator 5 und die Diode 6.
Die erste bevorzugte Ausführungsform verwendet
weiter charakteristisch den Widerstand 7, um in dem Kondensator 5 gespeicherte
elektrische Ladungen zu entladen, die von einem Spannungsstoß resultieren,
um somit vorteilhaft eine Verringerung in der Spannungsstoßabsorption
durch den Kondensator 5 zu verhindern.
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3 ist
ein 1 entsprechender Schaltplan, der den Aufbau einer
Inverterschaltung nach einer Abwandlung der ersten bevorzugten Ausführungsform
zeigt. Der Aufbau aus 1 besitzt eine Parallelschaltung
des Widerstandes 7 und des Kondensators 5, wohingegen
ein alternativer Aufbau aus 3 eine Parallelschaltung
eine Widerstandes 8 und der Diode 6 besitzt. Als
weitere Alternative können
die Widerstände 7 und 8 beide
vorgesehen sein. Die in 3 gezeigte Inverterschaltung
liefert den gleichen Effekt, wie er von der Inverterschaltung aus 1 erreicht
wird.
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Zweite bevorzugte
Ausführungsform
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4 ist
ein Schaltplan, der den Aufbau einer Inverterschaltung nach einer
zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Die Inverterschaltung ist für 2 oder
mehr Phasen (im allgemeinen drei Phasen), wohin 4 den Aufbau
eine Einzelphasenschaltung zeigt. Der Aufbau aus 4 ist
ein herausgegriffener Abschnitt von der Inverterschaltung, der hauptsächlich relevant
für die
vorliegende Erfindung ist. Anstelle des Kondensators 5,
der Diode 6 und des Widerstandes 7, die in 1 gezeigt
sind, beinhaltet die Inverterschaltung der zweiten bevorzugten Ausführungsform
eine Diode 10 als ein Element zum Unterdrücken eines
Spannungsstoßes,
der von dem Ausschalten des IGBT 3 resultiert. Zusammen
mit dem HVIC 1, dem LVIC 2 und den IGBTs 3 und 4 ist
die Diode 10 als ein DIP-IPM (intelligentes Doppelreihengehäuseleistungsmodul) 9 modularisiert.
Die Diode 10 besitzt eine mit dem Anschluss COM des HVIC 1 verbundene
Anode und eine mit einem Anschluss 50 des DIP-IPM 9 verbundene
Kathode. Die Diode 10 ist zwischen dem Anschluss COM des
HVIC 1 und dem GND-Potential vorgesehen mit einer solchen
Polarität,
das ein Vorwärtsstrom
von dem Anschluss COM des HIVC 1 zu dem GND-Potential fließt.
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5 ist
ein Schaltplan, der den Aufbau innerhalb der Pegelschiebeschaltung
aus 2 zeigt, wenn die Diode 10 mit dem Anschluss
COM des HVIC 1 verbunden ist.
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Mit
Bezug auf 5 dient die Diode 10 der Bereitstellung
einer Spannungsklemmung (Rückwärtssperrung)
zwischen den Anschlüssen
COM und VDB, wenn der Anschluss VDB der Anwendung eines negativen
Spannungsstosses unterzogen wird, der von dem Ausschalten des IGBT 3 resultiert.
Als eine Folge bewirkt die zweite bevorzugte Ausführungsform
keine Anwendung eines Spannungsstoßes auf einem übermäßigen Pegel
zwischen den Anschlüssen
COM und VDB, während
der Fluss eines Stromes verhindert wird, wodurch der HVIC 1 vor
einem Ausfall oder einer Fehlfunktion geschützt wird.
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Dritte bevorzugte
Ausführungsform
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6 ist
ein 4 entsprechender Schaltplan, der den Aufbau einer
Inverterschaltung nach einer dritten bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Bei der Inverterschaltung der
dritten bevorzugten Ausführungsform
ist die in 4 gezeigte gewöhnliche
Diode 10 durch eine Schnellerholungsdiode 11 ersetzt,
welche die gleiche Polarität
wie die Diode 10 besitzt.
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Bei
der in 4 gezeigten Inverterschaltung empfängt die
Diode 10 durchgehend einen Schaltungsstrom des HVIC 1,
der von der Steuerspannungsversorgung VD geliefert wird. Wenn der
Anschluss VDB der Anwendungen des vorhergehenden negativen Spannungsstoßes unterzogen
wird (d.h., wenn die Diode 10 durch diesen negativen Spannungsstoß rückwärts vorgespannt
wird), wird der Spannungsstoß dementsprechend
zwischen den Anschlüssen
COM und VDB während
einer Erholungszeit der Diode 10 angelegt. Als Folge ist
die Fehlfunktion des HVIC 1 wahrscheinlich.
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Als
Antwort ist bei der Inverterschaltung der dritten bevorzugten Ausführungsform
die gewöhnliche
Diode 10, die in 4 gezeigt
ist, durch die Schnellerholungsdiode 11 ersetzt. Die Schnellerholungsdiode 11 benötigt eine
kürzere
Erholungszeit als die gewöhnliche
Diode 10, und damit hält
die Anwendung des Spannungsstoßes
zwischen den Anschlüssen
COM und VDB für
eine kürzere
Zeitspanne an, wodurch ein verbessertes Fehlfunktionsverhalten erreicht
wird.
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Vierte bevorzugte
Ausführungsform
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Bei
der in 4 oder 6 gezeigten Inverterschaltung
wird, die Spannung an der Steuerspannungsversorgung VD als VD0 kennzeichnend
und einen über
der Diode 10 oder die Schnellerholungsdiode 11 angelegten
Spannungsstoß als
VR0 kennzeichnend, eine Spannung von VD0 + VR0 zwischen den Anschlüssen Vcc
und COM des HIVC 1 angelegt. Wenn der Spannungsstoß VR0 einen übermäßigen Pegel
besitzt und somit eine Spannung zwischen den Anschlüssen Vcc
und COM des HVIC 1 angelegt wird, welche eine Nennspannung
Vm übersteigt,
ist der Ausfall des HVIC 1 wahrscheinlich.
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7 ist
ein 4 oder 6 entsprechender Schaltplan,
der den Aufbau einer Inverterschaltung nach einer vierten bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt. Bei der Inverterschaltung der
vierten bevorzugten Ausführungsform
ist die gewöhnliche
Diode 10 aus 4 oder die Schnellerholungsdiode 11 aus 6 durch
eine Zenerdiode 12 mit einer Zenerspannung Vz1 ersetzt, welche
die gleiche Polarität
wie die Diode 10 oder die Schnellerholungsdiode 11 besitzt.
Die Zenerspannung Vz1 der Zenerdiode 12 hat einen solchen
Pegel, dass die Summe der Spannungen VD0 und Vz1 nicht höher ist
als die Nennspannung Vm.
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Gemäß der Inverterschaltung
der vierten bevorzugten Ausführungsform
ist bei dem Ereignis der Anwendung eines Spannungsstosses auf einem übermäßigem Pegel
die Spannung zwischen den Anschlüssen
Vcc und COM des HVIC auf der Spannung VD0 + Vc1 geklemmt, die nicht
höher ist
als die Nennspannung Vm. Als Folge wird der Ausfall des HVIC 1 verhindert.
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Fünfte bevorzugte
Ausführungsform
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Wie
oben bei der vierten bevorzugten Ausführungsform beschrieben, ist,
wenn der Spannungsstoß VRO
einen übermäßigen Pegel
besitzt und somit eine Spannung, welche die Nennspannung Vm übersteigt,
zwischen den Anschlüssen
Vcc und COM des HVIC 1 angelegt wird, ein Ausfall des HVIC 1 wahrscheinlich.
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8 ist
ein 4 oder 6 entsprechender Schaltplan,
der den Aufbau einer Inverterschaltung gemäß einer fünften bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Die Inverterschaltung der fünften bevorzugten
Ausführungsform beinhaltet
weiter einer Zenerdiode 13 mit einer Zenerspannung Vz2
zusätzlich
zu der gewöhnlichen
Diode 10 aus 4 oder der Schnellerholungsdiode 11 aus 6 Die
Zenerdiode 13 hat eine mit dem Anschluss COM des HVIC 1 verbundene
Anode und eine mit dem Anschluss Vcc des HVIC 1 verbundene Kathode.
Die Zenerspannung Vz2 der Zenerdiode 13 besitzt einen Pegel,
der nicht höher
ist als die Nennspannung Vm zwischen den Anschlüssen Vcc und COM des HVIC 1.
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Gemäß der Inverterschaltung
der fünften
bevorzugten Ausführungsform
wird bei dem Ereignis der Anwendung eines Spannungsstoßes auf
einem übermäßigen Pegel
die Spannung zwischen den Anschlüssen
Vcc und COM des HVIC auf der Zenerspannung Vz2 geklemmt, die nicht
höher ist
als die Nennspannung Vm. Als Folge wird der Ausfall des HVIC 1 verhindert.
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Sechste bevorzugte
Ausführungsform
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9 ist
ein 4 entsprechender Schaltplan, der einen ersten
Aufbau einer Inverterschaltung nach einer sechsten bevorzugten Ausführungsform der
vorliegenden Erfindung zeigt. 4 zeigt
die Einzeldiode 10, wohingegen die Inverterschaltung tatsächlich einen
Aufbau für
zwei oder mehr Phasen (im allgemeinen drei Phasen) besitzt. Der
HVIC 1 und die Steuerleistungsversorgung VD sind für jede Phase vorgesehen.
Das heißt,
die Diode 10 aus 4 ist entsprechend
dem HVIC 1 für
jede Phase vorgesehen.
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Im
Gegensatz dazu sind bei der in 9 gezeigten
Inverterschaltung die Anschlüsse
COM der HVICs 1 für
die jeweiligen Phasen in einem DIP-IPM 15 miteinander verbunden.
Das heißt,
nur eine Steuerspannungsversorgung VD wird benötigt als eine gemeinsame Steuerspannungsversorgung
für die HVICs 1 für zwei oder
mehr Phasen, wobei somit entsprechend nur eine Diode 16 als
eine gemeinsame Diode für
die HVICs 1 für
die zwei oder mehr Phasen benötigt
wird. Die Diode 16 ist außerhalb des DIP-IPM 15 vorgesehen.
Die Diode 16 hat eine mit einem Anschluss 51 des
DIP-IPM 15 verbundene Anode und eine mit dem GND- Potential der Steuerspannungsversorgung
VD verbundene Kathode. Der Anschluss 51 ist mit den Anschlüssen COM
der HVICs 1 verbunden.
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10 ist
ein 6 entsprechender Schaltplan, der einen zweiten
Aufbau der Inverterschaltung nach der sechsten bevorzugten Ausführungsform zeigt.
Die Inverterschaltung aus 10 beinhaltet nur
eine Schnellerholungsdiode 17 als eine gemeinsame Diode
für die
HVICs 1 für
zwei oder mehr Phasen, welche die Schnellerholungsdiode 11 (6) ersetzt,
die entsprechend für
den HVIC 1 für
jede Phase vorgesehen ist.
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11 ist
ein 7 entsprechender Schaltplan, der einen dritten
Aufbau der Inverterschaltung nach der sechsten bevorzugten Ausführungsform zeigt.
Die Inverterschaltung aus 11 beinhaltet nur
eine Zenerdiode 18 als eine gemeinsame Diode für die HVICs 1 für zwei oder
mehr Phasen, welche die Zenerdiode 12 (7)
ersetzt, die entsprechend für
den HVIC 1 für
jede Phase vorgesehen ist.
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12 ist
ein 8 entsprechender Schaltplan, der einen vierten
Aufbau der Inverterschaltung nach der sechsten bevorzugten Ausführungsform zeigt.
Zusätzlich
zu den mit Bezug auf 9 oder 10 beschriebenen
vorhergehenden Merkmalen beinhaltet die Inverterschaltung aus 12 nur
eine Zenerdiode 19 als eine gemeinsame Diode für die HVICs 1 für zwei oder
mehr Phasen, welche die Zenerdiode 13 (8)
ersetzt, die entsprechend für
den HVIC 1 für
jede Phase vorgesehen ist. Die Zenerdiode 19 hat eine mit
dem Anschluss 51 des DIP-IPM 15 verbundene Anode
und eine Kathode, die mit einem Anschluss 52 des DIP-IPM 15 verbunden
ist, welcher eine Verbindung zu den Anschlüssen Vcc der HVICs 1 besitzt.
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Die
Inverterschaltung der sechsten bevorzugten Ausführungsform beinhaltet charakteristischerweise
die Diode 16, die Schnellerholungsdiode 17 oder
die Zenerdiode 18 oder 19, die jede als eine gemeinsame
Diode für
die HVICs 1 für
zwei oder mehr Phasen dient. Verglichen mit dem Aufbau, bei dem
diese Dioden für
jede Phase vorgesehen sind, verkörpert
die Inverterschaltung der sechsten bevorzugten Ausführungsform
einen einfacheren Aufbau.
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Siebte bevorzugte
Ausführungsform
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13 ist
ein Schaltplan, der den Aufbau einer Inverterschaltung gemäß einer
siebten bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Die Inverterschaltung ist für zwei oder
mehr Phasen (im allgemeinen drei Phasen) wohingegen 13 den
Aufbau einer Einzelphasenschaltung zeigt. Der Aufbau aus 13 ist
ein herausgegriffener Abschnitt von der Inverterschaltung, die hauptsächlich relevant
für die
vorliegende Erfindung ist. Anstelle des Kondensators 5,
der Diode 6 und des Widerstandes 7, die in 1 gezeigt
sind, beinhaltet die Inverterschaltung der siebten bevorzugten Ausführungsform
eine Diode 21 als ein Element zum Unterdrücken eines
Spannungsstoßes,
der von dem Ausschalten des IGBT 3 resultiert. Die Diode 21 ist außerhalb
eines DIP-IPM 20 vorgesehen. Die Diode 21 hat
eine mit dem Bootstrap-Spannungsversorgungskondensator 100 verbundene
Anode und eine mit einem Anschluss 53 des DIP-IPM 20 verbundene Kathode.
Der Anschluss 53 ist mit dem Anschluss VDB des HVIC 1 verbunden.
Die Diode ist somit mit dem Bootstrap-Spannungsversorgungskondensator 100 zwischen
dem Emitter des IGBT 3 und des Anschlusses VDB des HVIC 1 in
Serie geschaltet mit einer solchen Polarität, dass ein Vorwärtsstrom
von dem Emitter zu dem Anschluss VDB fließt.
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14 ist
ein Schaltplan, der den Aufbau innerhalb der Pegelschiebeschaltung
aus 2 zeigt, wenn die Diode 21 mit dem Anschluss
VDB des HVIC 1 verbunden ist.
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Wenn,
mit Bezug auf 14, ein negativer Spannungsstoß an den
Anschluss VDB angelegt wird, der von dem Ausschalten des IGBT 3 resultiert, wird
eine Diode 30 aus 14 in
Vorwärtsrichtung vorgepolt,
so dass ein Stromfluss in Abwesenheit der Diode 21 bewirkt
wird. Dies kann die Pegelverschiebung derart stören, dass eine Fehlfunktion
verursacht wird. Als Antwort dient bei der Inverterschaltung der
siebten bevorzugten Ausführungsform
die mit dem Anschluss VDB verbundene Diode 21 dazu, einen
solchen Stromfluss zu verhindern. Als Folge ist der HVIC 1 vor
einer Fehlfunktion geschützt.