KR20140104352A - 레벨 시프트 회로 - Google Patents

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KR20140104352A
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고스케 다카다
아츠시 이가라시
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세이코 인스트루 가부시키가이샤
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Abstract

(과제) 오동작하지 않는 레벨 시프트 회로를 제공한다.
(해결 수단) 입력 단자에 입력되는 제 1 전원 단자의 제 1 전원 전압의 신호를 제 2 전원 단자의 제 2 전원 전압의 신호로 변환하여 출력 단자에 출력하는 레벨 시프트 회로로서, 제 1 전원 전압이 소정 전압 미만이 되는 것을 검출하는 제어 회로를 구비하고, 제어 회로의 검출 신호에 의해, 레벨 시프트 회로의 출력 단자의 전압이 제 2 전원 전압 또는 접지 전압으로 고정되는 레벨 시프트 회로로 하였다.

Description

레벨 시프트 회로{LEVEL SHIFT CIRCUIT}
본 발명은, 반도체 장치에 탑재되는 레벨 시프트 회로에 관한 것이다.
종래의 레벨 시프트 회로에 관하여 설명한다. 도 2 는, 종래의 레벨 시프트 회로를 나타내는 회로도이다.
입력 전압 (VIN) 이 하이 레벨이 되면 (제 1 전원 전압 (VDD1) 이 되면), 인버터 (51) 에 의해, NMOS 트랜지스터 (52) 의 게이트 전압은 접지 전압 (VSS) 이 된다. 그러면, NMOS 트랜지스터 (52) 는 오프된다. 또, NMOS 트랜지스터 (53) 는 온되고, 출력 전압 (VOUT) 은 로우 레벨이 된다 (접지 전압 (VSS) 이 된다). 이 때, PMOS 트랜지스터 (54) 는 온되어 있고, 내부 노드 (N1) 의 전압은 제 2 전원 전압 (VDD2) 이 되어 있고, PMOS 트랜지스터 (55) 는 오프되어 있다.
또, 입력 전압 (VIN) 이 로우 레벨이 되면 (접지 전압 (VSS) 이 되면), 인버터 (51) 에 의해, NMOS 트랜지스터 (52) 의 게이트 전압은 제 1 전원 전압 (VDD1) 이 된다. 그러면, NMOS 트랜지스터 (52) 는 온되고, 내부 노드 (N1) 의 전압은 접지 전압 (VSS) 이 되고, PMOS 트랜지스터 (55) 는 온되고, 출력 전압 (VOUT) 은 하이 레벨이 된다 (제 2 전원 전압 (VDD2) 이 된다). 이 때, NMOS 트랜지스터 (53) 는 오프되어 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2012-134690호
그러나, 특허문헌 1 에서 개시된 기술에서는, 제 1 전원 전압 (VDD1) 이 회로의 최저 동작 전원 전압보다 낮아지면, 레벨 시프트 회로가 오동작하여, 출력 전압 (VOUT) 이 부정 (不定) 이 되어 버린다.
본 발명은, 상기 과제를 감안하여 이루어져, 오동작하지 않는 레벨 시프트 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 입력 단자에 입력되는 제 1 전원 단자의 제 1 전원 전압의 신호를 제 2 전원 단자의 제 2 전원 전압의 신호로 변환하여 출력 단자에 출력하는 레벨 시프트 회로로서, 제 1 전원 전압이 소정 전압 미만이 되는 것을 검출하는 제어 회로를 구비하고, 제어 회로의 검출 신호에 의해, 레벨 시프트 회로의 출력 단자의 전압이 제 2 전원 전압 또는 접지 전압으로 고정되는 레벨 시프트 회로로 하였다.
본 발명에 의하면, 제 1 전원 전압이 최저 동작 전원 전압보다 낮은 경우, 레벨 시프트 회로의 출력 전압은 제 2 전원 전압 또는 접지 전압에 강제적으로 고정되므로, 레벨 시프트 회로는 오동작하지 않는다.
도 1 은, 본 실시형태의 레벨 시프트 회로를 나타내는 회로도이다.
도 2 는, 종래의 레벨 시프트 회로를 나타내는 회로도이다.
이하, 본 발명의 실시형태에 관하여, 도면을 참조하여 설명한다.
먼저, 레벨 시프트 회로의 구성에 관하여 설명한다. 도 1 은, 레벨 시프트 회로를 나타내는 회로도이다. 여기서, 제 1 전원 단자의 전압은 제 1 전원 전압 (VDD1), 제 2 전원 단자의 전압은 제 2 전원 전압 (VDD2), 접지 단자의 전압은 접지 전압 (VSS) 이다. 레벨 시프트 회로는, 입력된 제 1 전원 전압 (VDD1) 의 신호를 제 2 전원 전압 (VDD2) 의 신호로 변환하여 출력한다.
레벨 시프트 회로는, 신호 처리 회로 (10) 및 제어 회로 (20) 를 구비한다. 신호 처리 회로 (10) 는, 인버터 (11), NMOS 트랜지스터 (12 ∼ 13), PMOS 트랜지스터 (14 ∼ 15) 및 스위치 (16 ∼ 17) 를 구비한다. 제어 회로 (20) 는, NMOS 트랜지스터 (21), 전류원 (22) 및 인버터 (23) 를 구비한다.
레벨 시프트 회로에 있어서, 신호 처리 회로 (10) 의 입력 단자는 레벨 시프트 회로의 입력 단자이다. 신호 처리 회로 (10) 의 출력 단자는 레벨 시프트 회로의 출력 단자이다. 신호 처리 회로 (10) 와 제어 회로 (20) 의 제 1 제어 신호 단자는 서로 접속된다. 신호 처리 회로 (10) 와 제어 회로 (20) 의 제 2 제어 신호 단자는 서로 접속된다.
신호 처리 회로 (10) 에 있어서, 인버터 (11) 의 입력 단자는 신호 처리 회로 (10) 의 입력 단자 및 NMOS 트랜지스터 (13) 의 게이트에 접속되고, 출력 단자는 NMOS 트랜지스터 (12) 의 게이트에 접속되고, 전원 단자는 제 1 전원 단자에 접속되고, 접지 단자는 접지 단자에 접속된다. NMOS 트랜지스터 (12) 의 소스는 접지 단자에 접속되고, 드레인은 내부 노드 (N1) 에 접속된다. NMOS 트랜지스터 (13) 의 소스는 접지 단자에 접속되고, 드레인은 내부 노드 (N2) 에 접속된다. 스위치 (16) 는 내부 노드 (N1) 와 접지 단자 사이에 설치된다. 스위치 (17) 는 신호 처리 회로 (10) 의 출력 단자와 내부 노드 (N2) 사이에 설치된다. PMOS 트랜지스터 (14) 의 게이트는 신호 처리 회로 (10) 의 출력 단자에 접속되고, 소스는 제 2 전원 단자에 접속되고, 드레인은 내부 노드 (N1) 에 접속된다. PMOS 트랜지스터 (15) 의 게이트는 내부 노드 (N1) 에 접속되고, 소스는 제 2 전원 단자에 접속되고, 드레인은 신호 처리 회로 (10) 의 출력 단자에 접속된다. 스위치 (16) 는, 신호 처리 회로 (10) 의 제 1 제어 신호 단자의 신호로 제어된다. 스위치 (17) 는, 신호 처리 회로 (10) 의 제 2 제어 신호 단자의 신호로 제어된다.
제어 회로 (20) 에 있어서, NMOS 트랜지스터 (21) 의 게이트는 제 1 전원 단자에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 내부 노드 (N3) 에 접속된다. 전류원 (22) 은, 제 2 전원 단자와 내부 노드 (N3) 사이에 설치된다. 인버터 (23) 의 입력 단자는 내부 노드 (N3) 및 제어 회로 (20) 의 제 1 제어 신호 단자에 접속되고, 출력 단자는 제어 회로 (20) 의 제 2 제어 신호 단자에 접속되고, 전원 단자는 제 2 전원 단자에 접속되고, 접지 단자는 접지 단자에 접속된다.
여기서, NMOS 트랜지스터 (21) 및 전류원 (22) 은 전압 검출 회로를 구성한다. 전압 검출 회로의 입력 단자는 NMOS 트랜지스터 (21) 의 게이트이고, 출력 단자는 내부 노드 (N3) 이다. 전압 검출 회로는, 제 1 전원 전압 (VDD1) 이 최저 동작 전원 전압과 소정 전압의 합계 전압이 되는 것을 검출한다. 또한 이 전압은, 전압 검출 회로의 임계값 전압이고, 레벨 시프트 회로가 실제로 동작할 수 없는 전원 전압 (최저 동작 전원 전압) 보다 소정 전압만큼 높은 전압이다. 이 소정 전압은, 반도체 장치의 사양에 따라 적절히 조정된다. 구체적으로는, NMOS 트랜지스터 (21) 의 임계값 전압 및 사이즈와 전류원 (22) 의 전류량이 적절히 조정됨으로써 전압 검출 회로의 임계값 전압이 조정된다.
다음으로, 제 1 전원 전압 (VDD1) 이 최저 동작 전원 전압보다 낮은 경우에서의 레벨 시프트 회로의 동작에 관하여 설명한다.
이 때, 제 1 전원 전압 (VDD1) 은 전압 검출 회로의 임계값 전압보다 낮다. 그러면, NMOS 트랜지스터 (21) 는 오프된다. 내부 노드 (N3) 의 전압은, 전류원 (22) 에 의해 풀업되어 제 2 전원 전압 (VDD2) 이 된다. 즉, 제 1 제어 신호가 제 2 전원 전압 (VDD2) 이 된다. 스위치 (16) 는 예를 들어 NMOS 트랜지스터이고, 게이트 전압이 제 2 전원 전압 (VDD2) 이 되면 스위치 (16) 는 온되므로, 내부 노드 (N1) 의 전압은 접지 전압 (VSS) 이 된다. 따라서, PMOS 트랜지스터 (15) 가 온되고, 출력 전압 (VOUT) 은 제 2 전원 전압 (VDD2) 으로 강제적으로 고정된다. 따라서, 제 1 전원 전압 (VDD1) 이 최저 동작 전원 전압보다 낮은 경우, 레벨 시프트 회로의 출력 전압 (VOUT) 은 제 2 전원 전압 (VDD2) 으로 강제적으로 고정되므로, 레벨 시프트 회로는 오동작하지 않는다.
내부 노드 (N3) 의 전압은 제 2 전원 전압 (VDD2) 이 되어 있으므로, 인버터 (23) 에 의해 제 2 제어 신호는 접지 전압 (VSS) 이 되어 있다. 스위치 (17) 는 예를 들어 NMOS 트랜지스터이고, 게이트 전압이 접지 전압 (VSS) 이 되어 있으므로, 스위치 (17) 는 오프되어 있다.
이와 같이, 제 1 전원 전압 (VDD1) 이 전압 검출 회로의 임계값 전압보다 낮은 경우, 레벨 시프트 회로의 출력 전압 (VOUT) 은 제 2 전원 전압 (VDD2) 으로 강제적으로 고정된다.
다음으로, 제 1 전원 전압 (VDD1) 이 최저 동작 전원 전압과 소정 전압의 합계 전압보다 높은 경우에 있어서의 레벨 시프트 회로의 동작에 관하여 설명한다.
이 때, 제 1 전원 전압 (VDD1) 은 전압 검출 회로의 임계값 전압보다 높다. 그러면, NMOS 트랜지스터 (21) 는 온된다. 내부 노드 (N3) 의 전압은 접지 전압 (VSS) 이 된다. 즉, 제 1 제어 신호가 접지 전압 (VSS) 이 되므로, 스위치 (16) 는 오프된다. 또, 인버터 (23) 에 의해, 제 2 제어 신호는 제 2 전원 전압 (VDD2) 이 되므로, 스위치 (17) 는 온된다.
여기서, 입력 전압 (VIN) 이 하이 레벨이 되면 (제 1 전원 전압 (VDD1) 이 되면), 인버터 (11) 에 의해, NMOS 트랜지스터 (12) 의 게이트 전압은 접지 전압 (VSS) 이 된다. 그러면, NMOS 트랜지스터 (12) 는 오프된다. 또, NMOS 트랜지스터 (13) 는 온되고, 출력 전압 (VOUT) 은 로우 레벨이 된다 (접지 전압 (VSS) 이 된다). 이 때, PMOS 트랜지스터 (14) 는 온되어 있고, 내부 노드 (N1) 의 전압은 제 2 전원 전압 (VDD2) 이 되어 있고, PMOS 트랜지스터 (15) 는 오프되어 있다.
또, 입력 전압 (VIN) 이 로우 레벨이 되면 (접지 전압 (VSS) 이 되면), 인버터 (11) 에 의해 NMOS 트랜지스터 (12) 의 게이트 전압은 제 1 전원 전압 (VDD1) 이 된다. 그러면, NMOS 트랜지스터 (12) 는 온되고, 내부 노드 (N1) 의 전압은 접지 전압 (VSS) 이 되고, PMOS 트랜지스터 (15) 는 온되고, 출력 전압 (VOUT) 은 하이 레벨이 된다 (제 2 전원 전압 (VDD2) 이 된다). 이 때, NMOS 트랜지스터 (13) 는 오프되어 있다.
이와 같이, 제 1 전원 전압 (VDD1) 이 전압 검출 회로의 임계값 전압보다 높은 경우, 레벨 시프트 회로의 출력 전압 (VOUT) 은 입력 전압 (VIN) 으로 결정된다.
또한, 전류원 (22) 은 풀업의 기능을 다하는 범위에서 한정되지 않는다. 예를 들어, 저항 소자여도 된다.
또, 스위치 (16) 및 스위치 (17) 에 대한 제어 신호는 교체되어도 되고, 또, 레벨 시프트 회로의 출력 단자와 내부 노드 (N1) 가 교체되어도 된다.
또, NMOS 트랜지스터 (21) 의 게이트는, 제 1 전원 단자에 직접 접속되어 있지만, 저항 분압 회로를 개재하여 접속되어도 된다.
10 … 신호 처리 회로
20 … 제어 회로
22 … 전류원
VDD1 ∼ VDD2 … 전원 전압
VSS … 접지 전압
VIN … 입력 전압
VOUT … 출력 전압

Claims (6)

  1. 입력 단자에 입력되는 제 1 전원 단자의 제 1 전원 전압의 신호를 제 2 전원 단자의 제 2 전원 전압의 신호로 변환하여 출력 단자에 출력하는 레벨 시프트 회로로서,
    상기 제 1 전원 전압이 소정 전압 미만이 되는 것을 검출하는 제어 회로를 구비하고,
    상기 제어 회로의 검출 신호에 의해, 상기 레벨 시프트 회로의 출력 단자의 전압이 상기 제 2 전원 전압 또는 접지 전압으로 고정되는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 입력 단자에 입력되는 신호가 제 1 전원 전압일 때에 상기 출력 단자의 전압을 상기 제 2 전원 전압으로 하는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 병렬로 접속된 제 1 스위치와,
    상기 입력 단자에 입력되는 신호가 제 1 전원 전압일 때에 상기 출력 단자의 전압을 상기 접지 전압으로 하는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터와 상기 출력 단자 사이에 접속된 제 2 스위치를 구비하고,
    상기 제어 회로의 검출 신호에 의해, 상기 제 1 스위치와 상기 제 2 스위치가 제어되는 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 2 항에 있어서,
    상기 제어 회로는,
    게이트는 상기 제 1 전원 단자에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 상기 제어 회로의 제 1 출력 단자에 접속되는 NMOS 트랜지스터와,
    상기 제 2 전원 단자와 상기 제어 회로의 제 1 출력 단자 사이에 설치되는 저항 소자와,
    상기 NMOS 트랜지스터의 드레인과 제 2 출력 단자 사이에 설치되는 인버터를 구비하고,
    상기 제 1 출력 단자의 신호로 상기 제 1 스위치를 제어하고, 상기 제 2 출력 단자의 신호로 상기 제 2 스위치를 제어하는 것을 특징으로 하는 레벨 시프트 회로.
  4. 반도체 장치에 탑재되는 레벨 시프트 회로에 있어서,
    신호 처리 회로와 제어 회로를 구비하고,
    상기 신호 처리 회로는,
    소스는 접지 단자에 접속되고, 드레인은 제 1 내부 노드에 접속되는 제 1 NMOS 트랜지스터와,
    소스는 접지 단자에 접속되고, 드레인은 제 2 내부 노드에 접속되는 제 2 NMOS 트랜지스터와,
    입력 단자는 상기 신호 처리 회로의 입력 단자 및 상기 제 2 NMOS 트랜지스터의 게이트에 접속되고, 출력 단자는 상기 제 1 NMOS 트랜지스터의 게이트에 접속되고, 전원 단자는 제 1 전원 단자에 접속되는 제 1 인버터와,
    상기 신호 처리 회로의 제 1 제어 신호 단자의 신호로 제어되고, 상기 제 1 내부 노드와 접지 단자 사이에 설치되는 제 1 스위치와,
    상기 신호 처리 회로의 제 2 제어 신호 단자의 신호로 제어되고, 상기 신호 처리 회로의 출력 단자와 상기 제 2 내부 노드 사이에 설치되는 제 2 스위치와,
    게이트는 상기 신호 처리 회로의 출력 단자에 접속되고, 소스는 제 2 전원 단자에 접속되고, 드레인은 상기 제 1 내부 노드에 접속되는 제 1 PMOS 트랜지스터와,
    게이트는 상기 제 1 내부 노드에 접속되고, 소스는 상기 제 2 전원 단자에 접속되고, 드레인은 상기 신호 처리 회로의 출력 단자에 접속되는 제 2 PMOS 트랜지스터를 구비하고,
    상기 제어 회로는,
    입력 단자는 상기 제 1 전원 단자에 접속되고, 제 1 전원 전압이 최저 동작 전원 전압과 소정 전압의 합계 전압이 되는 것을 검출하는 전압 검출 회로와,
    입력 단자는 상기 전압 검출 회로의 출력 단자 및 상기 제 1 제어 신호 단자에 접속되고, 출력 단자는 상기 제 2 제어 신호 단자에 접속되고, 전원 단자는 상기 제 2 전원 단자에 접속되는 제 2 인버터를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 4 항에 있어서,
    상기 전압 검출 회로는,
    게이트는 상기 제 1 전원 단자에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 상기 전압 검출 회로의 출력 단자에 접속되는 제 3 NMOS 트랜지스터와,
    상기 제 2 전원 단자와 상기 전압 검출 회로의 출력 단자 사이에 설치되는 저항 소자를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 5 항에 있어서,
    상기 전압 검출 회로의 임계값 전압은, 상기 합계 전압이 되도록 조정되어 있는 것을 특징으로 하는 레벨 시프트 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6719233B2 (ja) * 2016-03-07 2020-07-08 エイブリック株式会社 出力回路
CN109768795A (zh) * 2017-11-09 2019-05-17 恩智浦美国有限公司 低泄漏隔离单元
CN107861427B (zh) * 2017-11-14 2024-04-05 江西怡杉环保股份有限公司 信号处理装置和信号处理方法
TWI691167B (zh) * 2018-10-03 2020-04-11 新唐科技股份有限公司 位準轉換器
US11063593B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter enable
CN109861684B (zh) * 2019-01-25 2023-06-27 广州全盛威信息技术有限公司 跨电位的电平移位电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445210B2 (en) * 2000-02-10 2002-09-03 Matsushita Electric Industrial Co., Ltd. Level shifter
JP3743284B2 (ja) * 2000-12-13 2006-02-08 セイコーエプソン株式会社 半導体装置
KR100476725B1 (ko) * 2003-08-01 2005-03-16 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법
JP3884439B2 (ja) * 2004-03-02 2007-02-21 株式会社東芝 半導体装置
JP5095184B2 (ja) * 2006-11-22 2012-12-12 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
CN100561869C (zh) * 2007-05-23 2009-11-18 中芯国际集成电路制造(上海)有限公司 电平转换电路
US7675345B2 (en) * 2007-07-24 2010-03-09 Texas Instruments Incorporated Low-leakage level-shifters with supply detection
CN102270984B (zh) * 2011-07-01 2013-04-03 清华大学 一种正高压电平转换电路
US8643425B2 (en) * 2011-09-19 2014-02-04 Freescale Semiconductor, Inc. Level shifter circuit

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Publication number Publication date
CN103997334A (zh) 2014-08-20
JP2014160981A (ja) 2014-09-04
US20140232447A1 (en) 2014-08-21
US9030249B2 (en) 2015-05-12
TWI520486B (zh) 2016-02-01
TW201434266A (zh) 2014-09-01

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