JP6404718B2 - パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法 - Google Patents

パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法 Download PDF

Info

Publication number
JP6404718B2
JP6404718B2 JP2015000848A JP2015000848A JP6404718B2 JP 6404718 B2 JP6404718 B2 JP 6404718B2 JP 2015000848 A JP2015000848 A JP 2015000848A JP 2015000848 A JP2015000848 A JP 2015000848A JP 6404718 B2 JP6404718 B2 JP 6404718B2
Authority
JP
Japan
Prior art keywords
voltage
circuit
reset
power
comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015000848A
Other languages
English (en)
Other versions
JP2016127480A (ja
Inventor
征一郎 佐々木
征一郎 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2015000848A priority Critical patent/JP6404718B2/ja
Publication of JP2016127480A publication Critical patent/JP2016127480A/ja
Application granted granted Critical
Publication of JP6404718B2 publication Critical patent/JP6404718B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Power Sources (AREA)
  • Electronic Switches (AREA)

Description

本発明は、パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法に関する。
電源電圧ＶＤＤが供給されることによって駆動するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やメモリ等の被給電回路が搭載されている半導体装置には、パワーオンリセット回路が設けられている。不安定な状態の電源電圧ＶＤＤが被給電回路に供給されると被給電回路が誤動作してしまう虞があるため、パワーオンリセット回路は、電源電圧ＶＤＤが安定するまで被給電回路をリセット状態とし、電源電圧ＶＤＤが安定した場合にリセット状態を解除する。
近年、パワーオンリセット回路の消費電流の増大が問題視されており、特許文献１には、消費電流を低減可能なパワーオンリセット回路が開示されている。
図３には、消費電流を低減可能なパワーオンリセット回路１００が示されている。パワーオンリセット回路１００は、基準電圧生成回路Ｂ１、第１の電圧検出回路Ｄ１、第２の電圧検出回路Ｄ２及びスタンバイスイッチＭ１，Ｍ２を含む。なお、スタンバイスイッチＭ１，Ｍ２は何れもＮチャネル型ＭＯＳ電界効果トランジスタである。
なお、以下では、説明の便宜上、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称する。また、以下では、説明の便宜上、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称する。更に、以下では、説明の便宜上、ディプレッション型ＭＯＳ電界効果トランジタスタをＤＭＯＳトランジスタと称する。
第１の電圧検出回路Ｄ１は、抵抗分圧回路Ｗ１及びコンパレータＣ２を含む。抵抗分圧回路Ｗ１は、抵抗Ｒ３，Ｒ４による直列回路であり、グランドパターンと電源電圧ＶＤＤとの間に挿入されている。抵抗分圧回路Ｗ１は、電源電圧ＶＤＤを抵抗Ｒ３，Ｒ４で分圧し、分圧して得た被監視電圧ＶＣを出力する。
コンパレータＣ２は、被監視電圧ＶＣと基準電圧Ｖｒｅｆとが比較入力される入力差動対と、リセット電圧又はリセット解除電圧を電圧ＰＯＲとして出力する出力回路とを備えている。基準電圧Ｖｒｅｆは、基準電圧生成回路Ｂ１によって電源電圧ＶＤＤに基づいて生成された電圧である。基準電圧Ｖｒｅｆは、入力差動対の非反転入力端子に入力され、被監視電圧ＶＣは、入力差動対の反転入力端子に入力される。
コンパレータＣ２は、被監視電圧ＶＣが基準電圧Ｖｒｅｆを下回っているとき、ハイレベルの電圧ＰＯＲをリセット電圧として出力し、被監視電圧ＶＣが基準電圧Ｖｒｅｆを上回っているとき、ローレベルの電圧ＰＯＲをリセット解除電圧として出力する。
スタンバイスイッチＭ１，Ｍ２は、第１の電圧検出回路Ｄ１に流れる電流を抑制可能な電流遮断素子である。すなわち、スタンバイスイッチＭ１は、抵抗分圧回路Ｗ１に流れる電流を遮断する電流遮断素子であり、スタンバイスイッチＭ２は、コンパレータＣ２に流れる電流を遮断する電流遮断素子である。スタンバイスイッチＭ１，Ｍ２は、第２の電圧検出回路Ｄ２から入力された電圧Ｖｅに応じて動作する。
基準電圧生成回路Ｂ１は、ＤＭＯＳトランジタスタＭ３及びＮＭＯＳトランジスタＭ４を含む。ＤＭＯＳトランジスタＭ３のソースはＮＭＯＳトランジスタＭ４のドレインに接続されている。ＤＭＯＳトランジスタＭ３のドレインには電源電圧ＶＤＤが供給されており、ＮＭＯＳトランジスタＭ４のソースは接地されている。ＮＭＯＳトランジスタＭ４はダイオード接続されている。
ＤＭＯＳトランジスタＭ３ではゲートとソースが接続されており、ゲートとソースとの間の電圧は０Ｖであるため、ＤＭＯＳトランジスタＭ３に一定のドレイン電流が流れる。従って、基準電圧生成回路Ｂ１は、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤよりも低い一定の基準電圧Ｖｒｅｆを生成する。
第２の電圧検出回路Ｄ２は、インバータＡ１、ＰＭＯＳトランジスタＭ５、及びＮＭＯＳトランジスタＭ６を含む。
ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ６のドレインに接続されている。ＰＭＯＳトランジスタＭ５のソースには電源電圧ＶＤＤが供給されており、ＮＭＯＳトランジスタＭ６のソースは接地されている。基準電圧Ｖｒｅｆは、バイアス電圧ＶｂｉａｓとしてＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６の各ゲートに供給される。
ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６との接続点から出力された電圧は、インバータＡ１に入力される。インバータＡ１により出力される電圧ＶｅがスタンバイスイッチＭ１，Ｍ２のゲートに供給される。
このように構成されたパワーオンリセット回路１００では、第２の電圧検出回路Ｄ２が電圧Ｖｅをローレベルにすることで、スタンバイスイッチＭ１，Ｍ２がオフされる。スタンバイスイッチＭ１，Ｍ２がオフされると、抵抗分圧回路Ｗ１に流れる電流とコンパレータＣ２に流れる電流とが遮断される。
特開２０１１−２３４２４１号公報
しかしながら、図３に示すパワーオンリセット回路１００では、スタンバイスイッチＭ１，Ｍ２がオフされたとしても、基準電圧生成回路Ｂ１及び第２の電圧検出回路Ｄ２に電流が流れてしまう。
本発明は上記問題点を解決するために成されたものであり、被監視電圧及びリセット解除電圧を利用せずにコンパレータに対するバイアス電流の供給を遮断する場合に比べ、消費電流を抑制することができるパワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法を提供することを目的とする。
上記目的を達成するために、請求項１に記載のパワーオンリセット回路は、被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御する制御回路と、を含む。
上記目的を達成するために、請求項１５に記載の半導体装置は、請求項１から請求項１６の何れか１項に記載のパワーオンリセット回路と、電源電圧が供給される被給電回路であって、前記パワーオンリセット回路に含まれるコンパレータにより出力されるリセット解除電圧に応じてリセット状態が解除される被給電回路と、を含む。
上記目的を達成するために、請求項１６に記載のパワーオンリセット回路の制御方法は、被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、を含むパワーオンリセット回路の制御方法であって、前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御することを含む。
本発明によれば、被監視電圧及びリセット解除電圧を利用せずにコンパレータに対するバイアス電流の供給を遮断する場合に比べ、消費電流を抑制することができる、という効果が得られる。
実施形態に係るパワーオンリセット回路の要部構成の一例を示す回路図である。 実施形態に係るパワーオンリセット回路における電圧変動の一例、電源電流変動の一例、及び主要なトランジスタで消費される電流変動の一例を示すグラフである。 従来技術に係るパワーオンリセット回路の要部構成の一例を示す回路図である。
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。
一例として図１に示す半導体装置１０は、被給電回路１２、パワーオンリセット回路１４、電源配線１６、及び接地配線１８を含む。電源配線１６は、電源電圧ＶＤＤが供給された配線であり、接地配線１８は、接地された配線である。
被給電回路１２は、電源配線１６及び接地配線１８に接続されており、電源電圧ＶＤＤの供給を受けて駆動する。また、被給電回路１２は、パワーオンリセット回路１４の出力端に接続されており、パワーオンリセット回路１４によってリセットされ、パワーオンリセット回路１４によってリセットが解除される。なお、以下では、説明の便宜上、被給電回路１２がリセットされた状態を「リセット状態」と称する。
パワーオンリセット回路１４は、レギュレータ１９、生成回路２０、コンパレータ２２、及び出力バッファ２６を含む。
レギュレータ１９は、電源配線１６及び接地配線１８に接続されており、コンパレータ２２によって監視される電圧である被監視電圧ＶＤＤＬを電源電圧ＶＤＤに基づいて生成する。レギュレータ１９による被監視電圧ＶＤＤＬの生成開始タイミング及び生成停止タイミングは、制御装置（図示省略）によって制御される。
生成回路２０は、電源電圧ＶＤＤに基づいてコンパレータ２２のバイアス電流を生成し、生成したバイアス電流をコンパレータ２２に供給する。なお、バイアス電流とは、例えば、後述のＮＭＯＳトランジスタＮ１のソース及びドレイン間に流れる電流、及び後述のＮＭＯＳトランジスタＮ２のソース及びドレイン間に流れる電流を指す。従って、バイアス電流の供給とは、例えば、ＮＭＯＳトランジスタＮ１のソース及びドレイン間、及びＮＭＯＳトランジスタＮ２のソース及びドレイン間にバイアス電流を流すことを意味する。
コンパレータ２２は、被監視電圧ＶＤＤＬと比較用電圧とを比較し、被監視電圧ＶＤＤＬが比較用電圧未満の場合に、被給電回路１２をリセット状態にするリセット電圧を出力する。また、コンパレータ２２は、生成回路２０で生成されたバイアス電流が供給された状態で、被監視電圧ＶＤＤＬと比較用電圧とを比較し、被監視電圧が比較用電圧を超えた場合に、被給電回路１２のリセット状態を解除するリセット解除電圧を出力する。
生成回路２０は、制御回路２４、第１カレントミラー回路２８、第２カレントミラー回路３０、及びカレントミラー用のＮＭＯＳトランジスタＮ０を有する。
第１カレントミラー回路２８は、制御回路２４の制御下で、コンパレータ２２のバイアス電流を生成する回路である。
第１カレントミラー回路２８は、ＰＭＯＳトランジスタＰ２７，Ｐ２８を有する。ＰＭＯＳトランジスタＰ２７のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２７のゲートはＰＭＯＳトランジスタＰ２７のドレインに接続されている。ＰＭＯＳトランジスタＰ２８のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２８のゲートはＰＭＯＳトランジスタＰ２７のゲートに接続されている。
第２カレントミラー回路３０は、第１カレントミラー回路２８に接続され、制御回路２４の制御下で、第１カレントミラー回路２８で生成されたバイアス電流を調節してコンパレータ２２に供給する回路である。
第２カレントミラー回路３０は、ＰＭＯＳトランジスタＰ１６，Ｐ２４を有する。ＰＭＯＳトランジスタＰ２４のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２４のゲートはＰＭＯＳトランジスタＰ２４のドレインに接続されている。ＰＭＯＳトランジスタＰ１６のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ１６のゲートはＰＭＯＳトランジスタＰ２４のゲートに接続されている。
ＰＭＯＳトランジスタＰ１６のドレインは、本発明に係る第４トランジスタの一例であるＮＭＯＳトランジスタＮ０のドレインに接続されている。ＰＭＯＳトランジスタＰ１６のドレインとＮＭＯＳトランジスタＮ０のドレインとの接続点αは、ＰＭＯＳトランジスタＰ２８のドレイン、ＮＭＯＳトランジスタＮ０のゲート、及びコンパレータ２２に接続されている。ＮＭＯＳトランジスタＮ０のソース及びバックゲートは接地配線１８に接続されている。
生成回路２０は、被監視電圧ＶＤＤＬ及びコンパレータ２２により出力されたリセット電圧を利用して、コンパレータ２２に対してバイアス電流を供給する。また、生成回路２０は、被監視電圧ＶＤＤＬ及びコンパレータ２２により出力されたリセット解除電圧を利用して、コンパレータ２２に対するバイアス電流の供給を遮断する。
生成回路２０は、制御回路２４を備えており、生成回路２０によるバイアス電流の制御、すなわち、生成回路２０によるコンパレータ２２に対するバイアス電流の供給及び遮断は、制御回路２４によって実現される。
制御回路２４は、被監視電圧ＶＤＤＬ及びコンパレータ２２により出力されたリセット電圧を利用して、コンパレータ２２に対してバイアス電流が供給されるように生成回路２０を制御する。また、制御回路２４は、被監視電圧ＶＤＤＬ及びコンパレータ２２により出力されたリセット解除電圧を利用して、コンパレータ２２に対するバイアス電流の供給が遮断されるように生成回路２０を制御する。
制御回路２４は、ＰＭＯＳトランジスタＰ０、ＤＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ２１，Ｎ２２、コンデンサＣ０、及び第１直列回路４０を有する。
本発明に係る第１トランジスタの一例であるＰＭＯＳトランジスタＰ０のソースは、ＤＭＯＳトランジスタＮ６のソースに接続されており、ＰＭＯＳトランジスタＰ０のバックゲートは、本発明に係る第１容量性素子の一例であるコンデンサＣ０を介して接地配線１８に接続されている。また、ＰＭＯＳトランジスタＰ０とＤＭＯＳトランジスタＮ６との接続点はＰＭＯＳトランジスタＰ０のバックゲートに接続されている。ＤＭＯＳトランジスタＮ６のドレインはＰＭＯＳトランジスタＰ２７のドレインに接続されており、ＤＭＯＳトランジスタＮ６のバックゲートはＮＭＯＳトランジスタＮ２２のバックゲートに接続されている。
ＮＭＯＳトランジスタＮ２２のドレインは、ＰＭＯＳトランジスタＰ０のドレインに接続されており、ＮＭＯＳトランジスタＮ２２のバックゲートは、ＮＭＯＳトランジスタＮ２１のバックゲートに接続されている。ＮＭＯＳトランジスタＮ２２のドレインとＰＭＯＳトランジスタＰ０のドレインとの接続点は、ＮＭＯＳトランジスタＮ２２のゲート及びＤＭＯＳトランジスタＮ６のゲートに接続されている。
ＮＭＯＳトランジスタＮ２１のソース及びバックゲートは、接地配線１８に接続されており、ＮＭＯＳトランジスタＮ２１のドレインは、ＮＭＯＳトランジスタＮ２２のソースに接続されている。ＮＭＯＳトランジスタＮ２１のドレインとＮＭＯＳトランジスタＮ２２のソースとの接続点は、ＮＭＯＳトランジスタＮ２１のゲートに接続されている。
ＰＭＯＳトランジスタＰ０のゲートには、被監視電圧ＶＤＤＬがゲート電圧として供給され、被監視電圧ＶＤＤＬの電圧レベルに応じてＰＭＯＳトランジスタＰ０のオンとオフとが切り替えられる。従って、第１カレントミラー回路２８は、ＰＭＯＳトランジスタＰ０のオンとオフとが切り替えられることによって制御される。すなわち、第１カレントミラー回路２８では、ＰＭＯＳトランジスタＰ０にゲート電圧として供給された被監視電圧ＶＤＤＬに応じて定まる電流が生成され、生成された電流がＰＭＯＳトランジスタＰ２８にカレントミラーされる。また、第１カレントミラー回路２８による電流の生成は、ＰＭＯＳトランジスタＰ０がオフされることによって停止される。
第１直列回路４０は、本発明に係る第２トランジスタの一例であるＮＭＯＳトランジスタＮ１７と本発明に係る第３トランジスタの一例であるＮＭＯＳトランジスタＮ２０とが直列に接続された回路である。
ＮＭＯＳトランジスタＮ１７のソース及びバックゲートは、接地配線１８に接続されており、ＮＭＯＳトランジスタＮ１７のドレインはＮＭＯＳトランジスタＮ２０のソースに接続されている。ＮＭＯＳトランジスタＮ２０のバックゲートは、ＮＭＯＳトランジスタＮ１７のバックゲートに接続されており、ＮＭＯＳトランジスタＮ２０のドレインは、ＰＭＯＳトランジスタＰ２４のドレインに接続されている。
ＮＭＯＳトランジスタＮ２０のゲートには、被監視電圧ＶＤＤＬがゲート電圧として供給され、被監視電圧ＶＤＤＬの電圧レベルに応じてＮＭＯＳトランジスタＮ２０のオンとオフとが切り替えられる。また、ＮＭＯＳトランジスタＮ１７のゲートには、コンパレータ２２により出力される電圧ＯＵＴ１が変換されて得られた制御用電圧ＯＵＴｂが供給され、制御用電圧ＯＵＴｂの電圧レベルに応じてＮＭＯＳトランジスタＮ１７のオンとオフとが切り替えられる。
従って、制御回路２４は、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０のオン及びオフを切り替えることで第２カレントミラー回路３０を制御する。すなわち、第２カレントミラー回路３０では、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０のオン及びオフが切り替えられることで、被監視電圧ＶＤＤＬ及び制御用電圧ＯＵＴｂに応じて定まる電流が生成される。そして、生成された電流がＰＭＯＳトランジスタＰ１６にカレントミラーされる。
また、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０が選択的にオフされることで、第２カレントミラー回路３０による電流の生成量が少なくなる。第２カレントミラー回路３０による電流の生成量の減少は、第２カレントミラー回路３０によるコンパレータ２２に対するバイアス電流の供給量の減少を意味する。
更に、ＮＭＯＳトランジスタＮ２０及びＮＭＯＳトランジスタＮ１７が順にオンされることで、第２カレントミラー回路３０による電流の生成量が段階的に増大する。第２カレントミラー回路３０による電流の生成量の段階的な増大は、第２カレントミラー回路３０によるコンパレータ２２に対するバイアス電流の供給量の段階的な増大を意味する。
コンパレータ２２は、監視回路４１及び出力回路４６を有する。監視回路４１は、被監視電圧ＶＤＤＬを監視する回路であり、出力回路４６は、監視回路４１での監視結果である被監視電圧ＶＤＤＬと比較用電圧との比較結果を出力バッファ２６に出力する回路である。
監視回路４１は、入力差動対４２、第３カレントミラー回路４４、及び本発明に係る第５トランジスタの一例であるＮＭＯＳトランジスタＮ１を有する。
ＮＭＯＳトランジスタＮ１のソース及びバックゲートは、接地配線１８に接続されている。ＮＭＯＳトランジスタＮ１のゲートは、生成回路２０の出力端、すなわち、接続点αに接続されており、接続点αの電圧がゲート電圧としてＮＭＯＳトランジスタＮ１のゲートに供給される。これにより、第１カレントミラー回路２８のＰＭＯＳトランジスタＰ２８にカレントミラーされた電流、及び第２カレントミラー回路３０のＰＭＯＳトランジスタＰ１６にカレントミラーされた電流が、ＮＭＯＳトランジスタＮ０に流れ込む。ＮＭＯＳトランジスタＮ０に流れ込んだ電流はＮＭＯＳトランジスタＮ１にカレントミラーされてＮＭＯＳトランジスタＮ１にバイアス電流として供給される。
入力差動対４２は、ＤＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ４を有する。ＤＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ４の各閾値電圧は互いに異なっており、例えば、ＤＭＯＳトランジスタＮ５の閾値電圧は−０．５ボルトであり、ＮＭＯＳトランジスタＮ４の閾値電圧は０．３３ボルトである。
ＤＭＯＳトランジスタＮ５のソースは、ＮＭＯＳトランジスタＮ４のソースに接続されている。ＤＭＯＳトランジスタＮ５のソースとＮＭＯＳトランジスタＮ４のソースとの接続点は、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＤＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ４の各バックゲートは、ＮＭＯＳトランジスタＮ１のバックゲートに接続されている。
ＤＭＯＳトランジスタＮ５は、ＤＭＯＳトランジスタＮ５のゲートが接地配線１８に接続されることでプルダウンされている。また、ＮＭＯＳトランジスタＮ４のゲートには被監視電圧ＶＤＤＬがゲート電圧として供給され、ＮＭＯＳトランジスタＮ４のオン及びオフは被監視電圧ＶＤＤＬに応じて切り替えられえる。
第３カレントミラー回路４４は、入力差動対４２に供給された被監視電圧ＶＤＤＬに応じた電流を生成して出力回路４６に出力する。
第３カレントミラー回路４４は、ＰＭＯＳトランジスタＰ２０，Ｐ２１を有する。ＰＭＯＳトランジスタＰ２０のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２０のゲートはＰＭＯＳトランジスタＰ２０のドレインに接続されている。ＰＭＯＳトランジスタＰ２１のソース及びバックゲートは電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２１のゲートはＰＭＯＳトランジスタＰ２０のゲートに接続されている。ＰＭＯＳトランジスタＰ２０のドレインは、ＤＭＯＳトランジスタＮ５のドレインに接続されており、ＰＭＯＳトランジスタＰ２１のドレインは、ＮＭＯＳトランジスタＮ４のドレインに接続されている。
出力回路４６は、第３カレントミラー回路４４で生成された電流に対応する電圧ＯＵＴ１を、監視回路４１での被監視電圧ＶＤＤＬと比較用電圧との比較結果として出力する。出力回路４６は、第２直列回路４８を有しており、第２直列回路４８を用いて電圧ＯＵＴ１を生成する。第２直列回路４８は、本発明に係る第６トランジスタの一例であるＰＭＯＳトランジスタＰ２２と本発明に係る第７トランジスタの一例であるＮＭＯＳトランジスタＮ２とが直列に接続された回路である。ＰＭＯＳトランジスタＰ２２のソース及びバックゲートは、電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２２のドレインは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。
ＰＭＯＳトランジスタＰ２２のゲートは、本発明に係る第２容量性素子の一例であるコンデンサＣ１を介して電源配線１６に接続されている。すなわち、コンデンサＣ１の一方の電極は電源配線１６に接続されており、コンデンサＣ１の他方の電極はＰＭＯＳトランジスタＰ２２のゲートに接続されている。また、コンデンサＣ１の他方の電極とＰＭＯＳトランジスタＰ２２のゲートとの接続点は、ＰＭＯＳトランジスタＰ２１のドレインとＮＭＯＳトランジスタＮ４のドレインとの接続点に接続されている。従って、ＰＭＯＳトランジスタＰ２２は第３カレントミラー回路４４によってオン及びオフが切り替えられる。
ＮＭＯＳトランジスタＮ２のソース及びバックゲートは、接地配線１８に接続されている。ＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタＮ１のゲートに接続されている。従って、接続点αの電圧は、ゲート電圧としてＮＭＯＳトランジスタＮ２のゲートに供給され、ＮＭＯＳトランジスタＮ０に流れ込む電流がＮＭＯＳトランジスタＮ２にカレントミラーされてＮＭＯＳトランジスタＮ２にバイアス電流として供給される。
出力回路４６は、ＰＭＯＳトランジスタＰ２２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続点から電圧ＯＵＴ１を出力する。電圧ＯＵＴ１は、コンパレータ２２での被監視電圧ＶＤＤＬと比較用電圧との比較結果を示す電圧である。電圧ＯＵＴ１の電圧レベルは、被監視電圧ＶＤＤＬに応じて電源電圧レベルと接地電圧レベルとに切り替わる。
出力バッファ２６は、電圧レベルが電圧ＯＵＴ１と同レベルの電圧ＯＵＴ２を被給電回路１２に出力する。また、出力バッファ２６は、電圧ＯＵＴ１を制御用電圧ＯＵＴｂに変換し、変換して得た制御用電圧ＯＵＴｂを制御回路２４のＮＭＯＳトランジスタＮ１７のゲートにゲート電圧として供給する。
出力バッファ２６は、第１変換出力回路５０及び第２変換出力回路５２を有する。
第１変換出力回路５０は、電圧ＯＵＴ１を制御用電圧ＯＵＴｂに変換し、変換して得た制御用電圧ＯＵＴｂを制御回路２４に出力する回路である。
第１変換出力回路５０は、ＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ３を有する。ＰＭＯＳトランジスタＰ２３のソース及びバックゲートは、電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２３のゲートは、ＮＭＯＳトランジスタＮ３のゲートに接続されている。ＰＭＯＳトランジスタＰ２３のドレインは、ＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ３のソース及びバックゲートは、接地配線１８に接続されている。
ＰＭＯＳトランジスタＰ２３のゲートとＮＭＯＳトランジスタＮ３のゲートとの接続点は、ＰＭＯＳトランジスタＰ２２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続点に接続されている。これにより、ＰＭＯＳトランジスタＰ２３のゲートとＮＭＯＳトランジスタＮ３のゲートとの接続点には、電圧ＯＵＴ１が供給される。
ＰＭＯＳトランジスタＰ２３のドレインとＮＭＯＳトランジスタＮ３のドレインとの接続点は、制御回路２４のＮＭＯＳトランジスタＮ１７のゲートに接続されている。従って、第１変換出力回路５０は、コンパレータ２２から電圧ＯＵＴ１が供給されると、電圧ＯＵＴ１を制御用電圧ＯＵＴｂに変換し、変換して得た制御用電圧ＯＵＴｂをゲート電圧としてＮＭＯＳトランジスタＮ１７のゲートに供給する。
第１変換出力回路５０では、コンパレータ２２から供給された電圧ＯＵＴ１の電圧レベルが電源電圧レベルの場合、接地電圧レベルの制御用電圧ＯＵＴｂが生成される。また、第１変換出力回路５０では、コンパレータ２２から供給された電圧ＯＵＴ１の電圧レベルが接地電圧レベルの場合、電源電圧レベルの制御用電圧ＯＵＴｂが生成される。このように、制御用電圧ＯＵＴｂは、本発明に係る第１制御用電圧の一例である電源電圧レベルの制御用電圧ＯＵＴｂと、本発明に係る第２制御用電圧の一例である接地電圧レベルの制御用電圧ＯＵＴｂとに類別される。
第２変換出力回路５２は、制御用電圧ＯＵＴｂを電圧ＯＵＴ２に変換し、変換して得た電圧ＯＵＴ２を被給電回路１２に出力する回路である。なお、電圧ＯＵＴ２は、コンパレータ２２での被監視電圧ＶＤＤＬと比較用電圧との比較結果を示す電圧である。
第２変換出力回路５２は、ＰＭＯＳトランジスタＰ２５及びＮＭＯＳトランジスタＮ１９を有する。ＰＭＯＳトランジスタＰ２５のソース及びバックゲートは、電源配線１６に接続されており、ＰＭＯＳトランジスタＰ２５のゲートは、ＮＭＯＳトランジスタＮ１９のゲートに接続されている。ＰＭＯＳトランジスタＰ２５のドレインは、ＮＭＯＳトランジスタＮ１９のドレインに接続されている。ＮＭＯＳトランジスタＮ１９のソース及びバックゲートは、接地配線１８に接続されている。
ＰＭＯＳトランジスタＰ２５のゲートとＮＭＯＳトランジスタＮ１９のゲートとの接続点は、ＰＭＯＳトランジスタＰ２３のドレインとＮＭＯＳトランジスタＮ３のドレインとの接続点に接続されている。これにより、ＰＭＯＳトランジスタＰ２５のゲートとＮＭＯＳトランジスタＮ１９のゲートとの接続点には、制御用電圧ＯＵＴｂが供給される。
ＰＭＯＳトランジスタＰ２５のドレインとＮＭＯＳトランジスタＮ１９のドレインとの接続点は、レベルシフタ１１を介して被給電回路１２に接続されている。従って、第２変換出力回路５２は、第１変換出力回路５０から制御用電圧ＯＵＴｂが供給されると、供給された制御用電圧ＯＵＴｂを、電圧レベルが電圧ＯＵＴ１と同レベルの電圧ＯＵＴ２に変換し、変換して得た電圧ＯＵＴ２を、レベルシフタ１１を介して被給電回路１２に供給する。なお、ここでは、被監視電圧ＶＤＤＬで駆動する被給電回路１２を想定しているため、第２変換出力回路５２と被給電回路１２との間にレベルシフタ１１を介在させているが、レベルシフタ１１は無くても良い。
第２変換出力回路５２では、第１変換出力回路５０から供給された制御用電圧ＯＵＴｂの電圧レベルが電源電圧レベルの場合、接地電圧レベルの電圧ＯＵＴ２が生成される。接地電圧レベルの電圧ＯＵＴ２は、リセット電圧として第２変換出力回路５２によって被給電回路１２に供給される。
また、第２変換出力回路５２では、第１変換出力回路５０から供給された制御用電圧ＯＵＴｂの電圧レベルが接地電圧レベルの場合、電源電圧レベルの電圧ＯＵＴ２が生成される。電源電圧レベルの電圧ＯＵＴ２は、リセット解除電圧として第２変換出力回路５２によって被給電回路１２に供給される。
次に、本実施形態に係る半導体装置１０の動作について図２を参照しながら説明する。なお、以下では、説明の便宜上、半導体装置１０に対する電源電圧ＶＤＤの供給が開始されてから電源電圧ＶＤＤが目標電圧の一例である３ボルトに到達したことを条件に、半導体装置１０に対する被監視電圧ＶＤＤＬの供給が開始されることを前提として説明する。また、以下では、説明の便宜上、被監視電圧ＶＤＤＬの最大の電圧レベルは、電源電圧ＶＤＤの最大の電圧レベルの半分以下であり、被監視電圧ＶＤＤＬの最小の電圧レベルは、接地電圧レベルであることを前提として説明する。
一例として図２に示すように、半導体装置１０に供給される電源電圧ＶＤＤが０ボルトから目標電圧にかけて徐々に大きくなる過程において、被監視電圧ＶＤＤＬが０ボルトの場合、ＰＭＯＳトランジスタＰ０がオンされる。ＰＭＯＳトランジスタＰ０がオンされると、ＰＭＯＳトランジスタＰ２７に電流が流れる。ＰＭＯＳトランジスタＰ２７に流れる電流は第１カレントミラー回路２８によってカレントミラーされる。第１カレントミラー回路２８によってカレントミラーされた電流はＮＭＯＳトランジスタＮ０に流れ込み、ＮＭＯＳトランジスタＮ０によってＮＭＯＳトランジスタＮ１にカレントミラーされることで、コンパレータ２２にバイアス電流が供給される。
ここで、被監視電圧ＶＤＤＬは０ボルトのため、ＮＭＯＳトランジスタＮ４はオフされ、ＰＭＯＳトランジスタＰ２２のゲートに電源電圧ＶＤＤがゲート電圧として供給されるので、ＰＭＯＳトランジスタＰ２２もオフされる。そのため、電圧ＯＵＴ１及び電圧ＯＵＴ２が０ボルトとなり、出力バッファ２６によって電源電圧レベルの制御用電圧ＯＵＴｂが制御回路２４に出力される。すなわち、ＮＭＯＳトランジスタＮ１７のゲートに電源電圧レベルの制御用電圧ＯＵＴｂがゲート電圧として供給される。これにより、ＮＭＯＳトランジスタＮ１７はオンされる。しかし、このとき、ＮＭＯＳトランジスタＮ２０のゲートに供給されるゲート電圧である被監視電圧ＶＤＤＬは０ボルトであるため、ＮＭＯＳトランジスタＮ２０はオフされている。よって、ＰＭＯＳトランジスタＰ２４に電流は流れない。
次に、被監視電圧ＶＤＤＬが徐々に大きくなると、やがてＮＭＯＳトランジスタＮ２０がオンされ、ＰＭＯＳトランジスタＰ２４に電流が流れる。ＰＭＯＳトランジスタＰ２４に流れる電流はＰＭＯＳトランジスタＰ１６にカレントミラーされる。ＰＭＯＳトランジスタＰ１６にカレントミラーされた電流はＮＭＯＳトランジスタＮ０に流れ込み、ＮＭＯＳトランジスタＮ０によってＮＭＯＳトランジスタＮ１にカレントミラーされることで、コンパレータ２２にバイアス電流が供給される。
このように、電源電圧ＶＤＤの供給が開始されてから被監視電圧ＶＤＤＬが徐々に大きくなる過程で、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０が順にオンされると、第２カレントミラー回路３０によるコンパレータ２２に対するバイアス電流の供給量は段階的に増大する。
コンパレータ２２では、被監視電圧ＶＤＤＬが徐々に大きくなって比較用電圧を超えると、ＰＭＯＳトランジスタＰ２２のゲート電圧が小さくなり、ＰＭＯＳトランジスタＰ２２がオンされる。コンデンサＣ１は、少なくとも被監視電圧ＶＤＤＬが再び比較用電圧未満に低下する迄の間、ＰＭＯＳトランジスタＰ２２のゲート電圧を、ＰＭＯＳトランジスタＰ２２の閾値電圧を超える電圧に保持する。そのため、ＰＭＯＳトランジスタＰ２２のオン状態は、少なくとも被監視電圧ＶＤＤＬが再び比較用電圧未満に低下する迄の間、保持される。
ＰＭＯＳトランジスタＰ２２がオンされると、リセット解除電圧として電源電圧レベルの電圧ＯＵＴ１が出力回路４６によって出力バッファ２６に出力される。ここで、比較用電圧とは、ＮＭＯＳトランジスタＮ４の閾値電圧からＤＭＯＳトランジスタＮ５の閾値電圧を減じて得た電圧を指す。なお、閾値電圧とは、ＭＯＳトランジスタＮ５がオフ状態からオン状態に遷移するのに要する電圧を意味する。
出力バッファ２６では、出力回路４６からリセット解除電圧として入力された電圧ＯＵＴ１と同電圧レベルの電圧ＯＵＴ２がリセット解除電圧として被給電回路１２に出力される。これにより、被給電回路１２のリセット状態が解除される。
また、出力バッファ２６では、出力回路４６からリセット解除電圧として入力された電圧ＯＵＴ１が第１変換出力回路５０によって接地電圧レベルの制御用電圧ＯＵＴｂに変換され、変換されて得られた制御用電圧ＯＵＴｂが制御回路２４に出力される。すなわち、接地電圧レベルの制御用電圧ＯＵＴｂがゲート電圧としてＮＭＯＳトランジスタＮ１７のゲートに供給される。
出力回路４６により電圧ＯＵＴ１がリセット解除電圧として出力された場合、接地電圧レベルの制御用電圧ＯＵＴｂがＮＭＯＳトランジスタＮ１７のゲートに供給され、ＮＭＯＳトランジスタＮ１７がオフされる。これにより、ＰＭＯＳトランジスタＰ２４に流れていた電流は、ＮＭＯＳトランジスタＮ１７によって遮断される。
被監視電圧ＶＤＤＬが比較用電圧を超えると、ＰＭＯＳトランジスタＰ０のゲートとソースとの間の電圧がＰＭＯＳトランジスタＰ０の閾値電圧未満になるため、ＰＭＯＳトランジスタＰ０はオフされる。ＰＭＯＳトランジスタＰ０はオフされると、ＰＭＯＳトランジスタＰ２７に流れていた電流がＰＭＯＳトランジスタＰ０によって遮断され、ＮＭＯＳトランジスタＮ０に流れ込む電流もなくなるので、コンパレータ２２に対してもバイアス電流が供給されなくなる。このとき、生成回路２０における消費電流は“０”となる。
次に、被監視電圧ＶＤＤＬが徐々に小さくなり、ＰＭＯＳトランジスタＰ０のゲートとソースとの間の電圧がＰＭＯＳトランジスタＰ０を超えると、ＰＭＯＳトランジスタＰ０がオンされる。ＰＭＯＳトランジスタＰ０がオンされると、ＰＭＯＳトランジスタＰ２７に電流が流れる。ＰＭＯＳトランジスタＰ２７に流れる電流は第１カレントミラー回路２８によってカレントミラーされる。第１カレントミラー回路２８によってカレントミラーされた電流はＮＭＯＳトランジスタＮ０に流れ込み、ＮＭＯＳトランジスタＮ０によってＮＭＯＳトランジスタＮ１にカレントミラーされることで、コンパレータ２２にバイアス電流が供給される。
そして、コンパレータ２２では、被監視電圧ＶＤＤＬが比較用電圧未満になると、ＰＭＯＳトランジスタＰ２２のゲート電圧が大きくなり、リセット電圧として接地電圧レベルの電圧ＯＵＴ１が出力回路４６によって出力バッファ２６に出力される。
出力バッファ２６では、出力回路４６からリセット電圧として入力された電圧ＯＵＴ１と同電圧レベルの電圧ＯＵＴ２がリセット電圧として被給電回路１２に出力される。これにより、被給電回路１２がリセットされる。
また、出力バッファ２６では、出力回路４６からリセット電圧として入力された電圧ＯＵＴ１が第１変換出力回路５０によって電源電圧レベルの制御用電圧ＯＵＴｂに変換され、変換されて得られた制御用電圧ＯＵＴｂが制御回路２４に出力される。すなわち、電源電圧レベルの制御用電圧ＯＵＴｂがゲート電圧としてＮＭＯＳトランジスタＮ１７のゲートに供給される。
電源電圧レベルの制御用電圧ＯＵＴｂがＮＭＯＳトランジスタＮ１７のゲートに供給されると、ＮＭＯＳトランジスタＮ１７はオンされる。ここで、ＮＭＯＳトランジスタＮ１７はオンされるものの、被監視電圧ＶＤＤＬが被給電回路１２をリセット状態にする電圧として予め定められた電圧に低下すると、ＮＭＯＳトランジスタＮ２０はオフされる。すなわち、被監視電圧ＶＤＤＬの低下に伴ってＮＭＯＳトランジスタＮ２０のゲートとソースとの間の電圧がＮＭＯＳトランジスタＮ２０の閾値電圧未満になると、ＮＭＯＳトランジスタＮ２０はオフされる。そのため、ＰＭＯＳトランジスタＰ２４に流れる電流はＮＭＯＳトランジスタＮ２０によって抑制される。
以上説明したように、半導体装置１０では、被監視電圧ＶＤＤＬ及びコンパレータ２２によりリセット解除電圧として出力された電圧ＯＵＴ１に応じて、コンパレータ２２に対するバイアス電流の供給が遮断されるように生成回路２０が制御される。従って、半導体装置１０は、被監視電圧ＶＤＤＬ及びリセット解除電圧として出力された電圧ＯＵＴ１を利用せずにコンパレータ２２に対するバイアス電流の供給を遮断する場合に比べ、消費電流を抑制することができる。
半導体装置１０では、被監視電圧ＶＤＤＬ及びコンパレータ２２によりリセット電圧として出力された電圧ＯＵＴ１を利用して、コンパレータ２２に対してバイアス電流が供給されるように生成回路２０が制御される。従って、半導体装置１０は、被監視電圧ＶＤＤＬ及び電圧ＯＵＴ１を利用せずにバイアス電流を供給する場合に比べ、被給電回路１２がリセット状態の場合のコンパレータ２２に対するバイアス電流の供給を簡易な構成で実現することができる。
半導体装置１０では、出力バッファ２６により、コンパレータ２２での被監視電圧ＶＤＤＬと比較用電圧との比較結果を示す電圧ＯＵＴ２が被給電回路１２に出力される。また、出力バッファ２６により、コンパレータ２２での被監視電圧ＶＤＤＬと比較用電圧との比較結果を示す電圧ＯＵＴ１が制御用電圧ＯＵＴｂに変換され、変換された制御用電圧ＯＵＴｂが制御回路２４に出力される。そして、制御回路２４により、被監視電圧ＶＤＤＬ及び出力バッファ２６により出力された制御用電圧ＯＵＴｂを用いて生成回路２０が制御される。従って、半導体装置１０は、制御用電圧ＯＵＴｂを制御回路２４に出力せずに電圧ＯＵＴ１を被給電回路１２に出力する場合に比べ、簡易な構成で、リセットとリセット解除との切り替え、及び消費電流の抑制を両立させることができる。
半導体装置１０では、電圧ＯＵＴ１を制御用電圧ＯＵＴｂに変換して制御用電圧ＯＵＴｂを制御回路２４に出力する第１変換出力回路５０が出力バッファ２６に含まれている。また、制御用電圧ＯＵＴｂを電圧ＯＵＴ２に変換して電圧ＯＵＴ２を被給電回路１２に出力する第２変換出力回路５２が出力バッファ２６に含まれている。従って、半導体装置１０は、出力バッファ２６を用いずに、制御用電圧ＯＵＴｂ及び電圧ＯＵＴ２を出力する場合に比べ、簡易な構成で、制御用電圧ＯＵＴｂを制御回路２４に出力し、電圧ＯＵＴ２を被給電回路１２に出力することができる。
半導体装置１０では、出力バッファ２６により、リセット解除電圧として出力された電圧ＯＵＴ１が変換されて得られた電源電圧レベルの制御用電圧ＯＵＴｂが出力される。また、出力バッファ２６により、リセット電圧として出力された電圧ＯＵＴ１が変換されて得られた接地電圧レベルの制御用電圧ＯＵＴｂが出力される。そして、被監視電圧ＶＤＤＬ及び電源電圧レベルの制御用電圧ＯＵＴｂを利用して、バイアス電流の供給が遮断されるように生成回路２０が制御される。また、被監視電圧ＶＤＤＬ及び接地電圧レベルの制御用電圧ＯＵＴｂを利用して、コンパレータ２２に対してバイアス電流が供給されるように生成回路２０が制御される。従って、半導体装置１０は、リセット状態であるか否かに拘わらず常に同じ電圧レベルの制御用電圧ＯＵＴｂを利用して生成回路２０を制御する場合に比べ、コンパレータ２２に対するバイアス電流の供給及び遮断を簡易に実現することができる。
半導体装置１０では、バイアス電流を生成する第１カレントミラー回路２８が被監視電圧ＶＤＤＬに応じて制御される。従って、半導体装置１０は、第１カレントミラー回路２８が被監視電圧ＶＤＤＬ以外の電圧に応じて制御される場合に比べ、簡易な構成でバイアス電流を生成することができる。
半導体装置１０では、第１カレントミラー回路２８に接続されたＰＭＯＳトランジスタＰ０のオン及びオフが被監視電圧ＶＤＤＬに応じて切り替えられる。そして、ＰＭＯＳトランジスタＰ０のオン及びオフが切り替えられることで第１カレントミラー回路２８が制御される。従って、半導体装置１０は、被監視電圧ＶＤＤＬ以外の電圧に応じてオン及びオフが切り替えられるトランジスタによって第１カレントミラー回路２８が制御される場合に比べ、簡易な構成でバイアス電流を生成することができる。
半導体装置１０では、ＰＭＯＳトランジスタＰ０がオフされることで第１カレントミラー回路２８によるバイアス電流の生成が停止される。従って、半導体装置１０は、ＰＭＯＳトランジスタＰ０以外の手段で第１カレントミラー回路２８によるバイアス電流の生成が停止される場合に比べ、簡易な構成でバイアス電流の生成を停止することができる。
半導体装置１０では、ＰＭＯＳトランジスタＰ０のバックゲートがコンデンサＣ０を介して接地配線１８に接続されている。従って、半導体装置１０は、ＰＭＯＳトランジスタＰ０のバックゲートが接地配線１８に直接接続された場合に比べ、生成回路２０を高精度に制御することができる。
半導体装置１０では、第１カレントミラー回路２８に接続された第２カレントミラー回路３０が生成回路２０に含まれている。また、第１カレントミラー回路２８で生成されたバイアス電流は、第２カレントミラー回路３０によって調整されてコンパレータ２２に供給される。また、第２カレントミラー回路３０に接続され、制御用電圧ＯＵＴｂに応じてオン及びオフが切り替えられるＮＭＯＳトランジスタＮ１７が制御回路２４に含まれている。また、第２カレントミラー回路３０に接続され、被監視電圧ＶＤＤＬに応じてオン及びオフが切り替えられるＮＭＯＳトランジスタＮ２０が制御回路２４に含まれている。そして、ＮＭＯＳトランジスタＮ１７，Ｎ２０のオン及びオフが切り替えられることで第２カレントミラー回路３０が制御される。従って、半導体装置１０は、第２カレントミラー回路３０にＮＭＯＳトランジスタＮ１７のみ又はＮＭＯＳトランジスタＮ２０のみが接続されている場合に比べ、第２カレントミラー回路３０を高精度に制御することができる。
半導体装置１０では、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０を選択的にオフさせることで第２カレントミラー回路３０によるコンパレータ２２に対するバイアス電流の供給量を少なくしている。従って、半導体装置１０は、ＮＭＯＳトランジスタＮ１７，Ｎ２０をオフさせる以外の手段でバイアス電流の供給量を少なくする場合に比べ、簡易な構成で、バイアス電流の供給量を少なくすることができる。
半導体装置１０では、ＮＭＯＳトランジスタＮ１７が、コンパレータ２２によりリセット解除電圧が出力された場合にオフされる。従って、半導体装置１０は、リセット解除電圧以外の電圧が出力された場合にＮＭＯＳトランジスタＮ１７がオフされる場合に比べ、被給電回路１２のリセット状態が解除された場合のバイアス電流の遮断を簡易な構成で実現することができる。
半導体装置１０では、被監視電圧ＶＤＤＬが被給電回路１２をリセット状態にする電圧として予め定められた電圧の場合にＮＭＯＳトランジスタＮ２０がオフされる。従って、半導体装置１０は、被監視電圧ＶＤＤＬがリセット状態を解除する電圧の場合にＮＭＯＳトランジスタＮ２０がオフされる場合に比べ、被給電回路１２がリセット状態の場合に第２カレントミラー回路３０での消費電流を抑制することができる。
半導体装置１０では、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０を順にオンすることでコンパレータ２２に対するバイアス電流の供給量を段階的に増大させている。従って、半導体装置１０は、ＮＭＯＳトランジスタＮ１７及びＮＭＯＳトランジスタＮ２０を同時にオンする場合に比べ、バイアス電流の急激な増大に起因するコンパレータ２２の破損を回避することができる。
半導体装置１０では、第１カレントミラー回路２８及び第２カレントミラー回路３０の各々でカレントミラーされた電流が、ＮＭＯＳトランジスタＮ０によってコンパレータ２２にバイアス電流としてカレントミラーされる。従って、半導体装置１０は、第１カレントミラー回路２８及び第２カレントミラー回路３０でカレントミラーされた電流をＮＭＯＳトランジスタＮ０を用いずにカレントミラーする場合に比べ、簡易な構成でコンパレータ２２にバイアス電流を供給することができる。
半導体装置１０では、入力差動対４２に接続され、バイアス電流が供給されるＮＭＯＳトランジスタＮ１がコンパレータ２２に含まれている。従って、半導体装置１０は、ＮＭＯＳトランジスタＮ１を用いずにコンパレータ２２にバイアス電流を供給する場合に比べ、簡易な構成で、入力差動対４２を駆動させることができる。
半導体装置１０では、ＤＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ４による入力差動対４２が採用されている。従って、半導体装置１０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによる入力差動対を用いる場合に比べ、簡易な構成で、被監視電圧ＶＤＤＬを監視することができる。
半導体装置１０では、比較用電圧が、ＤＭＯＳトランジスタＮ５の閾値電圧とＮＭＯＳトランジスタＮ４の閾値電圧との差分を用いた電圧とされている。従って、半導体装置１０は、比較用電圧として使用する基準電圧を他の回路で生成する場合に比べ、簡易な構成で、被監視電圧と比較用電圧とを比較することができる。
例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによる入力差動対を用いた場合、比較用電圧として使用する基準電圧を０．７８ボルトとすると、レギュレータを用いて０．７８ボルトの基準電圧を生成する必要がある。これに対し、半導体装置１０では、ＤＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ４を用いている。そのため、コンパレータ２２の閾値は、ＮＭＯＳトランジスタの閾値電圧の一例である０．３３ボルトとＤＭＯＳトランジスタＮ５の閾値電圧の一例である−０．４５ボルトとの差電圧である０．７８ボルト（＝０．３３−（−０．４５）となる。よって、半導体装置１０は、レギュレータを用いて０．７８ボルトの基準電圧を比較用電圧として生成する場合に比べ、回路規模を小さくすることができる。
半導体装置１０では、第３カレントミラー回路４４により、入力差動対４２に供給された被監視電圧ＶＤＤＬに応じて定まる電流が生成される。また、出力回路４６により、第３カレントミラー回路４４で生成された電流に対応する電圧が、被監視電圧ＶＤＤＬと比較用電圧との比較結果として出力される。従って、半導体装置１０は、第３カレントミラー回路４４及び出力回路４６以外の手段で被監視電圧ＶＤＤＬと比較用電圧との比較結果を出力する場合に比べ、簡易な構成で、被監視電圧ＶＤＤＬと比較用電圧との比較結果を出力することができる。
半導体装置１０では、第３カレントミラー回路４４によってオン及びオフが切り替えられるＰＭＯＳトランジスタＰ２２が出力回路４６に含まれている。また、ＰＭＯＳトランジスタＰ２２と直列に接続され、生成回路２０によってバイアス電流が供給されるＮＭＯＳトランジスタＮ２が出力回路４６に含まれている。従って、半導体装置１０は、ＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２を用いない場合に比べ、簡易な構成で、被監視電圧ＶＤＤＬと比較用電圧との比較結果を出力することができる。
半導体装置１０では、一方の電極に電源電圧ＶＤＤが供給され、他方の電極にＰＭＯＳトランジスタＰ２２のゲートが接続されたコンデンサＣ１が出力回路４６に含まれている。従って、半導体装置１０は、コンデンサＣ１がＰＭＯＳトランジスタＰ２２に接続されていない場合に比べ、簡易な構成で、ＰＭＯＳトランジスタＰ２２のゲート電圧の電圧レベルを、電圧ＯＵＴ１の電圧レベルの保持に必要な電圧レベルに保持することができる。
なお、上記実施形態では、比較用電圧の一例として、ＮＭＯＳトランジスタＮ４の閾値電圧からＤＭＯＳトランジスタＮ５の閾値電圧を減じて得た電圧を例示したが、本発明はこれに限定されるものではない。例えば、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタ（図示省略）による入力差動対を採用し、入力差動対のＰＭＯＳトランジスタのゲートに、レギュレータ（図示省略）で生成された基準電圧を比較用電圧として供給するようにしてもよい。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、電源電圧が供給される被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、
前記電源電圧に基づいて前記バイアス電流を生成する生成回路であって、前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給を停止する生成回路と、を含むパワーオンリセット回路。
（付記２）
前記コンパレータは、前記被監視電圧が前記比較用電圧未満の場合に、前記被給電回路をリセットするリセット電圧を出力し、
前記生成回路は、前記被監視電圧及び前記コンパレータにより出力された前記リセット電圧を利用して、前記コンパレータに対して前記バイアス電流を供給する付記１に記載のパワーオンリセット回路。
（付記３）
前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果を前記被給電回路に出力し、かつ、前記比較結果を制御用電圧に変換して前記制御用電圧を前記生成回路に出力する出力バッファを更に含み、
前記生成回路は、前記被監視電圧及び前記出力バッファから入力された前記制御用電圧を用いて前記バイアス電流を制御する付記１又は付記２に記載のパワーオンリセット回路。
（付記４）
前記出力バッファは、前記比較結果を前記制御用電圧に変換して前記制御用電圧を前記生成回路に出力する第１変換出力回路と、前記制御用電圧を前記比較結果に変換して前記比較結果を前記被給電回路に出力する第２変換出力回路と、を有する付記３に記載のパワーオンリセット回路。
（付記５）
前記制御用電圧は、前記リセット解除電圧が変換されて得られた第１制御用電圧、及び前記リセット電圧が変換されて得られた第２制御用電圧に類別され、
前記生成回路は、前記被監視電圧及び前記出力バッファから入力された前記第１制御用電圧を利用して、前記コンパレータに対する前記バイアス電流の供給を停止し、前記被監視電圧及び前記出力バッファから入力された前記第２制御用電圧を利用して、前記コンパレータに対して前記バイアス電流を供給する付記３又は付記４に記載のパワーオンリセット回路。
（付記６）
前記生成回路は、前記被監視電圧に応じて前記バイアス電流を生成する第１カレントミラー回路を有する付記１から付記５の何れか１つに記載のパワーオンリセット回路。
（付記７）
前記生成回路は、前記第１カレントミラー回路に接続され、かつ、前記被監視電圧に応じてオン及びオフが切り替えられる第１トランジスタを有し、前記第１トランジスタのオン及びオフが切り替えられることで前記第１カレントミラー回路が制御される付記６に記載のパワーオンリセット回路。
（付記８）
前記生成回路は、前記第１トランジスタをオフさせることで前記第１カレントミラー回路による前記バイアス電流の生成を停止させる付記７に記載のパワーオンリセット回路。
（付記９）
前記第１トランジスタは、バックゲートが第１容量性素子を介して低電圧源に接続されたＰＭＯＳトランジスタである付記７又は付記８に記載のパワーオンリセット回路。
（付記１０）
前記生成回路は、前記第１カレントミラー回路に接続され、前記第１カレントミラー回路で生成された前記バイアス電流を調節して前記コンパレータに供給する第２カレントミラー回路と、前記第２カレントミラー回路に接続され、前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果が変換されて得られた制御用電圧に応じてオン及びオフが切り替えられる第２トランジスタと、前記第２カレントミラー回路に接続され、前記被監視電圧に応じてオン及びオフが切り替えられる第３トランジスタとを有し、前記第２トランジスタ及び前記第３トランジスタのオン及びオフが切り替えられることで前記第２カレントミラー回路が制御される付記６から付記９の何れか１つに記載のパワーオンリセット回路。
（付記１１）
前記生成回路は、前記第２トランジスタ及び前記第３トランジスタを選択的にオフさせることで前記第２カレントミラー回路による前記コンパレータに対する前記バイアス電流の供給量を少なくする付記９に記載のパワーオンリセット回路。
（付記１２）
前記第２トランジスタは、前記コンパレータにより前記リセット解除電圧が出力された場合にオフされる付記１０又は付記１１に記載のパワーオンリセット回路。
（付記１３）
前記第３トランジスタは、前記被監視電圧が前記被給電回路を前記リセット状態にする電圧として予め定められた電圧の場合にオフされる付記１０から付記１２の何れか１つに記載のパワーオンリセット回路。
（付記１４）
前記生成回路は、前記第２トランジスタ及び前記第３トランジスタを順にオンさせることで前記第２カレントミラー回路による前記コンパレータに対する前記バイアス電流の供給量を段階的に増大させる付記１０から付記１３の何れか１つに記載のパワーオンリセット回路。
（付記１５）
前記第２トランジスタ及び前記第３トランジスタは何れもＮＭＯＳトランジスタである付記１０から付記１４の何れか１つに記載のパワーオンリセット回路。
（付記１６）
前記生成回路は、前記第１カレントミラー回路及び前記第２カレントミラー回路の各々でカレントミラーされた電流を前記コンパレータに前記バイアス電流としてカレントミラーする第４トランジスタを有する付記１０から付記１５の何れか１つに記載のパワーオンリセット回路。
（付記１７）
前記コンパレータは、一方の入力端子に前記被監視電圧が供給された入力差動対、及び前記入力差動対に接続され、前記バイアス電流が供給される第５トランジスタを有する付記１から付記１６の何れか１つに記載のパワーオンリセット回路。
（付記１８）
前記入力差動対は、プルダウンされたＤＭＯＳトランジスタ、及び前記被監視電圧に応じてオン及びオフが切り替えられるＮＭＯＳトランジスタによる入力差動対である付記１７に記載のパワーオンリセット回路。
（付記１９）
前記比較用電圧は、前記ＤＭＯＳトランジスタの閾値電圧と前記ＮＭＯＳトランジスタの閾値電圧との差分を用いた電圧である付記１８に記載のパワーオンリセット回路。
（付記２０）
前記コンパレータは、前記入力差動対に供給された前記被監視電圧に応じて定まる電流を生成する第３カレントミラー回路、及び前記第３カレントミラー回路で生成された電流に対応する電圧を、前記被監視電圧と前記比較用電圧との比較結果として出力する出力回路を有する付記１７から付記１９の何れか１つに記載のパワーオンリセット回路。
（付記２１）
前記出力回路は、前記第３カレントミラー回路によってオン及びオフが切り替えられる第６トランジスタと、及び前記第６トランジスタに直列に接続され、前記生成回路によって前記バイアス電流が供給される第７トランジスタとを有する付記２０に記載のパワーオンリセット回路。
（付記２２）
前記第６トランジスタは、ＰＭＯＳトランジスタであり、前記第７トランジスタは、ＮＭＯＳトランジスタである付記２１に記載のパワーオンリセット回路。
（付記２３）
一端に前記電源電圧が供給され、他端に前記第５トランジスタの制御端子が接続された第２容量性素子を更に含む付記２１又は付記２２に記載のパワーオンリセット回路。
（付記２４）
付記１から付記２３の何れか１つに記載のパワーオンリセット回路と、
電源電圧が供給される被給電回路であって、前記パワーオンリセット回路に含まれるコンパレータにより出力されるリセット解除電圧に応じてリセット状態が解除される被給電回路と、を含む半導体装置。
（付記２５）
バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、電源電圧が供給される被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータを含むパワーオンリセット回路のバイアス電流供給方法であって、
前記電源電圧に基づいて前記バイアス電流を生成する生成回路であって、前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給を停止するパワーオンリセット回路のバイアス電流供給方法。
（付記２６）
被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、
前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、
前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御する制御回路と、を含むパワーオンリセット回路。
（付記２７）
前記コンパレータは、前記被監視電圧が前記比較用電圧未満の場合に、前記被給電回路をリセットするリセット電圧を出力し、
前記制御回路は、前記被監視電圧及び前記コンパレータにより出力された前記リセット電圧を利用して、前記コンパレータに対して前記バイアス電流が供給されるように前記生成回路を制御する付記２６に記載のパワーオンリセット回路。
（付記２８）
前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果を前記被給電回路に出力し、かつ、前記比較結果を制御用電圧に変換して前記制御用電圧を前記制御回路に出力する出力バッファを更に含み、
前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記制御用電圧を用いて前記生成回路を制御する付記２６又は付記２７に記載のパワーオンリセット回路。
（付記２９）
前記出力バッファは、前記比較結果を前記制御用電圧に変換して前記制御用電圧を前記制御回路に出力する第１変換出力回路と、前記制御用電圧を前記比較結果に変換して前記比較結果を前記被給電回路に出力する第２変換出力回路と、を有する付記２８に記載のパワーオンリセット回路。
（付記３０）
前記制御用電圧は、前記リセット解除電圧が変換されて得られた第１制御用電圧、及び前記リセット電圧が変換されて得られた第２制御用電圧に類別され、
前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記第１制御用電圧を利用して、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御し、前記被監視電圧及び前記出力バッファから入力された前記第２制御用電圧を利用して、前記コンパレータに対して前記バイアス電流が供給されるように前記生成回路を制御する付記２８又は付記２９に記載のパワーオンリセット回路。
（付記３１）
前記生成回路は、前記バイアス電流を生成する第１カレントミラー回路を有し、
前記制御回路は、前記被監視電圧に応じて前記第１カレントミラー回路を制御する付記２６から付記３０の何れか１つに記載のパワーオンリセット回路。
（付記３２）
前記制御回路は、前記第１カレントミラー回路に接続され、かつ、前記被監視電圧に応じてオン及びオフが切り替えられる第１トランジスタを有し、前記第１トランジスタのオン及びオフを切り替えることで前記第１カレントミラー回路を制御する付記３１に記載のパワーオンリセット回路。
（付記３３）
前記制御回路は、前記第１トランジスタをオフさせることで前記第１カレントミラー回路による前記バイアス電流の生成を停止させる付記３２に記載のパワーオンリセット回路。
（付記３４）
前記第１トランジスタは、バックゲートが第１容量性素子を介して低電圧源に接続されたＰＭＯＳトランジスタである付記３２又は付記３３に記載のパワーオンリセット回路。
（付記３５）
前記生成回路は、前記第１カレントミラー回路に接続され、前記第１カレントミラー回路で生成された前記バイアス電流を調節して前記コンパレータに供給する第２カレントミラー回路を有し、
前記制御回路は、前記第２カレントミラー回路に接続され、前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果が変換されて得られた制御用電圧に応じてオン及びオフが切り替えられる第２トランジスタと、前記第２カレントミラー回路に接続され、前記被監視電圧に応じてオン及びオフが切り替えられる第３トランジスタとを有し、前記第２トランジスタ及び前記第３トランジスタのオン及びオフを切り替えることで前記第２カレントミラー回路を制御する付記３１から付記３４の何れか１つに記載のパワーオンリセット回路。
（付記３６）
前記制御回路は、前記第２トランジスタ及び前記第３トランジスタを選択的にオフさせることで前記第２カレントミラー回路による前記コンパレータに対する前記バイアス電流の供給量を少なくする付記３５に記載のパワーオンリセット回路。
（付記３７）
前記第２トランジスタは、前記コンパレータにより前記リセット解除電圧が出力された場合にオフされる付記３５又は付記３６に記載のパワーオンリセット回路。
（付記３８）
前記第３トランジスタは、前記被監視電圧が前記被給電回路を前記リセット状態にする電圧として予め定められた電圧の場合にオフされる付記３５から付記３７の何れか１つに記載のパワーオンリセット回路。
（付記３９）
前記制御回路は、前記第２トランジスタ及び前記第３トランジスタを順にオンさせることで前記第２カレントミラー回路による前記コンパレータに対する前記バイアス電流の供給量を段階的に増大させる付記３５から付記３８の何れか１つに記載のパワーオンリセット回路。
（付記４０）
前記第２トランジスタ及び前記第３トランジスタは何れもＮＭＯＳトランジスタである付記３５から付記３９の何れか１つに記載のパワーオンリセット回路。
（付記４１）
前記生成回路は、前記第１カレントミラー回路及び前記第２カレントミラー回路の各々でカレントミラーされた電流を前記コンパレータに前記バイアス電流としてカレントミラーする第４トランジスタを有する付記３５から付記４０の何れか１つに記載のパワーオンリセット回路。
（付記４２）
前記コンパレータは、一方の入力端子に前記被監視電圧が供給された入力差動対、及び前記入力差動対に接続され、前記バイアス電流が供給される第５トランジスタを有する付記２６から付記４１の何れか１つに記載のパワーオンリセット回路。
（付記４３）
前記入力差動対は、プルダウンされたＤＭＯＳトランジスタ、及び前記被監視電圧に応じてオン及びオフが切り替えられるＮＭＯＳトランジスタによる入力差動対である付記４２に記載のパワーオンリセット回路。
（付記４４）
前記比較用電圧は、前記ＤＭＯＳトランジスタの閾値電圧と前記ＮＭＯＳトランジスタの閾値電圧との差分を用いた電圧である付記４３に記載のパワーオンリセット回路。
（付記４５）
前記コンパレータは、前記入力差動対に供給された前記被監視電圧に応じて定まる電流を生成する第３カレントミラー回路、及び前記第３カレントミラー回路で生成された電流に対応する電圧を、前記被監視電圧と前記比較用電圧との比較結果として出力する出力回路を有する付記４２から付記４４の何れか１つに記載のパワーオンリセット回路。
（付記４６）
前記出力回路は、前記第３カレントミラー回路によってオン及びオフが切り替えられる第６トランジスタと、前記第６トランジスタに直列に接続され、前記生成回路によって前記バイアス電流が供給される第７トランジスタとを有する付記４５に記載のパワーオンリセット回路。
（付記４７）
前記第６トランジスタは、ＰＭＯＳトランジスタであり、
前記第７トランジスタは、ＮＭＯＳトランジスタである付記４６に記載のパワーオンリセット回路。
（付記４８）
前記コンパレータは、一端に前記電源電圧が供給され、他端に前記第６トランジスタの制御端子が接続された第２容量性素子を有する付記４６又は付記４７に記載のパワーオンリセット回路。
（付記４９）
付記２６から付記４８の何れか１つに記載のパワーオンリセット回路と、
電源電圧が供給される被給電回路であって、前記パワーオンリセット回路に含まれるコンパレータにより出力されるリセット解除電圧に応じてリセット状態が解除される被給電回路と、を含む半導体装置。
（付記５０）
被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、を含むパワーオンリセット回路の制御方法であって、
前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御することを含むパワーオンリセット回路の制御方法。
１０ 半導体装置
１２ 被給電回路
２０ 生成回路
２２ コンパレータ
２４ 制御回路
２６ 出力バッファ
２８ 第１カレントミラー回路
３０ 第２カレントミラー回路
４２ 入力差動対
４４ 第３カレントミラー回路
４６ 出力回路
５０ 第１変換出力回路
５２ 第２変換出力回路
Ｃ１ コンデンサ
Ｐ０，Ｐ２２ ＰＭＯＳトランジスタ
Ｎ０，Ｎ１，Ｎ２，Ｎ４，Ｎ１７，Ｎ２０ ＮＭＯＳトランジスタ
Ｎ５ ＤＭＯＳトランジスタ

Claims (16)

  1. 被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、
    前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、
    前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御する制御回路と、
    を含むパワーオンリセット回路。
  2. 前記コンパレータは、前記被監視電圧が前記比較用電圧未満の場合に、前記被給電回路をリセットするリセット電圧を出力し、
    前記制御回路は、前記被監視電圧及び前記コンパレータにより出力された前記リセット電圧を利用して、前記コンパレータに対して前記バイアス電流が供給されるように前記生成回路を制御する請求項１に記載のパワーオンリセット回路。
  3. 前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果を前記被給電回路に出力し、かつ、前記比較結果を制御用電圧に変換して前記制御用電圧を前記制御回路に出力する出力バッファを更に含み、
    前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記制御用電圧を用いて前記生成回路を制御する請求項２に記載のパワーオンリセット回路。
  4. 前記出力バッファは、前記比較結果を前記制御用電圧に変換して前記制御用電圧を前記制御回路に出力する第１変換出力回路と、前記制御用電圧を前記比較結果に相当する電圧である比較結果相当電圧に変換して前記比較結果相当電圧を前記被給電回路に出力する第２変換出力回路と、を有する請求項３に記載のパワーオンリセット回路。
  5. 前記制御用電圧は、前記リセット解除電圧が変換されて得られた第１制御用電圧、及び前記リセット電圧が変換されて得られた第２制御用電圧に類別され、
    前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記第１制御用電圧を利用して、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御し、前記被監視電圧及び前記出力バッファから入力された前記第２制御用電圧を利用して、前記コンパレータに対して前記バイアス電流が供給されるように前記生成回路を制御する請求項３又は請求項４に記載のパワーオンリセット回路。
  6. 前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果を前記被給電回路に出力し、かつ、前記比較結果を制御用電圧に変換して前記制御用電圧を前記制御回路に出力する出力バッファを更に含み、
    前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記制御用電圧を用いて前記生成回路を制御する請求項１に記載のパワーオンリセット回路。
  7. 前記出力バッファは、前記比較結果を前記制御用電圧に変換して前記制御用電圧を前記制御回路に出力する第１変換出力回路と、前記制御用電圧を前記比較結果に相当する電圧である比較結果相当電圧に変換して前記比較結果相当電圧を前記被給電回路に出力する第２変換出力回路と、を有する請求項６に記載のパワーオンリセット回路。
  8. 前記コンパレータは、前記被監視電圧が前記比較用電圧未満の場合に、前記被給電回路をリセットするリセット電圧を出力し、
    前記制御用電圧は、前記リセット解除電圧が変換されて得られた第１制御用電圧、及び前記リセット電圧が変換されて得られた第２制御用電圧に類別され、
    前記制御回路は、前記被監視電圧及び前記出力バッファから入力された前記第１制御用電圧を利用して、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御し、前記被監視電圧及び前記出力バッファから入力された前記第２制御用電圧を利用して、前記コンパレータに対して前記バイアス電流が供給されるように前記生成回路を制御する請求項７に記載のパワーオンリセット回路。
  9. 前記生成回路は、前記バイアス電流を生成する第１カレントミラー回路を有し、
    前記制御回路は、前記第１カレントミラー回路に接続され、かつ、前記被監視電圧に応じてオン及びオフが切り替えられる第１トランジスタであって、バックゲートが第１容量性素子を介して低電圧源に接続されたＰＭＯＳトランジスタである第１トランジスタを有し、前記第１トランジスタのオン及びオフを切り替えることで前記第１カレントミラー回路を制御する請求項１から請求項８の何れか１項に記載のパワーオンリセット回路。
  10. 前記生成回路は、前記バイアス電流を生成する第１カレントミラー回路を有し、
    前記制御回路は、前記第１カレントミラー回路に接続され、かつ、前記被監視電圧に応じてオン及びオフが切り替えられる第１トランジスタであって、バックゲートが第１容量性素子を介して低電圧源に接続されたＰＭＯＳトランジスタである第１トランジスタを有し、前記第１トランジスタをオフさせることで前記第１カレントミラー回路による前記バイアス電流の生成を停止させる請求項１から請求項９の何れか１項に記載のパワーオンリセット回路。
  11. 前記生成回路は、前記第１カレントミラー回路に接続され、前記第１カレントミラー回路で生成された前記バイアス電流を調節して前記コンパレータに供給する第２カレントミラー回路を有し、
    前記制御回路は、前記第２カレントミラー回路に接続され、前記コンパレータでの前記被監視電圧と前記比較用電圧との比較結果が変換されて得られた制御用電圧に応じてオン及びオフが切り替えられる第２トランジスタと、前記第２カレントミラー回路に接続され、前記被監視電圧に応じてオン及びオフが切り替えられる第３トランジスタとを有し、前記第２トランジスタ及び前記第３トランジスタのオン及びオフを切り替えることで前記第２カレントミラー回路を制御する請求項９又は請求項１０に記載のパワーオンリセット回路。
  12. 前記制御回路は、前記第２トランジスタ及び前記第３トランジスタを順にオンさせることで前記第２カレントミラー回路による前記コンパレータに対する前記バイアス電流の供給量を段階的に増大させる請求項１１に記載のパワーオンリセット回路。
  13. 前記コンパレータは、一方の入力端子に前記被監視電圧が供給された入力差動対、及び前記入力差動対に接続され、前記バイアス電流が供給される第５トランジスタを有し、
    前記入力差動対は、プルダウンされたＤＭＯＳトランジスタ、及び前記被監視電圧に応じてオン及びオフが切り替えられるＮＭＯＳトランジスタによる入力差動対である請求項１から請求項１２の何れか１項に記載のパワーオンリセット回路。
  14. 前記比較用電圧は、前記ＤＭＯＳトランジスタの閾値電圧と前記ＮＭＯＳトランジスタの閾値電圧との差分を用いた電圧である請求項１３に記載のパワーオンリセット回路。
  15. 請求項１から請求項１４の何れか１項に記載のパワーオンリセット回路と、
    電源電圧が供給される被給電回路であって、前記パワーオンリセット回路に含まれるコンパレータにより出力されるリセット解除電圧に応じてリセット状態が解除される被給電回路と、
    を含む半導体装置。
  16. 被給電回路に供給される電源電圧に基づいてバイアス電流を生成する生成回路と、前記生成回路で生成された前記バイアス電流が供給された状態で、被監視電圧と比較用電圧とを比較し、被監視電圧が前記比較用電圧を超えた場合に、前記被給電回路のリセット状態を解除するリセット解除電圧を出力するコンパレータと、を含むパワーオンリセット回路の制御方法であって、
    前記被監視電圧及び前記コンパレータにより出力された前記リセット解除電圧に応じて、前記コンパレータに対する前記バイアス電流の供給が遮断されるように前記生成回路を制御することを含むパワーオンリセット回路の制御方法。
JP2015000848A 2015-01-06 2015-01-06 パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法 Active JP6404718B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015000848A JP6404718B2 (ja) 2015-01-06 2015-01-06 パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015000848A JP6404718B2 (ja) 2015-01-06 2015-01-06 パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法

Publications (2)

Publication Number Publication Date
JP2016127480A JP2016127480A (ja) 2016-07-11
JP6404718B2 true JP6404718B2 (ja) 2018-10-17

Family

ID=56359859

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015000848A Active JP6404718B2 (ja) 2015-01-06 2015-01-06 パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法

Country Status (1)

Country Link
JP (1) JP6404718B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6820183B2 (ja) 2016-10-19 2021-01-27 ローム株式会社 パワーオンリセット回路、半導体デバイス
JP6955883B2 (ja) * 2017-03-30 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置及びパワーオンリセット装置
TWI726808B (zh) * 2020-09-04 2021-05-01 新唐科技股份有限公司 欠壓鎖定電路及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0805556B1 (en) * 1996-04-30 2005-03-23 STMicroelectronics S.r.l. Power on reset circuit with auto turn off
KR100301368B1 (ko) * 1998-06-12 2001-10-27 윤종용 파워온리셋회로
US6259286B1 (en) * 1999-10-15 2001-07-10 Triscend Corporation Method and apparatus for a power-on-reset system
JP4794782B2 (ja) * 2001-09-18 2011-10-19 セイコーインスツル株式会社 電圧検出回路、及び電子機器
US20070001721A1 (en) * 2005-07-01 2007-01-04 Chi-Yang Chen Power-on reset circuit

Also Published As

Publication number Publication date
JP2016127480A (ja) 2016-07-11

Similar Documents

Publication Publication Date Title
TWI486739B (zh) 訊號產生電路
JP5754343B2 (ja) 低電圧検出回路
JP4686222B2 (ja) 半導体装置
US8531215B2 (en) Voltage detector
JP6082356B2 (ja) 半導体装置
JP5852538B2 (ja) 半導体装置
US10141924B2 (en) Semiconductor circuit, voltage detection circuit, and voltage determination circuit
TWI520486B (zh) 搭載於半導體裝置的移位電路
JP6404718B2 (ja) パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法
JP5631918B2 (ja) 過電流保護回路、および、電力供給装置
JP2014121084A (ja) パワーオンリセット回路
JP2016046620A (ja) パワーオンリセット回路
US10090674B2 (en) Maximum supply voltage selection
JP2014207615A (ja) 半導体装置
JP5806972B2 (ja) 出力ドライバ回路
US9692415B2 (en) Semiconductor device having low power consumption
JP2017076891A (ja) 電源電圧検知回路
JP2008197994A (ja) 起動回路
JP2009282908A (ja) レギュレータ
JP2011188361A (ja) パワーオンリセット回路
JP2016167748A (ja) 出力バッファ回路
JP2012251917A (ja) 温度検出回路
US10270341B2 (en) Regulator circuit and semiconductor integrated circuit device
JP5511564B2 (ja) レギュレータ装置
JP2013190932A (ja) ボルテージレギュレータ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180814

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180913

R150 Certificate of patent or registration of utility model

Ref document number: 6404718

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150