JP6719233B2 - 出力回路 - Google Patents
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Description
従来の出力回路600は、電源端子601と、接地端子602と、入力端子615と、NMOSトランジスタ616と、抵抗611、613と、ツェナーダイオード610と、PMOSトランジスタ612と、出力端子614とを備えている。
この原因は、PMOSトランジスタ612をオンオフさせる際、PMOSトランジスタ612のゲート−ソース間容量を抵抗613、抵抗611を介して充放電する構成であることから、充放電に長い時間を要してしまうためである。
したがって、入力信号INの立ち上がりの時刻t0から電圧VGATEが定常値となる時刻t1までの充電時間が長くなり、スイッチング動作は遅い。
したがって、入力信号INの立ち下がりの時刻t2から電圧VGATEが定常値となる時刻t3までの放電時間が長くなり、スイッチング動作は遅い。
図1は、本発明の実施形態の出力回路100の回路図である。
本実施形態の出力回路100は、電源端子(「第1の電源端子」ともいう)101と、接地端子102(「第2の電源端子」ともいう)と、第1の入力端子111と、第2の入力端子112と、PMOSトランジスタ121、122、124と、NMOSトランジスタ123と、出力端子130と、制御電圧生成回路20とを備える。
制御電圧生成回路20は、電源端子101と接地端子102との間に接続され、出力電圧を制御電圧VyとしてPMOSトランジスタ121のゲートに供給する。
第1の入力信号IN1と第2の入力信号IN2がそれぞれロウレベルからハイレベルへ変化する際、すなわちPMOSトランジスタ122がオンからオフへ変化し、NMOSトランジスタ123がオフからオンへ変化する際、NMOSトランジスタ123は、PMOSトランジスタ121を経由してPMOSトランジスタ124のゲート−ソース間容量を充電するため、電圧VGATEは減少する。この減少による変動は、PMOSトランジスタ121のゲート−ソース間容量を経由して制御電圧生成回路20の出力に到達する。すなわち、制御電圧Vyは減少する方向へ変動しようとする。このとき、制御電圧生成回路20は、かかる変動を吸収し、制御電圧Vyを増加させて所定電圧へ戻すよう動作する。
図2の出力回路100において、制御電圧生成回路20a以外の部分については、図1に示した出力回路100と同様であるため、その説明は省略する。
ここでは説明のため、抵抗211の抵抗値をR1、定電流源212の電流値をI1、電源端子101の電圧をVDDとする。
入力端子111及び入力端子112の電圧が第1の状態から第2の状態へ遷移すると、PMOSトランジスタ122がオフし、NMOSトランジスタ123がオンする。NMOSトランジスタ123は、PMOSトランジスタ121を経由してPMOSトランジスタ124のゲート−ソース間容量を充電するため、電圧VGATEは減少する。
入力端子111及び入力端子112の電圧が第2の状態から第1の状態へ遷移すると、PMOSトランジスタ122がオンし、NMOSトランジスタ123がオフする。PMOSトランジスタ122は、PMOSトランジスタ124のゲート−ソース間容量を放電するため、電圧VGATEは増加する。この増加による変動は、第3の状態と同様にPMOSトランジスタ121のゲート−ソース間容量を経由して制御電圧生成回路20aの出力に到達する。この変動によって電圧Vyは変化するが、電圧Vyが増加してPMOSトランジスタ224のゲート−ソース間電圧がそのしきい値を超えると、PMOSトランジスタ224がオンして、電圧Vyの増加を抑制するように動作する。
以上のようにして、制御電圧生成回路20aを備えた出力回路100は、入力端子111、112の信号IN1、IN2に応じてPMOSトランジスタ124を高速に駆動することができる。
図4の出力回路100において、制御電圧生成回路20b以外の部分については、図1に示した出力回路100と同様であるため、その説明は省略する。さらに、図2に示す制御電圧生成回路20の第1の例である制御電圧生成回路20aと同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
制御電圧生成回路20aにおける抵抗211に替えて、電源端子101と定電流源212との間に直列接続された抵抗311、312、313を設けている。そして、抵抗312と313との接続点が抵抗223の一端に接続され、抵抗311と312の接続点がNMOSトランジスタ322のゲートに接続され、抵抗313と定電流源212の接続点がPMOSトランジスタ324のゲートに接続されている。
ここで、容量221、NMOSトランジスタ322、抵抗223、及びPMOSトランジスタ324は制御電圧生成回路20bの出力段20boを構成している。
制御電圧生成回路20bは、直列に接続された抵抗311、312、313に定電流源212の電流I1が供給され、抵抗311と312の接続点に電圧Va、抵抗312と313との接続点に電圧Vx、抵抗313と定電流源212の接続点に電圧Vbをそれぞれ生成する。
ここで、一例として電圧Vaと電圧Vxの電位差がNMOSトランジスタ322のしきい値を超えないように電圧Vaを選択し、電圧Vbと電圧Vxの電位差がPMOSトランジスタ324のしきい値を超えないように選択する。
図5の出力回路100において、制御電圧生成回路20c以外の部分については、図1に示した出力回路100と同様であるため、その説明は省略する。さらに、図2に示す制御電圧生成回路20の第1の例である制御電圧生成回路20aと同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
制御電圧生成回路20aにおける抵抗211に替えて、電源端子101と定電流源212との間に直列接続された抵抗411、ゲートとドレインが共通接続されたNMOSトランジスタ412、及びゲートとドレインが共通接続されPMOSトランジスタ413とを設けている。そして、NMOSトランジスタ412のゲートがNMOSトランジスタ422のゲートに接続され、PMOSトランジスタ413のゲートがPMOSトランジスタ424のゲートに接続されている。
ここで、NMOSトランジスタ422とPMOSトランジスタ424が制御電圧生成回路20cの出力段20coを構成している。
制御電圧生成回路20cは、直列に接続された抵抗411、NMOSトランジスタ412、PMOSトランジスタ413に定電流源212の電流I1が供給され、NMOSトランジスタ422のゲートに電圧Vcを、PMOSトランジスタ424のゲートに電圧Vdをそれぞれ生成する。また、NMOSトランジスタ422とPMOSトランジスタ424の接続点から出力電圧(制御電圧)Vyが出力される。
電圧Vcは、抵抗411の抵抗値をR2とすると式(3)で表され、これがNMOSトランジスタ422のゲートに供給される。
NMOSトランジスタ412とPMOSトランジスタ413の接続点の電圧Vx’は、式(5)で表される。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
また、上記実施形態において、PMOSトランジスタとNMOSトランジスタの極性を反転させた回路構成を用いることも可能である。
また、上記実施形態においては、電圧Vx(Vx’)を生成するのに、抵抗、NMOSトランジスタ、PMOSトランジスタを使用しているが、ダイオードやツェナーダイオードを使用しても良く、所定の定電圧が生成可能であればその構成は限定されない。
101 電源端子(第1の電源端子)
102 接地端子(第2の電源端子)
111 第1の入力端子
112 第2の入力端子
130 出力端子
20、20a、20b、20c 制御電圧生成回路
20ao、20bo、20co 制御電圧生成回路の出力段
Claims (2)
- 第1の電源端子と
第2の電源端子と、
出力端子と、
前記第1の電源端子と前記第2の電源端子との間に接続され、制御電圧を生成する制御電圧生成回路と、
ゲートに前記制御電圧が入力され、ソースの電圧が第1の所定電圧以下にならないよう動作する第1導電型の第1のMOSトランジスタと、
ゲートに第1の入力信号が入力され、ソースが前記第1の電源端子に接続され、ドレインが前記第1のMOSトランジスタのソースに接続された第1導電型の第2のMOSトランジスタと、
ゲートに第2の入力信号が入力され、ソースが前記第2の電源端子に接続され、ドレインが前記第1のMOSトランジスタのドレインに接続された第2導電型の第3のMOSトランジスタと、
ソースが前記第1の電源端子に接続され、ゲートが前記第1のMOSトランジスタのソースに接続され、ドレインが前記出力端子に接続され、前記第1の入力信号及び前記第2の入力信号によって駆動されて前記出力端子に出力信号を出力する第1導電型の第4のMOSトランジスタとを備え、
前記制御電圧生成回路は、
一端が前記第2の電源端子に接続された定電流源と、
一端が前記第1の電源端子に接続され、他端が前記定電流源の他端に接続された第1の抵抗と、
一端が前記第1の抵抗の他端に接続され、他端が前記第1のMOSトランジスタのゲートに接続された第2の抵抗と、
一端が前記第1の電源端子に接続され、他端が前記第2の抵抗の一端に接続された容量と、
ゲートが前記第1の抵抗の他端に接続され、ドレインが前記第1の電源端子に接続され、ソースが前記第1のMOSトランジスタのゲートに接続された第2導電型の第5のMOSトランジスタと、
ゲートが前記第1の抵抗の他端に接続され、ドレインが前記第2の電源端子に接続され、ソースが前記第1のMOSトランジスタのゲートに接続された第1導電型の第6のMOSトランジスタとを有し、
前記第1の入力信号と前記第2の入力信号が変化することによって生じる前記制御電圧の変動を吸収して前記制御電圧を第2の所定電圧に保持することを特徴とする出力回路。 - 第1の電源端子と
第2の電源端子と、
出力端子と、
前記第1の電源端子と前記第2の電源端子との間に接続され、制御電圧を生成する制御電圧生成回路と、
ゲートに前記制御電圧が入力され、ソースの電圧が第1の所定電圧以下にならないよう動作する第1導電型の第1のMOSトランジスタと、
ゲートに第1の入力信号が入力され、ソースが前記第1の電源端子に接続され、ドレインが前記第1のMOSトランジスタのソースに接続された第1導電型の第2のMOSトランジスタと、
ゲートに第2の入力信号が入力され、ソースが前記第2の電源端子に接続され、ドレインが前記第1のMOSトランジスタのドレインに接続された第2導電型の第3のMOSトランジスタと、
ソースが前記第1の電源端子に接続され、ゲートが前記第1のMOSトランジスタのソースに接続され、ドレインが前記出力端子に接続され、前記第1の入力信号及び前記第2の入力信号によって駆動されて前記出力端子に出力信号を出力する第1導電型の第4のMOSトランジスタとを備え、
前記制御電圧生成回路は、
一端が前記第2の電源端子に接続された定電流源と、
前記第1の電源端子と前記定電流源の他端との間に直列にこの順に接続された第1、第2、及び第3の抵抗と、
一端が前記第2の抵抗と前記第3の抵抗の接続点に接続され、他端が前記第1のMOSトランジスタのゲートに接続された第4の抵抗と、
一端が前記第1の電源端子に接続され、他端が前記第2の抵抗と前記第3の抵抗の接続点に接続された容量と、
ゲートが前記第1の抵抗と前記第2の抵抗の接続点に接続され、ドレインが前記第1の電源端子に接続され、ソースが前記第1のMOSトランジスタのゲートに接続された第2導電型の第5のMOSトランジスタと、
ゲートが前記第3の抵抗と前記定電流源との接続点に接続され、ドレインが前記第2の電源端子に接続され、ソースが前記第1のMOSトランジスタのゲートに接続された第1導電型の第6のMOSトランジスタとを有し、
前記第1の入力信号と前記第2の入力信号が変化することによって生じる前記制御電圧の変動を吸収して前記制御電圧を第2の所定電圧に保持することを特徴とする出力回路。
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