JP4579027B2 - 負荷駆動回路 - Google Patents

Description

この発明は、例えば、液晶表示パネルのソースドライバに組み込まれ、ｎビットのＤ／Ａコンバータの多値出力に応答して、液晶表示パネルの信号ラインを駆動する場合等に使用される負荷駆動回路に関する。

液晶表示パネルのソースドライバに組み込まれ、液晶表示パネルの信号ラインを駆動する場合等に使用される負荷駆動回路には、位相特性の改善や回路の発振防止等を意図して位相補償回路が組み込まれる（例えば、特許文献１，２，３参照）。

そのような位相補償回路が組み込まれた負荷駆動回路の一例が図１２に示されている。同図に示されるように、この負荷駆動回路は、負荷（図示せず）が接続されるべき出力端子ＯＵＴと、入力信号が与えられるべき入力端子ＩＮと、負荷を駆動するための出力素子（Ｐ１，Ｎ１）を含む終段増幅回路ＡＭＰ０と、入力信号に応じて終段増幅回路に含まれる出力素子（Ｐ１，Ｎ１）を駆動するための前段増幅回路（ＡＭＰ１，ＡＭＰ２）と、入出力信号波形間の位相特性を改善するための位相補償回路（立ち上がり時位相補償回路１３，立ち下がり時位相補償回路１４）とを含み、入力端子ＩＮに与えられる入力信号に応じて、非反転形式の出力信号が出力端子ＯＵＴに現れるように構成されている。

この例では、終段増幅回路ＡＭＰ０としては、相補接続された一対の出力素子（ｐチャンネル型のＭＯＳ電界効果トランジスタＰ１（以下、単に、「トランジスタＰ１」と称する）とｎチャンネル型のＭＯＳ電界効果トランジスタＮ１（以下、単に、「トランジスタＮ１」と称する））により構成され、それらの出力素子（トランジスタＰ１，Ｎ１）は終段増幅回路ＡＭＰ０が例えばＡＢ級動作するようにバイアスされている。

また、前段増幅回路は、入力端子ＩＮと出力端子ＯＵＴとの電位差を増幅して終段増幅回路ＡＭＰ０の高電位側出力素子（トランジスタＰ１）の制御入力端子（ゲート端子ＧＰ１）に与える第１の反転型増幅回路ＡＭＰ１と、入力端子ＩＮと出力端子ＯＵＴとの電位差を増幅して終段増幅回路ＡＭＰ０の低電位側出力素子（トランジスタＮ１）の制御入力端子（ゲート端子ＧＮ１）に与える第２の反転型増幅回路ＡＭＰ２とから構成されている。

また、立ち上がり時位相補償回路１３は、高電位側出力素子（トランジスタＰ１）の制御入力端子（ＧＰ１）と出力端子ＯＵＴとの間に挿入された、抵抗素子Ｒ１と容量Ｃ１との直列回路を含んでおり、立ち下がり時位相補償回路１４は、低電位側出力素子（トランジスタＮ１）の制御入力端子（ＧＮ１）と出力端子ＯＵＴとの間に挿入された、抵抗素子Ｒ２と容量Ｃ２との直列回路を含んでいる。

同負荷駆動回路の各部の信号波形を示す波形図が図１３に示されている。同図に示されるように、入力端子ＩＮの電位が低電位から高電位に変化すると、出力端子ＯＵＴの電位と入力端子ＩＮの電位とが同電位となるように、第１の反転型増幅回路ＡＭＰ１はトランジスタＰ１のゲート端子ＧＰ１の電位を低下させ、同時に第２の反転型増幅回路ＡＭＰ２はトランジスタＮ１のゲート端子ＧＮ１の電位を低下させる。

すると、ゲート・ソース間の電位差が増加することによりトランジスタＰ１の駆動能力は増加する一方、ゲート・ソース間の電位差が減少することによりトランジスタＮ１の駆動能力は減少する。

このとき、位相補償回路１３に含まれる容量Ｃ１は、出力端子ＯＵＴに接続される負荷容量によって容量分割により瞬時に放電されるから、トランジスタＰ１のゲート端子ＧＰ１の電位は入力端子ＩＮの立ち上がり直後のある期間に限り引き下げられ、トランジスタＰ１の初期駆動能力は一層増強される。これにより出力端子ＯＵＴの電位は入力端子ＩＮの電位に追従して瞬時に立ち上がることができ、位相特性が改善される。

これに対して、入力端子ＩＮの電位が高電位から低電位に変化すると、出力端子ＯＵＴの電位と入力端子ＩＮの電位とが同電位となるように、第１の反転型増幅回路ＡＭＰ１はトランジスタＰ１のゲート端子ＧＰ１の電位を上昇させ、同時に第２の反転型増幅回路ＡＭＰ２はトランジスタＮ１のゲート端子ＧＮ１の電位を上昇させる。

すると、ゲート・ソース間の電位差が減少することによりトランジスタＰ１の駆動能力は減少する一方、ゲート・ソース間の電位差が増加することによりトランジスタＮ１の駆動能力は増加する。

このとき、位相補償回路１４に含まれる容量Ｃ２は、出力端子ＯＵＴに接続される負荷容量によって容量分割により瞬時に充電されるから、トランジスタＮ１のゲート端子ＧＮ１の電位は入力端子ＩＮの立ち下がり直後のある期間に限り引き上げられ、トランジスタＮ１の初期駆動能力は一層増強される。これにより出力端子ＯＵＴの電位は入力端子ＩＮの電位に追従して瞬時に立ち下がることができ、位相特性が改善される。
特開平６−２１６６６２号公報 特開平７−１０６８７１号公報 特開平１１−２４９６２５号公報

しかしながら、従来の負荷駆動回路にあっては、位相補償回路（１３，１４）内に容量Ｃ１，Ｃ２が含まれているため、半導体集積回路として実現しようとすると、チップ上における容量Ｃ１，Ｃ２の占有面積が大きいために十分に集積度上げることができず、その結果、ＬＳＩチップの価格を低く抑えることが困難になると言う問題点があった。

もっとも、特別なプロセスを採用することにより、容量Ｃ１，Ｃ２の専有面積を減少させることはできるが、その場合には、プロセス自体のコストアップによって、やはり、ＬＳＩチップの価格を低く抑えることができない。

この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、位相特性が良好であり、しかも低価格のＬＳＩチップとして実現可能な負荷駆動回路を提供することにある。

この発明のさらに他の目的並びに作用効果については、明細書の以下の記述を参照することにより、当業者であれば容易に理解されるであろう。

上記の課題を解決するために、本発明の負荷駆動回路は、次のような構成を採用している。

すなわち、本発明の負荷駆動回路は、負荷が接続されるべき出力端子と、入力信号が与えられるべき入力端子と、負荷を駆動するための出力素子含む終段増幅回路と、入力信号に応じて終段増幅回路に含まれる出力素子を駆動するための前段増幅回路と、入出力信号波形間の位相特性を改善するための位相補償回路とを含み、入力端子に与えられる入力信号に応じて、非反転形式の出力信号が出力端子に現れる、と言う基本構成を有している。

以上の基本構成において、前記位相補償回路は、終段増幅回路の出力素子の制御入力端子と当該負荷駆動回路の出力端子との間に非直線抵抗素子とスイッチ素子との直列回路を挿入することにより構成されている。ここで、非直線抵抗素子は、印加電圧値が増加するに連れて抵抗値が減少し、かつ印加電圧値が減少するに連れて抵抗値が増加する非直線特性を有する。また、スイッチ素子は、その出力素子が終段増幅回路内において、高電位側又は低電位側のいずれに配置されているかに対応して、入力信号の高電位期間又は低電位期間に限り選択的にオン状態となるようにスイッチング制御される。

以上の構成によれば、スイッチ素子のうちで高電位側に配置されているものについては、入力信号の高電位期間に限りオン状態となる一方、スイッチ素子のうちで低電位側に配置されているものについては、入力信号の低電位期間に限りオン状態となる。

入力端子の電位が低電位から高電位へと変化した直後は、入出力端子間の電位差は大きいため、非直線抵抗素子の抵抗値は小さい。そのため、高電位側出力素子の制御入力端子の電位は、出力端子の電位に追従して大きく低下し、これにより高電位側出力素子の駆動能力は増強され、出力端子の電位は入力端子の電位に追従して急峻に立ち上がる。

出力端子の電位が上昇すると、入出力端子間の電位差は小さくなるため、非直線抵抗素子の抵抗値は増大し、以後、高電位側出力素子の制御入力端子の電位は前段増幅回路の出力によって制御された値となる。

入力端子の電位が高電位から低電位へと変化した直後は、入出力端子間の電位差は大きいため、非直線抵抗素子の抵抗値は小さい。そのため、低電位側出力素子の制御入力端子の電位は、出力端子の電位に追従して大きく上昇し、これにより低電位側出力素子の駆動能力は増強され、出力端子の電位は入力端子の電位に追従して急峻に立ち下がる。

出力端子の電位が低下すると、入出力端子間の電位差は小さくなるため、非直線抵抗素子の抵抗値は増大し、以後、高電位側出力素子の制御入力端子の電位は前段増幅回路の出力によって制御された値となる。

このように、本発明によれば、出力端子の電位は入力端子の電位によく追従して急峻に立ち上がり又は立ち下がり、入出力波形間において良好な位相特性を得ることができると共に、位相補償回路には容量が含まれていないため、半導体集積回路として実現する場合にも高密度集積化が可能であり、ＬＳＩチップを低コストに製作することができる。

本発明に係る負荷駆動回路は、その実施にあたっては、要求される仕様に応じて、様々な実施形態を採用することができる。

本発明の実施の一形態においては、前記非直線抵抗素子が、制御入力端子と一対の主端子とを有すると共に、この制御入力端子の電位が当該負荷駆動回路の出力端子の電位に追従するように回路接続されたトランジスタ素子であってもよい。このような構成によれば、トランジスタ素子の製造プロセスと共に非直線抵抗素子を製造することができると共に、トランジスタの制御入力端子と出力端子との間の電位差と当該トランジスタの順方向閾値電圧との比較により、当該トランジスタを単なる抵抗素子に留まらずスイッチング素子としても機能させることができる。

本発明の実施の一形態においては、前記終段増幅回路が、相補接続された一対の出力素子により構成され、前記直列回路が高電位側出力素子の制御入力端子と出力端子との間、及び、低電位側出力素子の制御入力端子と出力端子との間、のそれぞれに挿入されているものであってもよい。

本発明の実施の一形態においては、前記終段増幅回路が、高電位側出力素子と負荷素子、又は低電位側出力素子と負荷素子とを、一対の電源端子間に直列に接続し、それらの接続点から出力信号を取り出すように構成され、前記直列回路が高電位側出力素子の制御入力端子と出力端子との間、又は、低電位側出力素子の制御入力端子と出力端子との間、のいずれかに挿入されているものであってもよい。このとき、前記負荷素子が、１若しくは２以上のトランジスタ素子で構成された定電流源であってもよい。

本発明の実施の一形態においては、前記前段増幅回路が、入力端子と出力端子との電位差を増幅して終段増幅回路の出力素子に与える反転型増幅回路であってもよい。このとき、前記反転型増幅回路が、共通電流路に定電流源を挿入してなるカレントミラー型の作動増幅回路であってもよい。

本発明の実施の一形態においては、前記前段増幅回路が、入力信号を増幅する非反転型のバッファ回路であり、かつ出力素子の制御入力端子と電源端子との間にはプル抵抗素子が挿入されていてもよい。このとき、前記非反転型のバッファ回路が、３ステート型のバッファ回路であってもよい。前記プル抵抗素子については、ポリ抵抗であってもよいし、制御入力端子と一対の主端子とを有すると共に、この制御入力端子を一対の主端子の一方へ導通させることにより抵抗素子として機能させたトランジスタ素子であってもよいし、１又は２以上のトランジスタ素子で構成された定電流源であってもよい。

本発明は、以上の実施形態の全てにおいて、制御入力端子と、制御入力端子に与えられる制御入力信号に応じて、前記前段増幅回路および／または前記位相補償回路の動作を能動化／不能化するための回路とをさらに有するものであってもよい。

本発明の負荷駆動回路によれば、出力端子の電位は入力端子の電位によく追従して急峻に立ち上がり又は立ち下がり、入出力波形間において良好な位相特性を得ることができると共に、位相補償回路には容量が含まれていないため、半導体集積回路として実現する場合にも高密度集積化が可能であり、ＬＳＩチップを低コストに製作することができる。

以下に、本発明に係る負荷駆動回路の好適な実施の一形態を添付図面を参照しつつ詳細に説明する。

本発明に係る負荷駆動回路の構成図（第１実施形態）が図１に示されている。同図に示されるように、この負荷駆動回路は、負荷（図示せず）が接続されるべき出力端子ＯＵＴと、例えば多値形式の入力信号が与えられるべき入力端子ＩＮと、負荷を駆動するための出力素子（ｐチャンネル型のＭＯＳ電界効果トランジスタＰ１（以下、単に、「トランジスタＰ１」と称する）、ｎチャンネル型のＭＯＳ電界効果トランジスタＮ１（以下、単に、「トランジスタＮ１」と称する））を含む終段増幅回路ＡＭＰ０と、入力信号に応じて終段増幅回路ＡＭＰ０に含まれる出力素子（トランジスタＰ１，トランジスタＮ１）を駆動するための前段増幅回路（ＡＭＰ１，ＡＭＰ２）と、入出力信号波形間の位相特性を改善するための位相補償回路（立ち上がり時位相補償回路１，立ち下がり時位相補償回路２）とを含み、入力端子ＩＮに与えられる入力信号に応じて、非反転形式の出力信号が出力端子ＯＵＴに現れるように構成されている。

この例では、終段増幅回路ＡＭＰ０としては、相補接続された一対の出力素子（トランジスタＰ１，トランジスタＮ１）により構成され、それらの出力素子（トランジスタＰ１，Ｐ２）は終段増幅回路ＡＭＰ０がＡＢ級動作するようにバイアスされている。

前段増幅回路は、入力端子ＩＮと出力端子ＯＵＴとの電位差を増幅して終段増幅回路ＡＭＰ０の高電位側出力素子（トランジスタＰ１）の制御入力端子（ゲート端子ＧＰ１）に与える第１の反転型増幅回路ＡＭＰ１と、入力端子ＩＮと出力端子ＯＵＴとの電位差を増幅して終段増幅回路ＡＭＰ０の低電位側出力素子（トランジスタＮ１）の制御入力端子（ゲート端子ＧＮ１）に与える第２の反転型増幅回路ＡＭＰ２とから構成されている。

立ち上がり時位相補償回路１は、高電位側出力素子（トランジスタＰ１）の制御入力端子（ゲート端子ＧＰ１）と出力端子ＯＵＴとの間に挿入された、非直線抵抗素子として機能するｐチャンネル型ＭＯＳ電界効果トランジスタＰ２（以下、単に、「トランジスタＰ２」と称する）とスイッチ素子として機能するｎチャンネル型ＭＯＳ電界効果トランジスタＮ２（以下、単に、「トランジスタＮ２」と称する）との直列回路を含んでいる。

より詳細には、トランジスタＰ２のソース端子はトランジスタＰ１のゲート端子ＧＰ１に接続され、トランジスタＰ２のゲート端子はトランジスタＰ１のドレイン端子ＤＰ１を経由して出力端子ＯＵＴに接続され、トランジスタＰ２のドレイン端子はスイッチ機能を有するトランジスタＮ２を介して出力端子ＯＵＴに接続されている。

そのため、トランジスタＰ２の導通抵抗は、スイッチ素子（Ｎ２）のオン状態にあっては、トランジスタＰ１のゲート端子ＧＰ１と出力端子ＯＵＴとの間の電位差、すなわちトランジスタＰ２のソース・ドレイン間電圧（印加電圧）に応じて変化し、これにより非直線抵抗素子としての機能が実現されることとなる。

一方、スイッチ素子として機能するトランジスタＮ２のゲート端子は入力端子ＩＮに接続され、そのソース端子は出力端子ＯＵＴに接続されている。そのため、トランジスタＮ２は、出力端子ＯＵＴの電位よりも入力端子ＩＮの電位の方が、トランジスタＮ２の入力閾値電圧Ｖｔｈ分以上高い期間に限り選択的にオンし、これにより整流のためのスイッチ機能が実現される。

立ち下がり時位相補償回路２は、低電位側出力素子（トランジスタＮ１）の制御入力端子（ＧＮ１）と出力端子ＯＵＴとの間に挿入された、非直線抵抗素子として機能するｎチャンネル型ＭＯＳ電界効果トランジスタＮ３（以下、単に、「トランジスタＮ３」と称する）とスイッチ素子として機能するｐチャンネル型ＭＯＳ電界効果トランジスタＰ３（以下、単に、「トランジスタＰ３」と称する）との直列回路を含んでいる。

より詳細には、トランジスタＮ３のソース端子はトランジスタＮ１のゲート端子ＧＮ１に接続され、トランジスタＮ３のゲート端子はトランジスタＮ１のドレイン端子ＤＮ１を経由して出力端子ＯＵＴに接続され、トランジスタＮ３のドレイン端子はスイッチ機能を有するトランジスタＰ３を介して出力端子ＯＵＴに接続されている。

そのため、トランジスタＰ３の導通抵抗は、スイッチ素子（Ｐ３）のオン状態にあっては、トランジスタＮ１のゲート端子ＧＮ１と出力端子ＯＵＴとの間の電位差、すなわちトランジスタＮ３のソース・ドレイン間電圧（印加電圧）に応じて変化し、これにより非直線抵抗素子としての機能が実現されることとなる。

一方、スイッチ素子として機能するトランジスタＰ３のゲート端子は入力端子ＩＮに接続されている。そのため、トランジスタＰ３は、出力端子ＯＵＴの電位よりも入力端子ＩＮの電位の方が、トランジスタＮ２の入力閾値電圧Ｖｔｈ以上低い期間に限り選択的にオンし、これにより整流のためのスイッチ機能が実現される。

上述の負荷駆動回路の各部の信号波形を示す波形図（第１実施形態）が図２に示されている。同図に示されるように、入力端子ＩＮの電位が低電位から高電位に変化すると、出力端子ＯＵＴの電位が入力端子ＩＮの電位とと同電位になるように、第１の反転型増幅回路ＡＭＰ１は、高電位側に配置されたトランジスタＰ１のゲート端子ＧＰ１の電位を引き下げて、トランジスタＰ１のの駆動能力を上げようとし、第２の反転型増幅回路ＡＭＰ２はトランジスタＮ１のゲート端子ＧＮ１の電位を引き下げて、トランジスタＮ１の駆動能力を下げようとする。

このとき、立ち上がり時の位相補償回路１に含まれるスイッチ機能を持つトランジスタＮ２は、入力端子ＩＮの電位が高電位にあるためオンしている。また、可変抵抗機能を有するトランジスタＰ２は、出力端子ＯＵＴの電位がまだ低電位であるためオン状態かつ低抵抗値（低オン抵抗状態）を示している。そのため、位相補償回路１は能動状態とされて、トランジスタＰ１のゲート端子ＧＰ１の電位をダイナミックに引き下げ、これによりトランジスタＰ１の駆動能力は飛躍的に増強される。その結果、出力端子ＯＵＴの電位は入力端子ＩＮの電位によく追従して急峻に立ち上がることができる。

出力端子ＯＵＴの電位が低電位から高電位に変化するにつれて、トランジスタＰ２のオン抵抗値は次第に大きくなっていき、トランジスタＰ１のゲート端子ＧＰ１の電位を制御して駆動能力を調整することとなる。

出力端子ＯＵＴの電位が入力端子ＩＮの電位より、トランジスタＮ２のオン閾値電圧Ｖｔｈ分低い電位より高くなると、トランジスタＮ２はオン状態からオフ状態へと切り替わる。

以後、トランジスタＰ１のゲート端子ＧＰ１の電位は第１の反転型増幅回路ＡＭＰ１による制御に切り替わり、出力端子ＯＵＴの電位は入力端子ＩＮの電位と同電位になるよう制御される。

なお、以上説明した入力信号の立ち上がり動作中、出力端子ＯＵＴの電位は入力端子ＩＮの電位より、トランジスタＰ３の入力閾値電圧Ｖｔｈ分だけ高くなることはないから、トランジスタＰ３はオフ状態に維持され、立ち下がり時位相補償回路２は不能化状態に維持される。

一方、図２に示されるように、入力端子ＩＮの電位が高電位から低電位に変化すると、出力端子ＯＵＴの電位が入力端子ＩＮの電位と同電位になるように、第１の反転型増幅回路ＡＭＰ１はトランジスタＰ１のゲート端子ＧＰ１の電位を引き上げて、トランジスタＰ１の駆動能力を下げようとし、第２の反転型増幅回路ＡＭＰ２はトランジスタＮ１のゲート端子ＧＮ１の電位を引き上げ、トランジスタＮ１の駆動能力を上げようとする。

このとき、立ち下がり時の位相補償回路２に含まれるスイッチ機能を持つトランジスタＰ３は、入力端子ＩＮの電位が低電位にあるためオンしている。また、可変抵抗機能を有するトランジスタＮ３は、出力端子ＯＵＴの電位がまだ低電位であるためオン状態かつ低抵抗値（低オン抵抗状態）を示している。そのため、立ち下がり時の位相補償回路２は能動状態とされて、トランジスタＮ１のゲート端子ＧＮ１の電位をダイナミックに引き上げ、これによりトランジスタＮ１の駆動能力は飛躍的に増強される。その結果、出力端子ＯＵＴの電位は入力端子ＩＮの電位によく追従して急峻に立ち下がることができる。

出力端子ＯＵＴの電位が低電位から高電位に変化するにつれて、トランジスタＮ３のオン抵抗値は次第に大きくなっていき、トランジスタＮ１のゲート端子ＧＮ１の電位を制御して駆動能力を調整することとなる。

出力端子ＯＵＴの電位が入力端子ＩＮの電位より、トランジスタＰ３のオン閾値電圧Ｖｔｈ分高い電位より低くなると、トランジスタＰ３はオン状態からオフ状態へと切り替わる。

以後、トランジスタＮ１のゲート端子ＧＮ１の電位は第２の反転型増幅回路ＡＭＰ２による制御に切り替わり、出力端子ＯＵＴの電位は入力端子ＩＮの電位と同電位になるよう制御される。

なお、以上説明した入力信号の立ち上がり動作中、出力端子ＯＵＴの電位は入力端子ＩＮの電位より、トランジスタＮ２の入力閾値電圧Ｖｔｈ分だけ低くなることはないから、トランジスタＮ２はオフ状態に維持され、立ち上がり時位相補償回路１は不能化状態に維持される。

次に、本発明の負荷駆動回路と従来の負荷駆動回路とにおいて、位相補償回路の性能を比較して説明する。負荷容量が軽負荷時（１５ｐＦ）における従来の位相補償回路と本発明の位相補償回路との比較シミュレーション結果を示すグラフが図３に示されており、負荷容量が重負荷時（１５０ｐＦ）における従来の位相補償回路と本発明の位相補償回路との比較シミュレーション結果が図４に示されている。

それらの図から明らかなように、軽負荷時（１５ｐＦ）および重負荷時（１５０ｐＦ）のいずれのシミュレーション結果においても、本発明の位相補償回路の方が従来の位相補償回路に比べて、入力端子ＩＮの変化に対して出力端子ＯＵＴの変化の遅延時間が短く、位相余裕度が大きいことが分かる。

また、両回路のチップ上の専有面積についてみても、今回、シミュレーションに用いた従来の位相補償回路の容量Ｃ１，Ｃ２は２ｐＦであり、この容量をレイアウト面積で表すと約４０００μｍ²になのに対して、本発明の位相補償回路のレイアウト面積は約５０μｍ²程度となり、従来の位相補償回路のチップ占有面積の１／８０以下に縮小できることが確認された。

このように第１実施形態の負荷駆動回路によれば、従前のものに比べて位相余裕度が高いことに加えて、位相補償回路としてチップ上の専有面積が大きな容量を使用していないため、位相補償回路に容量を含む従前のものに比べて高い集積度を実現することができ、この種のＬＳＩチップを低コストに製作可能となる。

本発明の負荷駆動回路は、位相補償回路については基本構成を維持しつつも、その周辺回路の構成を変化させることにより、様々な実施の形態に具現化することができる。

位相補償機能を有する負荷駆動回路の他の実施の形態（第２実施形態）が図５に示されている。この実施形態にあっては、終段増幅回路及び前段増幅回路について改変を加えている。

すなわち、この実施形態にあっては、終段増幅回路ＡＭＰ０は、高電位側のトランジスタＰ１と低電位側の定電流源Ｉ０とを一対の電源端子ＶＤＤ，ＧＮＤ間に直列接続すると共に、それらの接続点を出力端子ＯＵＴへと導出することにより構成されている。ここで、定電流源Ｉ０は、１又は２以上のトランジスタ素子により構成されている。前段増幅回路ＡＭＰ３は、低電位側の共通電流路に定電流源を挿入したカレントミラー型の作動増幅回路により構成されている。位相補償回路１は、非直線抵抗素子として機能するトランジスタＰ２とスイッチ素子として機能するトランジスタＮ２との直列回路を、終段増幅回路ＡＭＰ０の高電位側のトランジスタＰ１のゲート端子ＧＰ１と終段増幅回路ＡＭＰ０の出力端子ＯＵＴとの間に挿入して構成されている。

位相補償機能を有する負荷駆動回路の他の実施の形態（第３実施形態）が図６に示されている。この実施形態にあっても、終段増幅回路及び前段増幅回路について改変を加えている。

すなわち、この実施形態にあっては、終段増幅回路ＡＭＰ０は、高電位側の定電流源Ｉ０と低電位側のトランジスタＮ１とを一対の電源端子ＶＤＤ，ＧＮＤ間に直列接続すると共に、それらの接続点を出力端子ＯＵＴへと導出することにより構成されている。ここで、定電流源Ｉ０は、１又は２以上のトランジスタ素子により構成されている。

前段増幅回路ＡＭＰ４は、高電位側の共通電流路に定電流源を挿入したカレントミラー型の作動増幅回路により構成されている。

位相補償回路１は、非直線抵抗素子として機能するトランジスタＰ３とスイッチ素子として機能するトランジスタＮ３との直列回路を、終段増幅回路ＡＭＰ０の低電位側のトランジスタＮ１のゲート端子ＧＮ１と終段増幅回路ＡＭＰ０の出力端子ＯＵＴとの間に挿入して構成されている。

位相補償機能を有する負荷駆動回路の他の実施の形態（第４実施形態）が図７に示されている。この実施形態にあっては、位相補償回路及び前段増幅回路について改変を加えている。

すなわち、立ち上がり時の位相補償回路３についてみると、非直線抵抗素子として機能するトランジスタＰ２と電源端子ＶＤＤとの間には、スイッチ素子として機能するｐチャンネル型ＭＯＳ電界効果トランジスタＰ４（以下、単に、「トランジスタＰ４」と称する）が接続されている。

また、非直線抵抗素子として機能するトランジスタＰ２とスイッチ素子として機能するトランジスタＮ２との間にも、スイッチ素子として機能するｎチャンネル型のＭＯＳ電界効果トランジスタＮ５（以下、単に、「トランジスタＮ５」と称する）が接続されている。

さらに、第１の非反転型増幅回路ＡＭＰ１としては、イネーブル端子付きのものが採用されている。

そして、トランジスタＰ４のゲート端子、トランジスタＮ５のゲート端子、第１の非反転型増幅回路ＡＭＰ１のイネーブル端子のそれぞれは、否定素子ＮＯＴを介して制御入力端子ＣＮＴへと接続されている。

一方、立ち下がり時の位相補償回路４についてみると、非直線抵抗素子として機能するトランジスタＮ３とグランド端子ＧＮＤとの間には、スイッチ素子として機能するｎチャンネル型ＭＯＳ電界効果トランジスタＮ４（以下、単に、「トランジスタＮ４」と称する）が接続されている。

また、非直線抵抗素子として機能するトランジスタＮ３とスイッチ素子として機能するトランジスタＰ３との間にも、スイッチ素子として機能するｐチャンネル型のＭＯＳ電界効果トランジスタＰ５（以下、単に、「トランジスタＰ５」と称する）が接続されている。

さらに、第２の非反転型増幅回路ＡＭＰ２としては、イネーブル端子付きのものが採用されている。

そして、トランジスタＮ４のゲート端子、トランジスタＰ５のゲート端子、第２の非反転型増幅回路ＡＭＰ２のイネーブル端子のそれぞれは、否定ゲートＮＯＴを介することなく制御入力端子ＣＮＴへと接続されている。

そのため、制御入力端子ＣＮＴに高電位（“Ｈ”）が供給されると、トランジスタＰ４，Ｎ４がオン状態、トランジスタＮ５，Ｐ５がオフ状態となり、終段増幅回路ＡＭＰ０を構成するトランジスタＰ１，Ｎ１の双方がオフすることにより、回路の出力端子ＯＵＴの電位は高インピーダンス状態となる。一方、制御入力端子ＣＮＴに低電圧（“Ｌ”）が供給されると、トランジスタＰ４，Ｎ４はオフ状態、トランジスタＮ５，Ｐ５はオン状態となり、回路の出力端子の電位は、入力端子ＩＮの電位にしたがって決定される。その結果、この負荷駆動回路は３ステート出力形式のものとなる。

位相補償機能を有する負荷駆動回路の他の実施の形態（第５実施形態）が図８に示されている。この実施形態にあっては、位相補償回路及び前段増幅回路について改変を加えている。
すなわち、高電位側の位相補償回路５についてみると、 トランジスタＰ１のゲート端子ＧＰ１と電源端子ＶＤＤとの間には、プルアップ抵抗として機能するｐチャンネル型ＭＯＳ電界効果トランジスタＰ６（以下、単に、「トランジスタＰ６」と称する）が接続されている。また、低電位側の位相補償回路６についてみると、トランジスタＮ１のゲート端子ＧＮ１とグランド端子ＧＮＤとの間には、プルダウン抵抗として機能するｎチャンネル型ＭＯＳ電界効果トランジスタＮ６（以下、単に、「トランジスタＮ６」と称する）が接続されている。一方、前段増幅回路としては、非反転型のバッファ増幅回路ＢＦＲ１が採用されている。

そのため、入力端子ＩＮの電位が低電位から高電位へと変化すると、トランジスタＮ２がオンすることにより、トランジスタＰ１のゲート端子ＧＰ１の電位は、電源電位ＶＤＤから急激に低下して、トランジスタＰ１の駆動能力を増強する。これに対して、入力端子ＩＮの電位が高電位から低電位へと変化すると、トランジスタＰ３がオンすることにより、トランジスタＮ１のゲート端子ＧＮ１の電位は、グランド電位ＧＮＤから急激に上昇して、トランジスタＮ１の駆動能力を増強する。

位相補償機能を有する負荷駆動回路の他の実施の形態（第６実施形態）が図９に示されている。この第６実施形態は、プルアップ抵抗がポリ抵抗素子Ｒ３により、プルダウン抵抗がポリ抵抗素子Ｒ４により実現されていることを除き、第５実施形態の構成と同様である。

位相補償機能を有する負荷駆動回路の他の実施の形態（第７実施形態）が図１０に示されている。この第７実施形態は、立ち上がり時の位相補償回路９については、プルアップ抵抗が定電流源Ｉ１により製作されており、立ち下がり時の位相補償回路１０については、プルダウン抵抗が定電流源Ｉ２により実現されていることを除き、第５実施形態の構成と同様である。

位相補償機能を有する負荷駆動回路の他の実施の形態（第８実施形態）が図１１に示されている。この実施形態にあっては、位相補償回路及び前段増幅回路について改変を加えている。

すなわち、立ち上がり時の位相補償回路１１についてみると、スイッチ機能を有するトランジスタＮ２と出力端子ＯＵＴとの間には、スイッチ素子として機能するｎチャンネル型のＭＯＳ電界効果トランジスタＮ７（以下、単に、「トランジスタＮ７」と称する）が接続されている。また、立ち下がり時の位相補償回路１２についてみると、スイッチ機能を有するトランジスタＰ３と出力端子ＯＵＴとの間には、スイッチ素子として機能するｐチャンネル型のＭＯＳ電界効果トランジスタＰ７（以下、単に、「トランジスタＰ７」と称する）が接続されている。さらに、前段増幅回路としては、イネーブル端子付きの非反転型バッファ増幅回路ＢＦＲ２が採用されている。

トランジスタＮ７のゲート端子、並びに、バッファ増幅回路ＢＦＲ２のイネーブル端子は制御入力端子ＣＮＴに接続されると共に、トランジスタＰ７のゲート端子は否定素子ＮＯＴを介して制御入力端子ＣＮＴへと接続されている。

そのため、制御入力端子ＣＮＴの電位が高電位（“Ｌ”）の状態にあっては、トランジスタＮ７，Ｐ７はいずれもオフ状態となるため、終段増幅回路ＡＭＰ０に含まれる一対のトランジスタＰ１，Ｎ１はいずれもオフ状態となり、かつバッファ増幅回路ＢＦＲ２はディスイネーブルされて、出力端子ＯＵＴは高インピーダンス状態となる。

これに対して、制御入力端子ＣＮＴの電位が高電位（“Ｈ”）の状態にあっては、バッファ増幅回路ＢＦＲ２はイネーブルされ、しかも一対のトランジスタＮ２，Ｐ３のいずれか一方がオンするため、出力端子ＯＵＴの電位は入力端子ＩＮの電位により決定されるから、この負荷駆動回路は３ステート回路とされる。

以上の実施形態によれば、抵抗（Ｒ１，Ｒ２）と容量（Ｃ１，Ｃ２）の代わりに、可変抵抗機能を持つ素子（Ｐ２，Ｐ３）と電圧制御が可能な整流素子（Ｎ２，Ｐ３）を設けたので、整流素子（Ｎ２，Ｐ３）は位相補償回路のオンオフを制御する作用をし、可変抵抗機能を持つ素子（Ｐ２，Ｐ３）は出力ＭＯＳトランジスタ（Ｐ１，Ｎ１）のゲート電位をダイナミックに制御して出力ＭＯＳトランジスタの駆動能力を制御するので、位相補償回路の占有面積を大幅に小さくすると共に、幅広い負荷に対して位相のずれの少ない高性能な出力特性を持つ回路を低コストで実現することができる。

すなわち、本発明によれば、簡単な構成で且つ高容量を持つような特別プロセスを必要とせず、安価なプロセスを用いて集積回路のチップ面積を小さくすることができ、しかも幅広い負荷に対しても位相のずれの少ない高性能な回路を低コストで提供することができる。殊に、本発明にあっては、容量を使用しないことにより集積回路のチップ面積を大幅に縮小することができ、低価格の集積回路を提供することができる。また、容量の代わりに出力ＭＯＳトランジスタのゲート電圧をダイナミックに制御できる素子を用いたことで、出力トランジスタが幅広い負荷に対応できる駆動能力を持つこととなり、リンギングを起こすことなく位相補償ができる。さらに、同様な性能を得ようとした時、位相補償回路だけでなく出力トランジスタも大幅に縮小することができ、チップの面積を縮小することができる。

本発明の負荷駆動回路によれば、出力端子の電位は入力端子の電位によく追従して急峻に立ち上がり又は立ち下がり、入出力波形間において良好な位相特性を得ることができると共に、位相補償回路には容量が含まれていないため、半導体集積回路として実現する場合にも高密度集積化が可能であり、ＬＳＩチップを低コストに製作することができる。

位相補償機能を有する負荷駆動回路の構成図（第１実施形態）である。 負荷駆動回路の各部の信号波形を示す波形図（第１実施形態）である。 軽負荷（１５ｐＦ）での位相補償機能の比較シミュレーション波形図である。 重負荷（１５０ｐＦ）での位相補償機能の比較シミュレーション波形図である。 位相補償機能を有する負荷駆動回路の構成図（第２実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第３実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第４実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第５実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第６実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第７実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（第８実施形態）である。 位相補償機能を有する負荷駆動回路の構成図（従来例）である。 負荷駆動回路の各部の信号波形を示す波形図（従来例）である。

符号の説明

ＡＭＰ０ 終段増幅回路
Ｐ１ ｐチャンネル型ＭＯＳ電界効果トランジスタ（出力素子）
Ｎ１ ｐチャンネル型ＭＯＳ電界効果トランジスタ（出力素子）
１，３，５，７，９，１１，１３ 立ち上がり時の位相補償回路
２，４，６，８，１０，１２１４ 立ち下がり時の位相補償回路
ＯＵＴ 出力端子
ＩＮ 入力端子
ＧＰ１ ゲート端子（出力素子の制御入力端子）
ＧＮ１ ゲート端子（出力素子の制御入力端子）
ＡＭＰ１ 第１の反転型増幅回路
ＡＭＰ２ 第２の反転型増幅回路
ＡＭＰ３ カレントミラー形式の反転型作動増幅回路
ＡＭＰ４ カレントミラー形式の反転型作動増幅回路
ＣＮＴ 制御入力端子
ＢＦＲ１ 非反転型のバッファ増幅回路
ＢＦＲ２ 非反転型のバッファ増幅回路（イネーブル端子付）

Claims (13)

1. 負荷が接続されるべき出力端子と、
   入力信号が与えられるべき入力端子と、
   負荷を駆動するための出力素子含む終段増幅回路と、
   入力信号に応じて終段増幅回路に含まれる出力素子を駆動するための前段増幅回路と、
   入出力信号波形間の位相特性を改善するための位相補償回路とを含み、
   入力端子に与えられる入力信号に応じて、非反転形式の出力信号が出力端子に現れるようにした負荷駆動回路であって、
   前記位相補償回路が、
   終段増幅回路の出力素子の制御入力端子と当該負荷駆動回路の出力端子との間に非直線抵抗素子とスイッチ素子との直列回路を挿入することにより構成されており、
   前記非直線抵抗素子は、印加電圧値が増加するに連れて抵抗値が減少し、かつ印加電圧値が減少するに連れて抵抗値が増加する非直線特性を有するものであり、
   前記スイッチ素子は、その出力素子が終段増幅回路内において、高電位側又は低電位側のいずれに配置されているかに対応して、入力信号の高電位期間又は低電位期間に限り選択的にオン状態となるようにスイッチング制御される、
   ことを特徴とする負荷駆動回路。
2. 前記非直線抵抗素子が、制御入力端子と一対の主端子とを有すると共に、この制御入力端子の電位が当該負荷駆動回路の出力端子の電位に追従するように回路接続されたトランジスタ素子である、ことを特徴とする請求項１に記載の負荷駆動回路。
3. 前記終段増幅回路が、相補接続された一対の出力素子により構成され、前記直列回路が高電位側出力素子の制御入力端子と出力端子との間、及び、低電位側出力素子の制御入力端子と出力端子との間、のそれぞれに挿入されている、ことを特徴とする請求項１又は２に記載の負荷駆動回路。
4. 前記終段増幅回路が、高電位側出力素子と負荷素子、又は低電位側出力素子と負荷素子とを、一対の電源端子間に直列に接続し、それらの接続点から出力信号を取り出すように構成され、前記直列回路が高電位側出力素子の制御入力端子と出力端子との間、又は、低電位側出力素子の制御入力端子と出力端子との間、のいずれかに挿入されている、ことを特徴とする請求項１又は２に記載の負荷駆動回路。
5. 前記負荷素子が、１若しくは２以上のトランジスタ素子で構成された定電流源である、ことを特徴とする請求項４に記載の負荷駆動回路。
6. 前記前段増幅回路が、入力端子と出力端子との電位差を増幅して終段増幅回路の出力素子に与える反転型増幅回路である、ことを特徴とする請求項１〜５に記載の負荷駆動回路。
7. 前記反転型増幅回路が、共通電流路に定電流源を挿入してなるカレントミラー型の作動増幅回路である、ことを特徴とする請求項６に記載の負荷駆動回路。
8. 前記前段増幅回路が、入力信号を増幅する非反転型のバッファ回路であり、かつ出力素子の制御入力端子と電源端子との間にはプル抵抗素子が挿入されている、ことを特徴とする請求項１〜５のいずれかに記載の負荷駆動回路。
9. 非反転型のバッファ回路が、高電位出力ステートと低電位出力ステートとハイインピーダンスステートとをとりうる３ステート型のバッファ回路である、ことを特徴とする請求項８に記載の負荷駆動回路。
10. 前記プル抵抗素子が、ポリ抵抗である、ことを特徴とする請求項８又は９に記載の負荷駆動回路。
11. 前記プル抵抗素子が、制御入力端子と一対の主端子とを有すると共に、この制御入力端子を一対の主端子の一方へ導通させることにより抵抗素子として機能させたトランジスタ素子である、ことを特徴とする請求項６又は７に記載の負荷駆動回路。
12. 前記プル抵抗素子が、１又は２以上のトランジスタ素子で構成された定電流源である、ことを特徴とする請求項８又は９に記載の負荷駆動回路。
13. 制御入力端子と、制御入力端子に与えられる制御入力信号に応じて、前記前段増幅回路および／または前記位相補償回路の動作を能動化／不能化するための回路とをさらに有することを特徴とする請求項１〜１２のいずれかに記載の負荷駆動回路。

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