JP2930227B2

JP2930227B2 - 半導体集積回路の出力バッファ回路

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Publication number: JP2930227B2
Application number: JP5185390A
Authority: JP
Inventors: 俊郎藤井
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1993-07-27
Filing date: 1993-07-27
Publication date: 1999-08-03
Anticipated expiration: 2014-08-03
Also published as: JPH0746113A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置のデー
タ出力回路等に用いられる半導体集積回路の出力バッフ
ァ回路に関する。

【０００２】

【従来の技術】従来の半導体記憶装置のデータ出力回路
に用いられる出力バッファ回路の一例を図７に示す。こ
の出力バッファ回路は、１組の相補型のＰチャンネルＭ
ＯＳ（Metal-Oxide-Semiconductor）・ＦＥＴ（Field E
ffect Transistor）とＮチャンネルＭＯＳ・ＦＥＴによ
るＣＭＯＳ（Complementary MOS）インバータによって
構成されている。即ち、ＰチャンネルＭＯＳ・ＦＥＴの
出力トランジスタＱ1とＮチャンネルＭＯＳ・ＦＥＴの
出力トランジスタＱ2は、ドレイン端子が共通に出力端
子１接続されると共に、出力トランジスタＱ1のソース
端子はＶCC電源線２に接続され、出力トランジスタＱ2
のソース端子はＧＮＤ（接地）電源線３に接続されてい
る。また、出力トランジスタＱ1のゲート端子には、読
出データＤＡＴＡと制御信号φとの論理積を反転出力す
るＮＡＮＤ回路８の出力が接続され、出力トランジスタ
Ｑ2のゲート端子には、読出データＤＡＴＡと制御信号
φを反転した制御信号φバーとの論理和を反転出力する
ＮＯＲ回路９の出力が接続されている。従って、この出
力バッファ回路は、制御信号φがＨレベルの場合には、
読出データＤＡＴＡをそのまま出力端子１に出力し、制
御信号φがＬレベルの場合には、出力端子１をハイイン
ピーダンス状態とする３状態バッファを構成する。

【０００３】上記半導体記憶装置は、近年ますます高速
動作が要求され、出力バッファ回路も読出データＤＡＴ
Ａを高速で出力する必要に迫られている。そして、この
ような高速動作を実現するには、出力トランジスタＱ
1、Ｑ2の駆動能力を高くしなければならない。

【０００４】上記ＶCC電源線２やＧＮＤ電源線３には、
ワイヤボンディング等による寄生インダクタンスが存在
するので、これらの電源線２、３に電流が流れると、寄
生インダクタンスと電流変化の大きさに比例した電圧降
下を生じる。即ち、寄生インダクタンスをＬ、電流をｉ
とすると、数１で表される電圧降下ｖが発生することに
なる。

【０００５】

【数１】

【０００６】そして、このような電圧降下ｖが発生する
と、集積回路内部の電源線２、３の電位が変動し、電源
ノイズや接地ノイズの原因となる。寄生インダクタンス
Ｌは、集積回路の構造によって一律に定まり、これを低
減することは極めて困難である。また、出力バッファ回
路の出力端子１には、通常は図７に示すＴＴＬ回路６の
ように容量Ｃで代表されるような容量性の負荷が接続さ
れ、しかも、電源線２、３の抵抗値が小さいため、上記
出力トランジスタＱ1、Ｑ2の駆動能力を高めると、これ
らのＯＮ時に電源線２、３に大きな電流が流れ、このと
きの電流変化も大きなものとなる。

【０００７】このため、回路は、出力トランジスタＱ
1、Ｑ2の駆動能力を高めると、電源ノイズや接地ノイズ
も大きくなるので集積回路内部の誤動作を発生し易くな
るという矛盾が生じる。しかも、最近の半導体記憶装置
では、出力データのビット数がバイト単位（８ビット）
やワード単位（１６ビットや３２ビット等）となってま
すます拡大される傾向にあるので、出力バッファ回路も
このビット数分必要になり、電源線２、３に流れる電流
もこのビット数倍に増加するため、ノイズの影響がます
ます大きくなって来ている。

【０００８】そこで、このような出力バッファ回路で
は、ノイズが許容される範囲内で出力トランジスタＱ
1、Ｑ2の駆動能力が最大となるように、各出力トランジ
スタＱ1、Ｑ2のチャンネル長やチャンネル幅等を設定し
て集積回路の設計を行う必要が生じていた。

【０００９】

【発明が解決しようとする課題】実際の集積回路の製造
工程においては、ＭＯＳ・ＦＥＴのゲート酸化膜厚（Ｔ
ＯＸ）やチャンネル長及びチャンネル幅等の種々の要素
にプロセスパラメータのバラツキが発生する。そして、
出力トランジスタＱ1、Ｑ2は、駆動能力がチャンネル幅
に比例すると共にチャンネル長に反比例するので、プロ
セスパラメータのバラツキが発生した場合には、この駆
動能力にもある程度の範囲で変動が生じる。一方、使用
時の電源電圧についても、ある程度の変動を許容する必
要があり、電源電圧が高くなった場合にも、出力トラン
ジスタＱ1、Ｑ2の駆動能力が高くなる。

【００１０】このため、従来は、これらのバラツキの全
ての範囲を考慮して、いずれの場合にもノイズが許容範
囲内となるように設計を行うと、出力トランジスタＱ
1、Ｑ2の駆動能力を低めに設定せざるを得ず、多くの場
合に必要以上にこの駆動能力を低下させることとなっ
て、高速化の要請に反する結果になるという問題があっ
た。

【００１１】ところで、上記ノイズを低減させるため
に、従来から図８又は図９に示すような出力バッファ回
路の構成が提案されていた。

【００１２】図８に示す従来の出力バッファ回路（特開
昭５８−１９６７２６号公報記載）は、出力トランジス
タを分割させて動作させることにより、出力電流の立ち
上がり時間を長くして電流の変化率を抑制し大きな電源
ノイズが発生しないようにしたものである。しかしなが
ら、この場合は、回路構成的に出力電流の立ち上がり時
間を長くしているので、プロセスパラメータのバラツキ
による各トランジスタの駆動能力の変化も、そのまま回
路全体の特性に反映され、上記と同じ問題を有すること
になる。

【００１３】また、図９に示す従来の出力バッファ回路
（特開平２−１５８２１３号公報記載）は、ＶCC電源線
２と出力端子１との間にＮチャンネルＭＯＳ・ＦＥＴの
出力トランジスタＱ21を挿入すると共に、ＧＮＤ電源線
３と出力端子１との間にＰチャンネルＭＯＳ・ＦＥＴの
出力トランジスタＱ22を挿入することにより、出力電圧
をそれぞれのトランジスタのしきい値電圧分だけ圧縮し
てノイズの低減を図ったものである。しかしながら、こ
の場合にも、出力電圧を一律に圧縮しているだけなので
プロセス上のバラツキに応じた対応がなされず、上記と
同じ問題を有することになり、しかも、しきい値電圧分
だけの圧縮なのでノイズの低減効果が十分でないことも
多くなる。また、出力電圧の論理振幅の幅が圧縮される
ので、出力側のノイズマージンが減少するという新たな
問題も発生する。

【００１４】本発明は、上記事情に鑑み、電源線に実際
に流れる電流を検出して出力トランジスタの駆動能力を
抑制することができる半導体集積回路の出力バッファ回
路を提供することを目的としている。

【００１５】

【課題を解決するための手段】本発明の半導体集積回路
の出力バッファ回路は、所定電位を供給するための電源
線と出力端子との間に出力トランジスタを備え、該出力
トランジスタのＯＮ／ＯＦＦを制御することにより外部
に信号の出力を行う、半導体集積回路の出力バッファ回
路であって、該電源線を流れる電流の大きさ又は該電流
の変化の大きさを検出する電流検出回路と、該電流検出
回路の検出値に応じて、該出力トランジスタの駆動能力
を制御する出力トランジスタ制御回路とを備えており、
そのことにより上記目的が達成される。

【００１６】前記所定電位は、ＶCC電源電位であって
も、接地電位であってもよい。

【００１７】本発明の他の半導体集積回路の出力バッフ
ァ回路は、第１電位を供給するための高電位電源線と出
力端子との間に第１の出力トランジスタを備え、かつ、
該第１電位よりも低い第２電位を供給するための低電位
電源線と該出力端子との間に第２の出力トランジスタを
備え、該第１及び第２の出力トランジスタのＯＮ／ＯＦ
Ｆを制御することにより外部に信号の出力を行う、半導
体集積回路の出力バッファ回路であって、該高電位電源
線を流れる電流の大きさ又は該電流の変化の大きさを検
出する第１電流検出回路と、該低電位電源線を流れる電
流の大きさ又は該電流の変化の大きさを検出する第２電
流検出回路と、該第１及び第２電流検出回路の検出値に
応じて、該第１及び第２出力トランジスタの駆動能力を
制御する出力トランジスタ制御回路とを備えており、そ
のことにより上記目的が達成される。

【００１８】

【作用】出力トランジスタには、ＭＯＳ・ＦＥＴ又はバ
イポーラトランジスタ等が用いられる。電源線には、Ｖ
CC（又はＶDD）電源線やＧＮＤ（接地）電源線等があ
り、出力トランジスタは、この電源線と出力端子との間
をＯＮ／ＯＦＦして接続したり遮断することにより外部
に信号を出力する。

【００１９】電流検出回路は、この電源線に流れる電流
の大きさ又は電流変化の大きさを検出する。電流の大き
さは、電源線に例えば抵抗値の小さい抵抗を挿入し、こ
の抵抗の電圧降下を測定することにより検出することが
できる。また、電流変化の大きさは、電源線に例えばイ
ンダクタンスの小さいコイルを挿入し、このコイルの電
圧降下を測定することにより検出することができる。な
お、この電流検出回路は、ＶCC電源線やＧＮＤ電源線等
のいずれかにのみ設けてもよいし、各電源線ごとに設け
ることもできる。

【００２０】出力トランジスタ制御回路は、電流検出回
路の検出値に応じて出力トランジスタの駆動能力を抑制
する。この出力トランジスタ制御回路による制御は、電
流検出回路が検出した電流又は電流変化が大きいほど駆
動能力の抑制量を増加させるようにする他、電流又は電
流変化が所定値を超えた場合に一律の駆動能力の抑制を
行うようなものであってもよい。この駆動能力の抑制
は、通常は出力トランジスタの制御端子の電圧や電流を
制限してＯＮ状態を抑制することにより行う。なお、電
流検出回路が電源線ごとに複数設けられている場合に
は、出力トランジスタ制御回路も各電流検出回路に対応
して複数設けられ、この対応する電流検出回路が設けら
れた電源線と出力端子との間に挿入された当該出力トラ
ンジスタについてそれぞれ制御を行う。また、１本の電
源線に複数の出力トランジスタが接続されている場合に
は、これら全ての出力トランジスタに流れる電流の総和
を検出できるように１つの電流検出回路を設け、この検
出値に応じて全ての出力トランジスタを制御するように
してもよいし、各出力トランジスタごとにそれぞれに流
れる電流が検出できるように電流検出回路を複数設け
て、それぞれの検出値に応じて各出力トランジスタを制
御するようにしてもよい。

【００２１】上記発明における出力トランジスタをノー
マルＯＦＦのエンハンスメント型ＭＯＳ・ＦＥＴによっ
て構成した場合、好ましい例では、ＶCC電源線と出力端
子との間にＰチャンネルＭＯＳトランジスタのソース−
ドレイン端子間を挿入し、ＧＮＤ電源線と出力端子との
間にＮチャンネルＭＯＳトランジスタのソース−ドレイ
ン端子間を挿入したＣＭＯＳインバータによる出力バッ
ファ回路が用いられる。出力トランジスタ制御回路は、
電流検出回路の検出値が所定値を超えた場合に当該出力
トランジスタのゲート端子の電圧をソース端子の電圧側
に引き戻す。すると、ゲート−ソース間電圧の絶対値が
小さくなるので、ＮチャンネルとＰチャンネルのいずれ
の場合にもＯＮ時のドレイン電流が減少し、これによっ
て出力トランジスタの駆動能力を低下させことができ
る。

【００２２】なお、電流検出回路をＶCC電源線にのみ設
けて、ＰチャンネルＭＯＳトランジスタのみを制御する
他、電流検出回路をＧＮＤ電源線にのみ設けて、Ｎチャ
ンネルＭＯＳトランジスタのみを制御するようにしても
よく、また、電流検出回路をＶCC電源線とＧＮＤ電源線
に設けて、それぞれに対応する出力トランジスタ制御回
路によってＰチャンネルＭＯＳトランジスタとＮチャン
ネルＭＯＳトランジスタの双方を制御することもでき
る。

【００２３】この結果、本発明の構成によれば、電流検
出回路が電源線に実際に流れる電流を検出し、この検出
値に応じて出力トランジスタ制御回路が出力トランジス
タの駆動能力を抑制するので、本来の駆動能力を必要以
上に低下させることなく出力トランジスタに流れる電流
を制限し、電源ノイズや接地ノイズを低減させることが
できるようになる。

【００２４】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００２５】図１乃至図４は本発明の第１実施例を示す
ものであって、図１は出力バッファ回路の回路ブロック
図、図２は電流検出回路の構成を示す回路ブロック図、
図３は出力バッファ回路の本来の出力電流を示すタイム
チャート、図４は出力バッファ回路の実際の出力電流を
示すタイムチャートである。なお、上記図７に示した従
来例と同様の機能を有する構成部材には同じ番号を付記
する。

【００２６】本実施例として、まず、半導体記憶装置の
電源ノイズを低減することができる出力バッファ回路に
ついて説明する。この出力バッファ回路は、図１に示す
ように、ＰチャンネルＭＯＳ・ＦＥＴを出力トランジス
タＱ1として用いている。この出力トランジスタＱ1は、
ソース端子がＶCC電源線２に接続されると共に、ドレイ
ン端子が出力端子１接続され、ゲート端子には、インバ
ータ回路４を介して読出データＤＡＴＡが入力されるよ
うになっている。従って、この出力バッファ回路は、読
出データＤＡＴＡがＨ（論理「Ｈｉｇｈ」）レベルの場
合に、出力トランジスタＱ1がＯＮとなり出力端子１に
Ｈレベルを出力し、読出データＤＡＴＡがＬ（論理「Ｌ
ｏｗ」）レベルの場合には、出力トランジスタＱ1がＯ
ＦＦとなり出力端子１をハイインピーダンス状態とす
る。

【００２７】上記ＶCC電源線２には、検流抵抗Ｒ1が直
列に挿入されている。この検流抵抗Ｒ1は、両端の電位
が電流検出回路５にそれぞれ入力されるようになってい
る。また、この検流抵抗Ｒ1よりも出力トランジスタＱ1
側のＶCC電源線２と出力トランジスタＱ1のゲート端子
との間に、ＰチャンネルＭＯＳ・ＦＥＴからなる制御ト
ランジスタＱ3のソース−ドレイン端子間が接続されて
いる。そして、電流検出回路５の出力がこの制御トラン
ジスタＱ3のゲート端子に接続されている。なお、検流
抵抗Ｒ1の抵抗値は、出力端子１のＨレベルの出力電圧
にほとんど影響を与えないような小さな値に設定されて
いる。

【００２８】電流検出回路５は、図２に示すように、Ｖ
CC電源線２の検流抵抗Ｒ1の両端を、分圧抵抗Ｒ11、Ｒ1
2及びトランジスタＱ11の直列回路と分圧抵抗Ｒ13、Ｒ1
4及びトランジスタＱ12の直列回路とを介してそれぞれ
接地している。そして、分圧抵抗Ｒ11と分圧抵抗Ｒ12の
間は、オペアンプ５ａの反転入力端子に接続され、分圧
抵抗Ｒ13と分圧抵抗Ｒ14の間は、同じオペアンプ５ａの
非反転入力端子に接続されている。従って、トランジス
タＱ11、Ｑ12がＯＮであれば、オペアンプ５ａの反転入
力端子には、電源電圧ＶCCを分圧抵抗Ｒ11と分圧抵抗Ｒ
12で分圧した電圧が入力され、非反転入力端子には、電
源電圧ＶCCから検流抵抗Ｒ1の電圧降下を差し引いたも
のをさらに分圧抵抗Ｒ13と分圧抵抗Ｒ14で分圧した電圧
が入力されるので、ＶCC電源線２に電流が流れて検流抵
抗Ｒ1の電圧降下が大きくなると、非反転入力端子の入
力電圧が低下することになる。このオペアンプ５ａは、
演算増幅器による比較回路であり、帰還抵抗Ｒ15を介し
て出力電圧が正帰還されている。このように構成された
電流検出回路５は、分圧抵抗Ｒ11に対する分圧抵抗Ｒ12
の抵抗比よりも分圧抵抗Ｒ13に対する分圧抵抗Ｒ14の抵
抗比の方が大きくなるように設定しておく。そして、検
流抵抗Ｒ1の電圧降下が小さい場合にはオペアンプ５ａ
の出力がＨレベルになるようにし、検流抵抗Ｒ1の電圧
降下が一定値以上になると非反転入力端子の電圧が反転
入力端子の電圧よりも低くなってオペアンプ５ａの出力
がＬレベルに切り替わるようにしている。

【００２９】上記トランジスタＱ11、Ｑ12は、共にＮチ
ャンネルＭＯＳ・ＦＥＴからなり、ドレイン−ソース端
子間が分圧抵抗Ｒ11、Ｒ12と分圧抵抗Ｒ13、Ｒ14にそれ
ぞれ直列に接続されている。また、これらのトランジス
タＱ11、Ｑ12のゲート端子には、ＮＡＮＤ回路５ｂの出
力がインバータ回路５ｃを介して接続されている。この
ＮＡＮＤ回路５ｂには、半導体記憶装置に何等かの入力
があった場合に一定時間だけＨレベルとなる内部制御信
号ＡＰＤと、半導体記憶装置の出力が可能な場合にＨレ
ベルとなる出力イネーブル信号ＯＥと、半導体記憶装置
にデータを書き込む場合にＬレベルとなる書込イネーブ
ル信号ＷＥバーとが入力されるようになっている。従っ
て、この電流検出回路５は、内部制御信号ＡＰＤと出力
イネーブル信号ＯＥと書込イネーブル信号ＷＥバーが共
にＨレベルとなる読出データの出力時にのみ動作を行う
ことになり、これによって消費電力の無駄を省くことが
できる。

【００３０】なお、図２の破線で示すように、インバー
タ回路５ｃの出力部をオペアンプ５ａのストローブ（不
図示）に接続することによって、オペアンプ５ａの動作
をインバータ回路５ｃの出力によって制御しても良い。
このように構成すれば、電流検出回路５を動作させない
ときに、ＤＣ電流がオペアンプ５ａを無駄に流れてしま
わないようにすることができる。

【００３１】上記構成の出力バッファ回路は、読出デー
タＤＡＴＡがＨレベルになると、出力トランジスタＱ1
がＯＮになるので、図１に示すように、ＶCC電源線２か
ら出力端子１を介して電流ｉ1が流れ出ることになる。
この出力端子１には、容量Ｃ（１０ｐＦ程度）で代表さ
れるような容量性の負荷となるＴＴＬ回路６が接続され
ている。従って、この電流ｉ1は、本来ならば図３に示
す微分波形状に、急激に増加した後に徐々に減少して負
荷の容量Ｃを充電することになる。しかしながら、出力
トランジスタＱ1の駆動能力が高いために、この図３に
示すように、電流ｉ1の大きさが電流検出回路５で設定
した所定値を超える場合には、電流ｉ1が所定値に達し
た時点で電流検出回路５の出力がＬレベルに切り替わ
る。すると、制御トランジスタＱ3がＯＮとなるので、
出力トランジスタＱ1のゲート端子の電圧がこの制御ト
ランジスタＱ3とインバータ回路４とで引き合い上昇す
ることになり、これによって電流ｉ1が減少する。ま
た、電流ｉ1が減少すると、電流検出回路５の出力がＨ
レベルに戻り制御トランジスタＱ3がＯＦＦとなるの
で、出力トランジスタＱ1のゲート端子の電圧が下降
し、再び電流ｉ1が増加する。そして、結果的には、こ
れらの動作が釣り合って、図４に示すように、電流ｉ1
の値がほぼ所定値に一致して推移し出力トランジスタＱ
1の駆動能力が抑制されることになる。この結果、本
実施例の出力バッファ回路によれば、出力トランジスタ
Ｑ1のＯＮ時に負荷の容量Ｃの充電のために急激に流れ
出る電流ｉ1の上昇を所定値までに制限することができ
るので、この電流ｉ1の変化の大きさに比例してＶCC電
源線２の寄生インダクタンスに発生する電源ノイズが許
容範囲を超えて大きくなるのを防止することができるよ
うになる。

【００３２】なお、電流ｉ1は、その後徐々に減少して
充電を完了するまで流れることになるが、この総量は図
３の場合と図４の場合とで一致するので、このように出
力トランジスタＱ1の駆動能力を抑制すると、容量Ｃの
充電完了までの時間がわずかに長くなる。ただし、本実
施例は、ＶCC電源線２に実際に流れる電流ｉ1が所定値
を超えた場合にのみ出力トランジスタＱ1の駆動能力を
抑制するので、不必要に駆動能力を制限して半導体記憶
装置の高速化を妨げるようなことにはならない。

【００３３】図５は本発明の第２実施例を示すものであ
って、出力バッファ回路の回路ブロック図である。な
お、上記図７に示した従来例と同様の機能を有する構成
部材には同じ番号を付記する。

【００３４】本実施例として、半導体記憶装置の接地ノ
イズを低減することができる出力バッファ回路について
説明する。この出力バッファ回路は、ＮチャンネルＭＯ
Ｓ・ＦＥＴを出力トランジスタＱ2として用いている。
この出力トランジスタＱ2は、ソース端子がＧＮＤ電源
線３に接続されると共に、ドレイン端子が出力端子１接
続され、ゲート端子には、インバータ回路４を介して読
出データＤＡＴＡが入力されるようになっている。従っ
て、この出力バッファ回路は、読出データＤＡＴＡがＬ
レベルの場合に、出力トランジスタＱ2がＯＮとなり出
力端子１にＬレベルを出力し、読出データＤＡＴＡがＨ
レベルの場合には、出力トランジスタＱ2がＯＦＦとな
り出力端子１をハイインピーダンス状態とする。

【００３５】上記ＧＮＤ電源線３には、検流抵抗Ｒ2が
直列に挿入されている。この検流抵抗Ｒ2は、両端の電
位が電流検出回路７にそれぞれ入力されるようになって
いる。また、この検流抵抗Ｒ2よりも出力トランジスタ
Ｑ2側のＧＮＤ電源線３と出力トランジスタＱ2のゲート
端子との間に、ＮチャンネルＭＯＳ・ＦＥＴからなる制
御トランジスタＱ4のソース−ドレイン端子間が接続さ
れている。そして、電流検出回路７の出力がこの制御ト
ランジスタＱ4のゲート端子に接続されている。

【００３６】上記インバータ回路４は、第１実施例のイ
ンバータ回路４と同じものであり、検流抵抗Ｒ2も検流
抵抗Ｒ1と同様のものを使用することができる。また、
電流検出回路７も、第１実施例の電流検出回路５と同様
の構成であるが、検流抵抗Ｒ2の電圧降下が小さい場合
にはＬレベルを出力し、検流抵抗Ｒ2の電圧降下が一定
値以上になると出力がＨレベルに切り替わるようになっ
ている点で相違する。

【００３７】上記構成の出力バッファ回路は、読出デー
タＤＡＴＡがＬレベルになると、出力トランジスタＱ2
がＯＮになるので、出力端子１を介してＧＮＤ電源線３
に電流ｉ2が流れ込むことになる。そして、この出力端
子１には、第１実施例と同様に容量Ｃで代表される容量
性のＴＴＬ回路６が接続されるので、この電流ｉ2も、
本来ならば上記図３に示したような微分波形となる。し
かしながら、出力トランジスタＱ2の駆動能力が高いた
めに電流ｉ2の大きさが電流検出回路７で設定した所定
値を超えた場合には、電流検出回路７の出力がＨレベル
に切り替わり制御トランジスタＱ4がＯＮとなるので、
出力トランジスタＱ2のゲート端子の電圧がこの制御ト
ランジスタＱ4とインバータ回路４とで引き合い下降す
ることになる。そして、第１実施例の場合と同様に、上
記図４に示したように、電流ｉ2の値がほぼ所定値に一
致して推移し出力トランジスタＱ2の駆動能力が抑制さ
れることになる。

【００３８】この結果、本実施例の出力バッファ回路に
よれば、出力トランジスタＱ2のＯＮ時に負荷の容量Ｃ
を放電するために急激に流れ込む電流ｉ2の上昇を所定
値までに制限することができるので、この電流ｉ2の変
化の大きさに比例してＧＮＤ電源線３の寄生インダクタ
ンスに発生する接地ノイズが許容範囲を超えて大きくな
るのを防止することができるようになる。

【００３９】図６は本発明の第３実施例を示すものであ
って、出力バッファ回路の回路ブロック図である。な
お、上記図１及び図５に示した第１実施例及び第２実施
例並びに図７に示した従来例と同様の機能を有する構成
部材には同じ番号を付記して説明を省略する。

【００４０】本実施例として、半導体記憶装置の電源ノ
イズ及び接地ノイズの両方を低減することができる出力
バッファ回路について説明する。この出力バッファ回路
は、第１実施例の出力バッファ回路と第２実施例の出力
バッファ回路とを組み合わせたものである。ただし、出
力トランジスタＱ1のゲート端子には、インバータ回路
４ではなく、読出データＤＡＴＡと制御信号φとの論理
積を反転出力するＮＡＮＤ回路８の出力が接続されてい
る。また、出力トランジスタＱ2のゲート端子にも、イ
ンバータ回路４ではなく、読出データＤＡＴＡと制御信
号φを反転した制御信号φバーとの論理和を反転出力す
るＮＯＲ回路９の出力が接続されている。従って、この
出力バッファ回路は、制御信号φがＨレベルの場合に
は、読出データＤＡＴＡがＨレベルになると出力トラン
ジスタＱ1のみがＯＮとなり出力端子１にＨレベルを出
力すると共に、読出データＤＡＴＡがＬレベルになると
出力トランジスタＱ2のみがＯＮとなり出力端子１にＬ
レベルを出力する。また、制御信号φがＬレベルの場合
には、出力トランジスタＱ1、Ｑ2が共にＯＦＦとなるの
で、出力端子１がハイインピーダンス状態となる。

【００４１】上記構成の出力バッファ回路は、制御信号
φがＨレベルの場合に、読出データＤＡＴＡがＨレベル
になると、出力トランジスタＱ1がＯＮになるので、ＶC
C電源線２から出力端子１を介して電流ｉ1が流れ出すこ
とになる。また、読出データＤＡＴＡがＬレベルになる
と、出力トランジスタＱ2がＯＮになるので、出力端子
１を介してＧＮＤ電源線３に電流ｉ2が流れ込むことに
なる。そして、これらの電流ｉ1、ｉ2の大きさが所定値
を超えた場合には、電流検出回路５又は電流検出回路７
の出力が切り替わり制御トランジスタＱ3又は制御トラ
ンジスタＱ4がＯＮとなるので、出力トランジスタＱ1又
は出力トランジスタＱ2のゲート端子の電圧が上昇又は
下降することになる。そして、この結果、出力トランジ
スタＱ1又は出力トランジスタＱ2の駆動能力が抑制され
て、電流ｉ1、ｉ2の値が所定値を超えることがなくな
る。

【００４２】この結果、本実施例の出力バッファ回路に
よれば、出力トランジスタＱ1、Ｑ2のＯＮ時に負荷の容
量Ｃを充放電するために急激に流れる電流ｉ1、ｉ2の上
昇を所定値までに制限することができるので、この電流
ｉ1、ｉ2の変化の大きさに比例して寄生インダクタンス
に発生する電源ノイズや接地ノイズが許容範囲を超えて
大きくなるのを防止することができるようになる。

【００４３】なお、上記第１実施例〜第３実施例におい
て、検流抵抗Ｒ1は、出力トランジスタＱ1と制御トラン
ジスタＱ3のソース端子間に配置してもよく、検流抵抗
Ｒ2は、出力トランジスタＱ2と制御トランジスタＱ4の
ソース端子間に配置してもよい。また、出力端子１に接
続されたＴＴＬ回路６は、負荷の例示にすぎず、これに
限定されるものではない。

【００４４】さらに、複数ビット出力の半導体記憶装置
のように、上記実施例の出力バッファ回路が複数組設け
られている場合には、１組の検流抵抗Ｒ1と電流検出回
路５や１組の検流抵抗Ｒ2と電流検出回路７で出力電流
の総和を検出するようにしておき、これら電流検出回路
５、７の出力によって各出力バッファ回路の制御トラン
ジスタＱ3、Ｑ4を制御させるように構成することもでき
る。

【００４５】また、本発明は、半導体記憶装置に限ら
ず、他の半導体集積回路の出力バッファ回路に実施する
こともできる。

【００４６】

【発明の効果】以上の説明から明らかなように、本発明
の半導体集積回路の出力バッファ回路によれば、電源線
に実際に流れる電流を検出して出力トランジスタの駆動
能力を抑制することができるので、この出力トランジス
タの駆動能力が製造上のバラツキによって変化した場合
にも、電源線の寄生インダクタンスに発生するノイズを
確実に低減させることができるようになる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すものであって、出力
バッファ回路の回路ブロック図である。

【図２】本発明の第１実施例を示すものであって、電流
検出回路の構成を示す回路ブロック図である。

【図３】本発明の第１実施例を示すものであって、出力
バッファ回路の本来の出力電流を示すタイムチャートで
ある。

【図４】本発明の第１実施例を示すものであって、出力
バッファ回路の実際の出力電流を示すタイムチャートで
ある。

【図５】本発明の第２実施例を示すものであって、出力
バッファ回路の回路ブロック図である。

【図６】本発明の第３実施例を示すものであって、出力
バッファ回路の回路ブロック図である。

【図７】従来例を示すものであって、出力バッファ回路
の回路ブロック図である。

【図８】従来例を示すものであって、ノイズ対策を施し
た出力バッファ回路の回路図である。

【図９】従来例を示すものであって、他のノイズ対策を
施した出力バッファ回路の回路図である。

【符号の説明】

１出力端子２ＶCC電源線３ＧＮＤ電源線５電流検出回路７電流検出回路Ｑ1 出力トランジスタＱ2 出力トランジスタＱ3 制御トランジスタＱ4 制御トランジスタＲ1 検流抵抗Ｒ2 検流抵抗

Claims

(57)【特許請求の範囲】

【請求項１】所定電位を供給するための電源線と出力
端子との間に出力トランジスタを備え、該出力トランジ
スタのＯＮ／ＯＦＦを制御することにより外部に信号の
出力を行う、半導体集積回路の出力バッファ回路であっ
て、該電源線を流れる電流の大きさ又は該電流の変化の大き
さを検出する電流検出回路と、該電流検出回路の検出値に応じて、該出力トランジスタ
の駆動能力を制御する出力トランジスタ制御回路とを備
えた、半導体集積回路の出力バッファ回路。
【請求項２】前記所定電位は、ＶCC電源電位である請
求項１に記載の半導体集積回路の出力バッファ回路。
【請求項３】前記所定電位は、接地電位である請求項
１に記載の半導体集積回路の出力バッファ回路。
【請求項４】第１電位を供給するための高電位電源線
と出力端子との間に第１の出力トランジスタを備え、か
つ、該第１電位よりも低い第２電位を供給するための低
電位電源線と該出力端子との間に第２の出力トランジス
タを備え、該第１及び第２の出力トランジスタのＯＮ／
ＯＦＦを制御することにより外部に信号の出力を行う、
半導体集積回路の出力バッファ回路であって、該高電位電源線を流れる電流の大きさ又は該電流の変化
の大きさを検出する第１電流検出回路と、該低電位電源線を流れる電流の大きさ又は該電流の変化
の大きさを検出する第２電流検出回路と、該第１及び第２電流検出回路の検出値に応じて、該第１
及び第２出力トランジスタの駆動能力を制御する出力ト
ランジスタ制御回路とを備えた、半導体集積回路の出力
バッファ回路。