JPH07106871A

JPH07106871A - 演算増幅回路

Info

Publication number: JPH07106871A
Application number: JP5251335A
Authority: JP
Inventors: Yasushi Tamura; 裕史田村; Takeshi Umagoe; 猛馬越; Tsutomu Miki; 務三木
Original assignee: Kanebo Ltd; Mitsubishi Electric Corp
Current assignee: Kanebo Ltd; Mitsubishi Electric Corp
Priority date: 1993-10-07
Filing date: 1993-10-07
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】電源電圧の変動に影響されずに安定した位相
補償効果を有する位相補償回路を得ることを目的とす
る。【構成】Ｎチャネルトランジスタ１１のゲート電極が
Ｎチャネルトランジスタ１２のソース電極に接続され、
該トランジスタを介して容量素子１３に接続され、容量
素子１３を介して出力端子４に接続され、Ｎチャネルト
ランジスタ１２のゲート電極は電圧発生手段に接続され
ている。【効果】位相補償回路のトランジスタの導通状態での
抵抗値の変動を小さくできるので、安定した位相補償効
果を得ることができ、該増幅回路の発振を防止して安定
な出力を得る効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算増幅回路に関し、特
に位相補償効果を向上した位相補償回路を備えた演算増
幅回路に関する。

【０００２】

【従来の技術】図６に従来の演算増幅回路の回路図を示
す。図６において、ゲート電極にバイアス電圧印加端子
１を接続され、ソース電極を電源電位ＶDDに接続された
Ｐチャネルトランジスタ５のドレイン電極は、並列して
配置されるＰチャネルトランジスタ６および７のソース
電極に共通に接続され、Ｐチャネルトランジスタ６およ
び７のドレイン電極は、並列して配置されるＮチャネル
トランジスタ９および１０のドレイン電極に各々接続さ
れ、Ｎチャネルトランジスタ９および１０のソース電極
は接地電位ＧＮＤに共通に接続されている。Ｐチャネル
トランジスタ６のゲート電極はマイナス入力端子２に接
続され、Ｐチャネルトランジスタ７のゲート電極はプラ
ス入力端子３に接続されている。また、Ｎチャネルトラ
ンジスタ９および１０のゲート電極は共通してＰチャネ
ルトランジスタ６のドレイン電極に接続されている。電
源電位ＶDDと接地電位ＧＮＤとの間にＰチャネルトラン
ジスタ８とＮチャネルトランジスタ１１が順に直列に配
置され、Ｐチャネルトランジスタ８のドレイン電極およ
びＮチャネルトランジスタ１１のドレイン電極は共通し
て出力端子４に接続されている。Ｐチャネルトランジス
タ８のゲート電極はバイアス電圧印加端子１に接続さ
れ、Ｎチャネルトランジスタ１１のゲート電極は、Ｎチ
ャネルトランジスタ１２のソース電極に接続され、該ト
ランジスタ１２を介して容量素子１３に接続され、容量
素子１３を介して出力端子４に接続されている。また、
Ｎチャネルトランジスタ１２のゲート電極は電源電位Ｖ
DDに接続され、Ｎチャネルトランジスタ１２のソース電
極はＮチャネルトランジスタ１０のドレイン電極にも接
続されている。

【０００３】次に図６および図７を用いて動作について
説明する。図６記載の演算増幅回路において、プラス入
力端子３の電位を電源電位ＶDDと接地電位ＧＮＤの中間
程度の電位に固定し、かつ、出力端子４からの出力が電
源電位ＶDDと接地電位ＧＮＤの中間程度の電位になるよ
うに、マイナス入力端子２に与える電位を適宜調整す
る。この状態からマイナス入力端子２に交流（以後ＡＣ
と略記）の小信号を入力した場合の、入力に対する出力
の利得および位相の特性、いわゆるオープンループ特性
は一般に図７に示すような特性になる。

【０００４】ここで演算増幅回路を負帰還をかけて使用
する場合の位相補償前のオープンループ特性を図７に示
す。オープンループ特性において位相が−１８０度とな
る周波数で利得が０ｄＢ（デシベル）以上となる回路で
あれば、その演算増幅回路は入出力間の位相のずれが原
因で自己発振を起こすことが知られている。この発振を
防止する方法として帯域制限法がある。これは、演算増
幅回路に位相補償回路を組み込み、高周波領域の利得を
低下させることにより、位相が−１８０度となる周波数
で利得を０ｄＢ以下にする方法である。ここで、位相補
償後のオープンループ特性を図７に示す。従来例ではＯ
Ｎ抵抗として用いているＮチャネルトランジスタ１２お
よび容量素子１３で構成されている回路がこの位相補償
回路に相当する。

【０００５】従来は、抵抗として用いたＮチャネルトラ
ンジスタ１２のゲート電極電位が電源電位ＶDDであった
ので、電源電位ＶDDが変動するに従って位相補償のパラ
メータであるＯＮ抵抗値も変動していた。

【０００６】

【発明が解決しようとする課題】従来の演算増幅回路は
以上のように構成されているので、電源電圧が変動する
に従って０Ｎ抵抗の役目をしているＮチャネルトランジ
スタ１２のゲート電極電圧が変動し、これを受けて該ト
ランジスタのゲート・ソース間の電圧が変動するのでド
レイン・ソース間で所望の抵抗値が得られず、位相補償
回路の動作が安定しなかった。よって、安定した位相補
償効果が得られず、演算増幅回路の発振が有効に防止で
きないので、該回路の出力も安定しないという問題があ
った。

【０００７】本発明は上記のような問題を解決するため
になされたものであり、電源電圧の変動に影響されずに
安定した位相補償効果を有する位相補償回路を得ること
を目的とする。

【０００８】

【課題を解決するための手段】本発明に係る演算増幅回
路の第１の態様は、出力回路の出力端と、前記出力回路
へ信号を与える入力端との間に、少なくとも１つのトラ
ンジスタと、少なくとも１つの容量素子とで構成される
位相補償回路を有する演算増幅回路において、前記トラ
ンジスタの制御電極が安定な電圧を与える電圧発生手段
に接続されたことを特徴とする。

【０００９】本発明に係る演算増幅回路の第２の態様
は、前記電圧発生手段において、第１の電位と第２の電
位間に接続され、それらの間の電位の変動に対して抑制
された変動幅の電圧を与える手段を備えている。

【００１０】本発明に係る演算増幅回路の第３の態様
は、前記電圧発生手段において、出力電圧を与える出力
端子と、前記第１の電位に一方端を接続され、他方端を
前記出力端子に接続された抵抗と、前記抵抗の他方端に
一方の電極および制御電極を接続され、他方の電極を前
記第２の電位に接続されたトランジスタとを備えてい
る。

【００１１】本発明に係る演算増幅回路の第４の態様
は、第１、第２、第３の入力信号および出力信号を各々
与える第１、第２、第３の入力端子および出力端子と、
第１の電位に一方の電極を接続され、制御電極を前記第
１の入力端子に接続された第１導電型の第１のトランジ
スタと、並列して配置され、一方の電極が前記第１のト
ランジスタの他方の電極に共通して接続され、制御電極
が前記第２の入力端子および前記第３の入力端子に各々
接続された第１導電型の第２のトランジスタおよび第３
のトランジスタと、並列して配置され、一方の電極が前
記第２のトランジスタおよび第３のトランジスタの他方
の電極に各々接続され他方の電極が第２の電位に各々接
続され、制御電極が共通して前記第２のトランジスタの
他方の電極に接続された第２導電型の第４のトランジス
タおよび第５のトランジスタと、一方の電極が前記第１
の電位に接続され、制御電極が前記第１の入力端子に接
続され、他方の電極が前記出力端子に接続された第１導
電型の第６のトランジスタと、一方の電極が前記出力端
子に接続され、制御電極が前記第５のトランジスタの一
方の電極に接続され、他方の電極が前記第２の電位に接
続された第２導電型の第７のトランジスタと、一端が前
記出力端子に接続された容量素子と、一方の電極が前記
容量素子の他端に接続され、他方の電極が前記第５のト
ランジスタの一方の電極に接続された第２導電型の第８
のトランジスタとを有する位相補償回路と、前記第８の
トランジスタの制御電極が安定な電圧を与える電圧発生
手段とを備える。

【００１２】

【作用】本発明に係る演算増幅回路の第１の態様によれ
ば、位相補償回路のトランジスタの制御電極を電圧発生
手段に接続することで、該制御電極には安定な電圧が与
えられるので、該トランジスタの導通状態での抵抗値の
変動を小さくできる。よって位相補償回路が安定に動作
して安定な位相補償効果を得ることができる。

【００１３】本発明に係る演算増幅回路の第２の態様に
よれば、位相補償回路のトランジスタの制御電極に、第
１、第２の電位間の電位変動に対して抑制された変動幅
の電圧を与えることで、第１の電位が変動しても導通状
態での抵抗値の変動を小さくできる。よって位相補償回
路が安定に動作して安定な位相補償効果を得ることがで
きる。

【００１４】本発明に係る演算増幅回路の第３の態様に
よれば、第１の電位に抵抗を介して接続されたトランジ
スタにより、第１、第２の電位間の電位変動に対して抑
制された変動幅の電圧を位相補償回路のトランジスタの
制御電極に与えることができ、第１の電位が該トランジ
スタに直接与えられた場合に比べて、導通状態での抵抗
値の変動を小さくできる。よって位相補償回路が安定に
動作して安定な位相補償効果を得ることができる。

【００１５】本発明に係る演算増幅回路の第４の態様に
よれば、第８のトランジスタの制御電極を電圧発生手段
に接続することで、該制御電極には安定な電圧が与えら
れるので、第８のトランジスタの制御電極と他方の電極
との間の電圧が安定し、第８のトランジスタの導通状態
での抵抗値の変動を小さくできる。よって位相補償回路
が安定に動作して安定な位相補償効果を得ることができ
る。

【００１６】

【実施例】図１は本発明に係る演算増幅回路の第１の実
施例を示す回路図である。本実施例の構成は、位相補償
回路部分を除けば図６で説明した従来の演算増幅回路と
同様であり、基本的な動作も同様である。

【００１７】図１において、本発明に係る位相補償回路
は、Ｎチャネルトランジスタ１１のゲート電極がＮチャ
ネルトランジスタ１２のソース電極に接続され、該トラ
ンジスタ１２を介して容量素子１３に接続され、容量素
子１３を介して出力端子４に接続され、Ｎチャネルトラ
ンジスタ１２のゲート電極は電圧発生手段に接続されて
構成されている。

【００１８】図２に電圧発生手段の一実施例を示す。電
源電位ＶDDには抵抗を介してＮチャネルトランジスタ２
０が接続され、抵抗の一方の端部は電圧発生手段出力端
子６０と該トランジスタ２０のゲート電極およびドレイ
ン電極に接続され、ソース電極は接地電位ＧＮＤに接続
されている。また、電圧発生手段出力端子６０は図１に
示されるＮチャネルトランジスタ１２のゲート電極に接
続される。次に動作について説明する。電圧発生手段で
発生した電圧はＮチャネルトランジスタ１２のゲート電
極に与えられる。電源電圧が変化した場合のＮチャネル
トランジスタ１２のゲート電圧の変化を図３に示す。図
３において、実線で示す特性７０は電圧発生手段によっ
て与えられるゲート電圧特性を示し、破線で示す特性８
０は従来の増幅回路のＮチャネルトランジスタ１２のゲ
ート電圧特性を示す。図３では電源電圧の変化に対し
て、ゲート電圧は低電圧領域においては電源電圧の変化
に対応して同様に変化しているが、電源電圧が高くなる
につれて、ゲート電圧の変化はゆるやかになり、電源電
圧の変化の影響が小さいことを示している。このこと
は、電源電圧が変動した場合でもゲート電圧の変化が小
さいので、ゲート・ソース間の電圧変動も小さくなり、
ドレイン・ソース間のＯＮ抵抗の変動も小さくなること
を意味している。よって、位相補償回路の特性を左右す
るパラメータの１つである抵抗値の変動を抑制でき、安
定した位相補償効果により安定した出力の演算増幅回路
を得ることができる。

【００１９】図４は本発明に係る演算増幅回路の第２の
実施例を示す回路図である。図４において、ゲート電極
にバイアス電圧印加端子１を接続され、ソース電極を接
地電位に接続されたＮチャネルトランジスタ５ａのドレ
イン電極は、並列して配置されるＮチャネルトランジス
タ６ａおよび７ａのソース電極に共通に接続され、Ｎチ
ャネルトランジスタ６ａおよび７ａのドレイン電極は、
並列して配置されるＰチャネルトランジスタ９ａおよび
１０ａのドレイン電極に各々接続され、Ｐチャネルトラ
ンジスタ９ａおよび１０ａのソース電極は電源電位ＶDD
に共通に接続されている。Ｎチャネルトランジスタ６ａ
のゲート電極はマイナス入力端子２に接続され、Ｎチャ
ネルトランジスタ７ａのゲート電極はプラス入力端子３
に接続されている。また、Ｐチャネルトランジスタ９ａ
および１０ａのゲート電極は共通してＮチャネルトラン
ジスタ６ａのドレイン電極に接続されている。電源電位
ＶDDと接地電位ＧＮＤとの間にＰチャネルトランジスタ
１１ａとＮチャネルトランジスタ８ａが順に直列に配置
され、Ｐチャネルトランジスタ１１ａのドレイン電極お
よびＮチャネルトランジスタ８ａのドレイン電極は共通
して出力端子４に接続されている。Ｎチャネルトランジ
スタ８ａのゲート電極はバイアス電圧印加端子１に接続
され、本発明にかかる位相補償回路は、Ｐチャネルトラ
ンジスタ１１ａのゲート電極が、Ｐチャネルトランジス
タ１２ａのソース電極に接続され、該トランジスタ１２
を介して容量素子１３ａに接続され、容量素子１３ａを
介して出力端子４に接続され、Ｐチャネルトランジスタ
１２ａのゲート電極には電圧発生手段５０ａが接続され
て構成されている。また、Ｐチャネルトランジスタ１２
ａのソース電極はＰチャネルトランジスタ１０ａのドレ
イン電極にも接続されている。図５に電圧発生手段の一
実施例を示す。電源電位ＶDDにはＰチャネルトランジス
タ２０ａのソース電極が接続され、ドレイン電極は電圧
発生手段出力端子６０と該トランジスタ２０ａのゲート
電極に接続されている。また、電圧発生手段出力端子６
０は図４に示されるＰチャネルトランジスタ１２ａのゲ
ート電極に接続される。

【００２０】このようなＮチャネルトランジスタ入力の
演算増幅回路に本発明に係る位相補償回路を用いても、
上述の実施例１と同様に位相補償回路の特性を左右する
パラメータの１つである抵抗値の変動を抑制でき、安定
した位相補償効果により安定した出力の演算増幅回路を
得ることができる。

【００２１】また、上記第１、第２の実施例では電圧発
生手段としてトランジスタと抵抗とで構成される回路を
設けた例を示したが、安定した電圧が得られて、回路の
論理動作に合致するならば、例えばバイアス電圧を電圧
発生手段として使用しても良い。

【００２２】

【発明の効果】請求項１記載の演算増幅回路によれば、
位相補償回路の導通抵抗として動作するトランジスタの
制御電極には安定な電圧が与えられるので、該トランジ
スタの導通状態での抵抗値の変動が小さくなり、位相補
償回路が安定に動作して、安定した位相補償効果を得る
ことができ、該演算増幅回路の発振を防止して安定な出
力を得る効果がある。

【００２３】請求項２記載の演算増幅回路によれば、位
相補償回路のトランジスタの制御電極には、第１、第２
の電位間の電位変動に対して抑制された変動幅の電圧が
与えられるので、該トランジスタの導通状態での抵抗値
の変動が抑制される。よって、位相補償回路が安定に動
作して、安定した位相補償効果を得ることができ、該増
幅回路の発振を防止して安定な出力を得る効果がある。

【００２４】請求項３記載の演算増幅回路によれば、位
相補償回路のトランジスタの制御電極に、第１、第２の
電位間の電位変動に対して抑制された変動幅の電圧が与
えられるので、該トランジスタの導通状態での抵抗値の
変動が抑制される。よって、位相補償回路が安定に動作
して、安定した位相補償効果を得ることができ、該増幅
回路の発振を防止して安定な出力を得る効果がある。ま
た、電圧発生のための回路が簡単な構成なので、既存の
演算増幅回路を大幅に変更する必要がなくなり、回路設
計が容易にできる。

【００２５】請求項４記載の演算増幅回路によれば、位
相補償回路を構成する第８のトランジスタの制御電極に
は安定な電圧が与えられるので、該トランジスタの導通
状態での抵抗値の変動が小さくなり、位相補償回路が安
定に動作して、安定した位相補償効果を得ることがで
き、該演算増幅回路の発振を防止して安定な出力を得る
効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る演算増幅回路の回
路図である。

【図２】本発明の第１の実施例に係る演算増幅回路の電
圧発生手段の回路図である。

【図３】本発明に係る電圧発生手段により得られるゲー
ト電圧特性を示すグラフである。

【図４】本発明の第２の実施例に係る演算増幅回路の回
路図である。

【図５】本発明の第２の実施例に係る演算増幅回路の電
圧発生手段の回路図である。

【図６】従来の演算増幅回路の回路図である。

【図７】演算増幅回路のオープンループ特性を示すグラ
フである。

【符号の説明】

１バイアス電圧入力端子２マイナス入力端子３プラス入力端子４出力端子５Ｐチャネルトランジスタ（第１のトランジスタ）６Ｐチャネルトランジスタ（第２のトランジスタ）７Ｐチャネルトランジスタ（第３のトランジスタ）８Ｐチャネルトランジスタ（第６のトランジスタ）９Ｎチャネルトランジスタ（第４のトランジスタ）１０Ｎチャネルトランジスタ（第５のトランジスタ）１１Ｎチャネルトランジスタ（第７のトランジスタ）１２Ｎチャネルトランジスタ（第８のトランジスタ）５ａＮチャネルトランジスタ（第１のトランジスタ）６ａＮチャネルトランジスタ（第２のトランジスタ）７ａＮチャネルトランジスタ（第３のトランジスタ）８ａＮチャネルトランジスタ（第６のトランジスタ）９ａＰチャネルトランジスタ（第４のトランジスタ）１０ａＰチャネルトランジスタ（第５のトランジス
タ）１１ａＰチャネルトランジスタ（第７のトランジス
タ）１２ａＰチャネルトランジスタ（第８のトランジス
タ）２０Ｎチャネルトランジスタ２０ａＰチャネルトランジスタ５０、５０ａ電圧発生手段６０電圧発生手段出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者三木務兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内

Claims

【特許請求の範囲】

【請求項１】出力回路の出力端と、前記出力回路へ信
号を与える入力端との間に、少なくとも１つのトランジ
スタと、少なくとも１つの容量素子とで構成される位相
補償回路を有する演算増幅回路において、前記トランジスタの制御電極が安定な電圧を与える電圧
発生手段に接続されたことを特徴とする演算増幅回路。
【請求項２】前記電圧発生手段は、第１の電位と第２
の電位間に接続され、それらの間の電位の変動に対して抑制された変動幅の電
圧を与える手段を備える、請求項１記載の演算増幅回
路。
【請求項３】前記電圧発生手段は、出力電圧を与える
出力端子と、前記第１の電位に一方端を接続され、他方端を前記出力
端子に接続された抵抗と、前記抵抗の他方端に一方の電極および制御電極を接続さ
れ、他方の電極を前記第２の電位に接続されたトランジ
スタとを備える、請求項２記載の演算増幅回路。
【請求項４】第１、第２、第３の入力信号および出力
信号を各々与える第１、第２、第３の入力端子および出
力端子と、第１の電位に一方の電極を接続され、制御電極を前記第
１の入力端子に接続された第１導電型の第１のトランジ
スタと、並列して配置され、一方の電極が前記第１のトランジス
タの他方の電極に共通して接続され、制御電極が前記第
２の入力端子および前記第３の入力端子に各々接続され
た第１導電型の第２のトランジスタおよび第３のトラン
ジスタと、並列して配置され、一方の電極が前記第２の
トランジスタおよび第３のトランジスタの他方の電極に
各々接続され他方の電極が第２の電位に各々接続され、
制御電極が共通して前記第２のトランジスタの他方の電
極に接続された第２導電型の第４のトランジスタおよび
第５のトランジスタと、一方の電極が前記第１の電位に接続され、制御電極が前
記第１の入力端子に接続され、他方の電極が前記出力端
子に接続された第１導電型の第６のトランジスタと、一方の電極が前記出力端子に接続され、制御電極が前記
第５のトランジスタの一方の電極に接続され、他方の電
極が前記第２の電位に接続された第２導電型の第７のト
ランジスタと、一端が前記出力端子に接続された容量素子と、一方の電
極が前記容量素子の他端に接続され、他方の電極が前記
第５のトランジスタの一方の電極に接続された第２導電
型の第８のトランジスタとを有する位相補償回路と、前記第８のトランジスタの制御電極に安定な電圧を与え
る電圧発生手段とを備える演算増幅回路。