JPS62260409A

JPS62260409A - バツフア増幅器

Info

Publication number: JPS62260409A
Application number: JP61103425A
Authority: JP
Inventors: Akitoshi Watanabe; 渡辺　明俊; Shinji Kitahara; 北原　慎二
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1986-05-06
Filing date: 1986-05-06
Publication date: 1987-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、バッファ増幅器に係り、特に、位相補償用
キャパシタの省略などに関する。

〔従来の技術〕

従来、バッファ増幅器には、第５図に示すようなＣ−Ｍ
Ｏ３演算増幅器が用いられている。

この演算増幅器は、たとえば、Ｎチャネル型のトランジ
スタ２．４のソースを共通にしてなる差動増幅器６を設
置し、この差動増幅器６に対して能動負荷としてカレン
トミラー回路を構成するトランジスタ８．１０を設置す
るとともに、差動増幅器６に動作電流を流すトランジス
タ１２を設置したものである。トランジスタ１２のゲー
トには、一定のバイアス電圧■、が加えられて、差動増
幅器６に対して一定の動作電流が流れる。

そして、入力端子１４には反転入力、入力端子１６には
非反転入力が加えられる。ここで、反転入力（−）およ
び非反転入力（＋）と、入力端子１４．１６との関係は
、入力端子１４．１６に加えられる入力に応じて出力が
反転状態になる場合を反転入力、その逆の場合を非反転
入力に設定している。

そこで、非反転入力側のトランジスタ２のドレインから
取り出された出力は、差動増幅器６を構成するトランジ
スタ２．４とは異なるチャネル型のトランジスタ（この
場合Ｐチャネル型）を用いた出力トランジスタ１８のゲ
ートに加えられる。

この出力トランジスタ１８のドレイン側には動作電流を
流すためのトランジスタ２０が直列に接続され、そのゲ
ートには一定のバイアス電圧■８が加えられている。

したがって、入力端子１４．１６に加えられる入力電圧
ＶＩＮによって、トランジスタ２のゲート電位がトラン
ジスタ４のゲート電位に比較して高電位になると、トラ
ンジスタ２が導通、トランジスタ４が遮断状態となるの
で、トランジスタ２のドレインの電位は低レベルとなっ
て、出力トランジスタ１８は導通状態となり、出力端子
２２には高電位の出力■。が生じる。また、入力端子１
４．１６に加えられる入力電圧■、によって、トランジ
スタ４のゲート電位がトランジスタ２のゲート電位に比
較して高電位になると、トランジスタ２は遮断状態、ト
ランジスタ４は導通状態となって、トランジスタ１８が
遮断状態となるので、出力端子２２には低電位の出力■
。を生じる。

このような動作から明らかなように、出力トランジスタ
１８は、ゲート入力に対して反転出力を生じるインバー
タを構成している。このため、位相補償用のキャパシタ
２４をトランジスタ８．１８のドレイン間に挿入して発
振を防止しており、このキャパシタ２４には、通常、３
０ｐＦ程度の容量値のものが用いられ、たとえば、ＩＣ
化の際には、ＩＣ上の容量素子で充当される。

そして、このような演算増幅器でバッファ増幅器を構成
するには、出力端子２２と反転入力側の入力端子１４と
を結合し、第６図に示すように、全帰還増幅器を構成す
るものである。

〔発明が解決しようとする問題点〕

ところで、このような演算増幅器を用いてバ。

ファ増幅器を構成した場合、発振防止用のキャパシタ２
４が付加されているため、入力信号の周波数が高くなる
と、キャパシタ２４のインピーダンスが増大してその値
が無視できなくなり、キャパシタ２４が周波数特性を低
下させる。

また、このようなキャパシタ２４を用いた場合、演算増
幅器をＩＣ化する際に、キャパシタ２４が相当大きなエ
リアを占めるため、省面積化を妨げ、マスクレイアウト
上不利である。

このような不都合は、トランジスタ２．４．１２．２０
をＰチャネル型、トランジスタ８．１０．１８をＮチャ
ネル型として構成した場合にも生ずる。

そこで、この発明は、発振を防止するための位相補償用
のキャパシタを省略して周波数特性などを改善したバッ
ファ増幅器の提供を目的とする。

〔問題点を解決するための手段〕

この発明のバッファ増幅器は、第１図に示すように、ソ
ースを共通にした一対のトランジスタ２．４からなる差
動増幅器６と、この差動増幅器６のトランジスタ２．４
と同一チャネル型のトランジスタによって構成され、差
動増幅器６の反転入力側のトランジスタ４から得られる
出力をゲートに加え、ソースと差動増幅器６の反転入力
側のトランジスタ４のゲートとの間で帰還回路２６を形
成した出力トランジスタ２８とを備えたものである。

〔作　　　用〕

このように構成すると、差動増幅器６の反転入力側のト
ランジスタ４のドレインで得られた出力が出力トランジ
スタ２８のゲートに加えられて、トランジスタ４のドレ
イン出力に応動して出力トランジスタ２８のソース側か
ら出力が得られる。

このように構成されたバッファ増幅器では、差動増幅器
６の反転入力側のトランジスタ４のゲートと、出力トラ
ンジスタ２８のソースとの間で帰還回路２６が構成され
ており、出力トランジスタ２８のスレシュホールド電圧
Ｖ丁＞１は、トランジスタ４のゲート・ドレイン間電圧
によって設定される。

したがって、出力トランジスタ２８のソース側に得られ
る出力は、差動増幅器６の反転入力側のトランジスタ４
のドレインに発生する出力と同相となり、第５図に示し
たバッファ増幅器の出力トランジスタ１８のようなイン
バータを構成していないため、発振を防止するための位
相補償用のキャパシタ２４は不要となっている。

〔実　施　例〕

第１図は、この発明のバッファ増幅器の実施例を示す。

このバッファ増幅器において、差動増幅器６は、Ｎチャ
ネル型のトランジスタ２．４によって構成され、この差
ｖＪ増幅器６に対してトランジスタ８．１０からなるカ
レントミラー回路およびトランジスタ１２が設置されて
おり、差動増幅器６の反転入力側のトランジスタ４のド
レインで得られた出力は、出力トランジスタ２８のゲー
トに加えられている。

出力トランジスタ２８は、差動増幅器６を構成するトラ
ンジスタ２．４と同一チャネル型のトランジスタ、この
実施例ではＮチャネル型のトランジスタ２．４と同様に
Ｎチャネル型トランジスタで構成されており、出力トラ
ンジスタ２８のソースと差動増幅器６の反転入力側のト
ランジスタ４のゲートとの間に全帰還増幅器を構成する
ための帰還回路２６が形成されている。

そして、この出力トランジスタ２８のソース側にはトラ
ンジスタ２０が設置され、そのゲートにはトランジスタ
１２のゲートとともに共通のバイアス電圧Ｖ３が加えら
れている。

したがって、入力端子１６に入力電圧ＶＩＮが加えられ
て、トランジスタ２のゲート電位がトランジスタ４のゲ
ート電位に比較して高レベルになると、トランジスタ２
は導通するとともに、トランジスタ４は遮断状態になり
、トランジスタ４のドレインには、高電位の出力が発生
する。この出力は、出力トランジスタ２８のゲート入力
となり、出力トランジスタ２８は導通する。この結果、
出力端子２２には高電位の出力■。が得られる。

このように出力トランジスタ２８は、トランジスタ４の
ドレイン側に得られる出力に応じた高電位の出力を発生
することから、出力トランジスタ２８の入出力動作は同
相動作となる。

したがって、このようなバッファ増幅器によれば、発振
を防止するための位相補償用のキャパシタ２４が不要に
なり、キャパシタ２４による周波数特性の低下が防止で
きるとともに、キャパシタ２４による帰還量を低減でき
るので、その分だけオフセット電圧の発生を抑制できる
。しかも、ＩＣ化の際に、キャパシタ２４の省略骨だけ
、マスクレイアウトが有利になる。

この実施例では、差動増幅器６を構成するトランジスタ
２．４は、第２図に示すように、Ｐチャネル型のトラン
ジスタで構成し、出力トランジスタ２８をＰチャネル型
トランジスタで構成しても、前記実施例と同様の動作が
得られるとともに、キャパシタ２４を省略することがで
きる。この場合、出力トランジスタ２８のソースと差動
増幅器６の反転入力側のトランジスタ４のゲートとの間
に帰還回路２６が形成される。

また、第１図または第２図に示したバッファ増幅器のト
ランジスタ１２．２０は、第３図および第４図に示すよ
うに、各ゲート°をそれぞれのドレインと共通に接続し
て外部からのバイアス電圧■８の設定を省略してもよい
。

〔発明の効果〕

以上説明したように、この発明によれば、差動増幅器を
構成するトランジスタと同一チャネル型のトランジスタ
を出力トランジスタに用いて、その出力トランジスタの
ゲートに差動増幅器の反転入力側のトランジスタに得ら
れる出力を加えるとともに、出力トランジスタのソース
と差動増幅器の反転入力側のトランジスタのゲートとの
間に帰還回路を形成したので、発振防止のための位相補
償用のキャパシタを省略することができ、このキャパシ
タの省略によって、周波数特性を改善でき、人力インピ
ーダンスを高くできるとともに、キャパシタによる帰還
量の増大が抑制される結果、オフセット電圧を抑えるこ
とができ、ＩＣ化に際して、キャパシタ分だけ省面積化
することができる。

【図面の簡単な説明】

第１図はこの発明のバッファ増幅器の実施例を示す回路
図、第２図ないし第４図はこの発明のバッファ増幅器の
他の実施例を示す回路図、第５図は従来のバッファ増幅
器を構成するＣ　　ＭＯ３演算増幅器を示す回路図、第
６図は第５図に示したバッファ増幅器の等価回路を示す
回路図である。２．４・・・トランジスタ、６・・・差動増幅器、２６
・・・帰還回路、２８・・・出力トランジスタ。第５図第６図

Claims

【特許請求の範囲】ソースを共通にした一対のトランジスタからなる差動増
幅器と、この差動増幅器の前記トランジスタと同一チャネル型の
トランジスタによって構成され、前記差動増幅器の反転
入力側のトランジスタから得られる出力をゲートに加え
、ソースと前記差動増幅器の反転入力側のトランジスタ
のゲートとの間で帰還回路を形成した出力トランジスタ
とを備えたことを特徴とするバッファ増幅器。