JPS62125705A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPS62125705A JPS62125705A JP60265707A JP26570785A JPS62125705A JP S62125705 A JPS62125705 A JP S62125705A JP 60265707 A JP60265707 A JP 60265707A JP 26570785 A JP26570785 A JP 26570785A JP S62125705 A JPS62125705 A JP S62125705A
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- Japan
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- voltage
- circuit
- output terminal
- operational amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＩＳＦＥＴを用いた演算増幅回路に関する。
（従来の技術）
従来、第３図に示すような演算増幅回路が知られている
。本回路は′デザイン・テクニック・フォー会カスコー
デツドΦＣＭＯ８・オービー・アンプス・ウィズ・イン
グルーブト・ＰＳＲＲ・アンド・コモン−モード・イン
プットφレンジ（ＤｅｓｉｇｎＴｅｃｈｎｉｑｕｅ ｆ
ｏｒ Ｃａ５ｃｏｄｅｃｌ ＣＭＯ８Ｏｐ Ａｍｐｓｗ
ｉｔｈ ｉｍｐｒｏｖｅｄ ＰＳＲＲａｎｄ Ｃｏｍｍ
ｏｎ−ＭｏｄｅＩｎｐｕｔ、 Ｒａｎｇｅ ） と題
して技術誌［アイ・イー・イー・イー命ジャーナル・オ
ブ・ソリッド−ステート・サーキツツ（ＩＥＥＥＪｏｕ
ｒｎａｌｏｆ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ ）のＶｏｌ ＳＣ−１９ｎｏ、 ６（１９８４）
に発表されている。この演算増幅回路は、入力端子１，
２０間に印加された並動入力信号をＭｌ、Ｍ２で反転し
ゲート接地形ＭＯ８ＦＥＴＭ６、ＩＪＩＯで増幅しＭＩ
ＬＭ７のカレントミラーによって差動信号をシングル信
号へ変換して、Ｍｌのドレインに接続された出力段のド
ライバーであるＭｌ４のゲートへ印加している。Ｍｌ４
に印加された信号はＭｌ５を負荷としてＭｌ４で反転増
幅され出力端子３に出力される。周波数補償回路は出力
端子３とＭ６のソースとの間に接続されている容ｉｃ。
。本回路は′デザイン・テクニック・フォー会カスコー
デツドΦＣＭＯ８・オービー・アンプス・ウィズ・イン
グルーブト・ＰＳＲＲ・アンド・コモン−モード・イン
プットφレンジ（ＤｅｓｉｇｎＴｅｃｈｎｉｑｕｅ ｆ
ｏｒ Ｃａ５ｃｏｄｅｃｌ ＣＭＯ８Ｏｐ Ａｍｐｓｗ
ｉｔｈ ｉｍｐｒｏｖｅｄ ＰＳＲＲａｎｄ Ｃｏｍｍ
ｏｎ−ＭｏｄｅＩｎｐｕｔ、 Ｒａｎｇｅ ） と題
して技術誌［アイ・イー・イー・イー命ジャーナル・オ
ブ・ソリッド−ステート・サーキツツ（ＩＥＥＥＪｏｕ
ｒｎａｌｏｆ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ ）のＶｏｌ ＳＣ−１９ｎｏ、 ６（１９８４）
に発表されている。この演算増幅回路は、入力端子１，
２０間に印加された並動入力信号をＭｌ、Ｍ２で反転し
ゲート接地形ＭＯ８ＦＥＴＭ６、ＩＪＩＯで増幅しＭＩ
ＬＭ７のカレントミラーによって差動信号をシングル信
号へ変換して、Ｍｌのドレインに接続された出力段のド
ライバーであるＭｌ４のゲートへ印加している。Ｍｌ４
に印加された信号はＭｌ５を負荷としてＭｌ４で反転増
幅され出力端子３に出力される。周波数補償回路は出力
端子３とＭ６のソースとの間に接続されている容ｉｃ。
からなる。この容−ＪＣ６がもしＭｌのドレインと出力
端子３の間に接続されていると、高周波数においてＭｌ
４のゲート・ドレイン間が短絡された状態、即ちダイオ
ード接続とみなせるので、負の電源電圧側からの雑音が
そのまま出力端子３へ現れ、負の電源雑音除去比（−）
ＰＳＲＲが悪化する。このことを避けるために第３図の
ように容ＺＣ８を出力端子３とＭ ６のソースに接続し
、高周波数で（−）ＰＳＲＲが悪化するのを防いでいる
。
端子３の間に接続されていると、高周波数においてＭｌ
４のゲート・ドレイン間が短絡された状態、即ちダイオ
ード接続とみなせるので、負の電源電圧側からの雑音が
そのまま出力端子３へ現れ、負の電源雑音除去比（−）
ＰＳＲＲが悪化する。このことを避けるために第３図の
ように容ＺＣ８を出力端子３とＭ ６のソースに接続し
、高周波数で（−）ＰＳＲＲが悪化するのを防いでいる
。
（発明が解決しようとする問題点）
従来の第３図のような演算増幅回路では、出力端子と（
−）入力端子を接続して電圧フォロアとした場合、次の
ような欠点が存在する。この回路は、出力段のドライバ
ーがＭｌ４で、負荷であるＭｌ５はゲートを定電圧にバ
イアスされているので、立ち上がりステップ入力が（＋
）入力端子へ印加されてＭ６のソースおよびドレインの
’Ｃ圧７５Ｅ下がり、それによってＭｌ４がカットオフ
となシ、出力電圧が負荷容量Ｃ１を充電しながら上昇す
る際のスルーレートが、Ｍｌ４を流れる電流値で制限さ
れてしまう。すなわち立ち上がりのスルーレートの値を
大きくできないという欠点がある。これを解決するため
に、従来では、０Ｍ６のドレインからソース・フォロア
を介シてＭｌ５のケートをバイアスする。■Ｍ１５のゲ
ートを直接Ｍ６のソースに接続する、などによって、出
力段をプッシュプル形式とすることによりスルーレート
を改善する方式が考えられてきた。しかしながら■の方
式ではソースフォロアを余分に用いることになるので消
費Ｘ力が増加するという欠点やソースフォロアによる時
間遅れがあるなどの欠点が存在する。また■の方式では
周波数補償のための容置を出力端子とＭ６のソースの間
に接続することによって高周波数での（−）ＰＳＲＲを
良好にしているのに、Ｍｌ５のゲートをＭ６のソースへ
接続することで、（従来の技術）の項で述べたのと同様
の理由から、今度は（＋）ＰＳＲＲを悪化させてしまう
。
−）入力端子を接続して電圧フォロアとした場合、次の
ような欠点が存在する。この回路は、出力段のドライバ
ーがＭｌ４で、負荷であるＭｌ５はゲートを定電圧にバ
イアスされているので、立ち上がりステップ入力が（＋
）入力端子へ印加されてＭ６のソースおよびドレインの
’Ｃ圧７５Ｅ下がり、それによってＭｌ４がカットオフ
となシ、出力電圧が負荷容量Ｃ１を充電しながら上昇す
る際のスルーレートが、Ｍｌ４を流れる電流値で制限さ
れてしまう。すなわち立ち上がりのスルーレートの値を
大きくできないという欠点がある。これを解決するため
に、従来では、０Ｍ６のドレインからソース・フォロア
を介シてＭｌ５のケートをバイアスする。■Ｍ１５のゲ
ートを直接Ｍ６のソースに接続する、などによって、出
力段をプッシュプル形式とすることによりスルーレート
を改善する方式が考えられてきた。しかしながら■の方
式ではソースフォロアを余分に用いることになるので消
費Ｘ力が増加するという欠点やソースフォロアによる時
間遅れがあるなどの欠点が存在する。また■の方式では
周波数補償のための容置を出力端子とＭ６のソースの間
に接続することによって高周波数での（−）ＰＳＲＲを
良好にしているのに、Ｍｌ５のゲートをＭ６のソースへ
接続することで、（従来の技術）の項で述べたのと同様
の理由から、今度は（＋）ＰＳＲＲを悪化させてしまう
。
以上の点に鑑み、本発明の目的は、消費電力の増加やＰ
ＳＲＲの悪化をまねくことなく、スルーレートを大きく
できる演算増幅回路を提供することにある。
ＳＲＲの悪化をまねくことなく、スルーレートを大きく
できる演算増幅回路を提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、差動出力端子を備えた差動入力段と、第１及び第２の
ゲート接地回路と、それぞれドレインを出力端子へ接続
されたソース接地形の互いに異なる導電性の２つのＭＩ
ＳＦＥＴからなる出力段と、周波数補償回路とを有し、
前記第１及び第２のゲート接地回路は、ソースが互いに
接続され相異なる導電性の２つのＭＩＳＩＴを有し、こ
れら２つのＭＩＳＦＥＴのドレインを別のＭＩＳＦＥＴ
を介して正の電源電圧線および負の電源電圧線へそれぞ
れ接続してなる演算増幅回路であって、前記第１のゲー
ト接地回路はその中の前記２つのゲート接１形Ｍ’工５
ＦＥＴ同士の接続点が前記差動入力段の一方の前１己差
動出力端子へ接続され、前記第２のゲート接地回路はそ
の中の２つの前記ゲート接地形ＭＩＳＦＥＴ同士の接続
点が前記差動入力段の他方の前記差動出力端子へ接続さ
れ、前記第１のゲート接地回路は前記第２のゲート接地
回路のカレントミラーとなっており、前記出力段の２つ
のＭＩＳＦＥＴはそれぞれゲートを前記第１のゲート接
地回路の２つの前記ゲート接地形Ｍ工５ＦＥＴの前記ド
レインに接続され、前記周波数補償回路は前記出力端子
と前記差動入力段の一方の前記差動出力端子との間に接
続されていることを特徴とする。
、差動出力端子を備えた差動入力段と、第１及び第２の
ゲート接地回路と、それぞれドレインを出力端子へ接続
されたソース接地形の互いに異なる導電性の２つのＭＩ
ＳＦＥＴからなる出力段と、周波数補償回路とを有し、
前記第１及び第２のゲート接地回路は、ソースが互いに
接続され相異なる導電性の２つのＭＩＳＩＴを有し、こ
れら２つのＭＩＳＦＥＴのドレインを別のＭＩＳＦＥＴ
を介して正の電源電圧線および負の電源電圧線へそれぞ
れ接続してなる演算増幅回路であって、前記第１のゲー
ト接地回路はその中の前記２つのゲート接１形Ｍ’工５
ＦＥＴ同士の接続点が前記差動入力段の一方の前１己差
動出力端子へ接続され、前記第２のゲート接地回路はそ
の中の２つの前記ゲート接地形ＭＩＳＦＥＴ同士の接続
点が前記差動入力段の他方の前記差動出力端子へ接続さ
れ、前記第１のゲート接地回路は前記第２のゲート接地
回路のカレントミラーとなっており、前記出力段の２つ
のＭＩＳＦＥＴはそれぞれゲートを前記第１のゲート接
地回路の２つの前記ゲート接地形Ｍ工５ＦＥＴの前記ド
レインに接続され、前記周波数補償回路は前記出力端子
と前記差動入力段の一方の前記差動出力端子との間に接
続されていることを特徴とする。
（実施例）
本発明の代表的な実施例を第１図に示す。以下本実施例
について説明する。
について説明する。
入力端子１と２の間に印加された差和信号はＭＩＳＦＥ
Ｔ Ｍｌ、Ｍ２によって反転され、差動入力段の差動出
力端子となっている節点６，７に出力される。さらにそ
の信号は、ゲート接地形のＭＩＳＦＥＴ Ｍ６．ＭＩＯ
で増幅されＭ６のドレインで差動からシングルへ変換さ
れた信号となり出力段のＭｌ４のゲートへ印加され反転
増幅され出力端子３へ出力される。また、節点６，７に
出力された差動信号は、ゲート接地形ＭＩＳＦＥＴＭ８
゜Ｍｌ２によっても増幅され、Ｍ８のドレインでシング
ル信号へ変換されており、出力段のＭ１５Ｃ）ゲートへ
印加され反転増幅されて出力端子３へ出力され、先はど
述べたＭｌ４で反転増幅された信号と重なり出力信号と
なる。
Ｔ Ｍｌ、Ｍ２によって反転され、差動入力段の差動出
力端子となっている節点６，７に出力される。さらにそ
の信号は、ゲート接地形のＭＩＳＦＥＴ Ｍ６．ＭＩＯ
で増幅されＭ６のドレインで差動からシングルへ変換さ
れた信号となり出力段のＭｌ４のゲートへ印加され反転
増幅され出力端子３へ出力される。また、節点６，７に
出力された差動信号は、ゲート接地形ＭＩＳＦＥＴＭ８
゜Ｍｌ２によっても増幅され、Ｍ８のドレインでシング
ル信号へ変換されており、出力段のＭ１５Ｃ）ゲートへ
印加され反転増幅されて出力端子３へ出力され、先はど
述べたＭｌ４で反転増幅された信号と重なり出力信号と
なる。
電圧フォロア状態で立ち上がりステップ入力が印加され
た時、節点６の電圧が下がり、それにつれてＭ６のドレ
インの電圧が下がってＭｌ４がカットオフとなることは
従来と同様であるが、本実施例の回路では出力段はプッ
シュプル形式となっておυ、節点６の電圧が下がった場
合、それにつれてＭ８のドレインの電圧も下がり、それ
によって出力段のＭｌ５のゲート・ソース間電圧の絶対
値が増大するので、負荷容量ＣＬに充電する電流を急速
に増加せることかでき、スルーレートを大きくすること
ができる。
た時、節点６の電圧が下がり、それにつれてＭ６のドレ
インの電圧が下がってＭｌ４がカットオフとなることは
従来と同様であるが、本実施例の回路では出力段はプッ
シュプル形式となっておυ、節点６の電圧が下がった場
合、それにつれてＭ８のドレインの電圧も下がり、それ
によって出力段のＭｌ５のゲート・ソース間電圧の絶対
値が増大するので、負荷容量ＣＬに充電する電流を急速
に増加せることかでき、スルーレートを大きくすること
ができる。
立ち下がりステップ入力が印加されたときは節点６の電
圧が上昇し、それにつれてＭ６のドレインおよびＭ８の
ドレインの電圧が上がり、立ち上がクステップ入力が印
加されたときは逆にＭｌ５がカットオフになるが、Ｍｌ
４のゲート・ソース間電圧が増大するので負荷容量ＣＬ
を急速に放電でき、出力電圧は急速に下降できるのでス
ルーレートはやは夛大きい。
圧が上昇し、それにつれてＭ６のドレインおよびＭ８の
ドレインの電圧が上がり、立ち上がクステップ入力が印
加されたときは逆にＭｌ５がカットオフになるが、Ｍｌ
４のゲート・ソース間電圧が増大するので負荷容量ＣＬ
を急速に放電でき、出力電圧は急速に下降できるのでス
ルーレートはやは夛大きい。
具体的な数値例を挙げると従来の第３図の演算増幅回路
では１ｖのステップ入力に対し約２Ｖ／μｓｅｃであっ
たスルーレートが、本発明の第１図の演算増幅回路では
トランジスタのサイズを変えずに約１０ｖ／μｓｅｃと
なり、従来の５倍の値が実現できる。また、本実施例の
回路と第３図の回路とを比較するとわかるように、本実
施例で新たに付加したＭ８．Ｍ９およびＭｌ２．Ｍｌ３
のＭＩＳＦＥＴを流れる′電流は、それぞれＭ６．Ｍ７
およびＭＩＯ，Ｍｌｌを流れるので第３図の回路に比べ
余分な′電流を消費することはない。
では１ｖのステップ入力に対し約２Ｖ／μｓｅｃであっ
たスルーレートが、本発明の第１図の演算増幅回路では
トランジスタのサイズを変えずに約１０ｖ／μｓｅｃと
なり、従来の５倍の値が実現できる。また、本実施例の
回路と第３図の回路とを比較するとわかるように、本実
施例で新たに付加したＭ８．Ｍ９およびＭｌ２．Ｍｌ３
のＭＩＳＦＥＴを流れる′電流は、それぞれＭ６．Ｍ７
およびＭＩＯ，Ｍｌｌを流れるので第３図の回路に比べ
余分な′電流を消費することはない。
周波数補償回路は、第１図では容ｆｉＣｃを出力端子３
と節点６との間に接続することで構成している。このよ
うな構成にすることにより、出力段のＭｌ４やＭｌ５の
ゲート−ドレイン間を高周波数で短絡状態とすることが
ないので正側、負側すずれのＰＳＲＲも高周波数で悪化
させることはない。この周波数補償回路は容量と抵抗を
直列に接続した回路を出力端子と節点６の間に接続して
構成しても差し支えない。
と節点６との間に接続することで構成している。このよ
うな構成にすることにより、出力段のＭｌ４やＭｌ５の
ゲート−ドレイン間を高周波数で短絡状態とすることが
ないので正側、負側すずれのＰＳＲＲも高周波数で悪化
させることはない。この周波数補償回路は容量と抵抗を
直列に接続した回路を出力端子と節点６の間に接続して
構成しても差し支えない。
第２図は第１図の演算増幅回路にバイアスＶ。
〜Ｖ、を与えるためのバイアス回路の一例である。
なお、第１図の演算増幅回路の差動入力段はＮ−Ｃｈ
ＭＩＳＦＥＴ を入力用ＭＩＳＦＥ’ｒ としたもの
であるが、Ｍｌ〜Ｍ５のＭＩＳＦＥＴの導電性を入れ換
えてＰ−ｃｈＭ工５ＦＥＴを入力用ＭＩＳＦＥ’ｒとし
た差動入力段を用いてもかまわない。
ＭＩＳＦＥＴ を入力用ＭＩＳＦＥ’ｒ としたもの
であるが、Ｍｌ〜Ｍ５のＭＩＳＦＥＴの導電性を入れ換
えてＰ−ｃｈＭ工５ＦＥＴを入力用ＭＩＳＦＥ’ｒとし
た差動入力段を用いてもかまわない。
（発明の効果）
以上述べたように本発明によれば、高周波数でもＰＳＲ
Ｒが良好で、消費電力が増加せず、しかもスルーレート
が大きい演算増幅回路が提供できる。
Ｒが良好で、消費電力が増加せず、しかもスルーレート
が大きい演算増幅回路が提供できる。
第１図は本発明の代表的な実施例を示す回路図、第２図
は第１図実施例で用いられるバイアス回路の一例を示す
回路図、第３図は従来の演算増幅回路を示す回路図であ
る。 １−（＋）入η４そ Ｍｌ−Ｍ５−−− 、先
ｉカ人カ≦灸２− （−）入’１Ｊ４ｎＪ
Ｍ６−Ｍ９−−− ”ｉｙ ｌ ／ｌ ）１’−ト４
地０Ｍｈ３−＊ｉ％４３−ＭＩＯ−Ｍ＋３−−−７７
２ ｎイードｊａｐＡｍ路４・−正歪セ寝遭む捧 Ｍ
μ・Ｍ２Ｓ−一〜七力殺５−−−更便１し剰（ｋお配
■１〜■４−−−り、＊ｆｃｔ’：イアスｃｃ−−
− ル）力（（うじトにイ鋳１１Ｃじ一貴論写ｌ 第１図 ４−、Ｅ：リイミリ儂３原ダモ−たＬ碌５− 像側ギ
もし媒 第２図
は第１図実施例で用いられるバイアス回路の一例を示す
回路図、第３図は従来の演算増幅回路を示す回路図であ
る。 １−（＋）入η４そ Ｍｌ−Ｍ５−−− 、先
ｉカ人カ≦灸２− （−）入’１Ｊ４ｎＪ
Ｍ６−Ｍ９−−− ”ｉｙ ｌ ／ｌ ）１’−ト４
地０Ｍｈ３−＊ｉ％４３−ＭＩＯ−Ｍ＋３−−−７７
２ ｎイードｊａｐＡｍ路４・−正歪セ寝遭む捧 Ｍ
μ・Ｍ２Ｓ−一〜七力殺５−−−更便１し剰（ｋお配
■１〜■４−−−り、＊ｆｃｔ’：イアスｃｃ−−
− ル）力（（うじトにイ鋳１１Ｃじ一貴論写ｌ 第１図 ４−、Ｅ：リイミリ儂３原ダモ−たＬ碌５− 像側ギ
もし媒 第２図
Claims (1)
- 差動出力端子を備えた差動入力段と、第１及び第２のゲ
ート接地回路と、それぞれドレインを出力端子へ接続さ
れたソース接地形の互いに異なる導電性の２つのＭＩＳ
ＦＥＴからなる出力段と、周波数補償回路とを有し、前
記第１及び第２のゲート接地回路は、ソースが互いに接
続され相異なる導電性の２つのＭＩＳＦＥＴを有し、こ
れら２つのＭＩＳＦＥＴのドレインを別のＭＩＳＦＥＴ
を介して正の電源電圧線および負の電源電圧線へそれぞ
れ接続してなる演算増幅回路において、前記第１のゲー
ト接地回路はその中の前記２つのゲート接地形ＭＩＳＦ
ＥＴ同士の接続点が前記差動入力段の一方の前記差動出
力端子へ接続され、前記第２のゲート接地回路はその中
の２つの前記ゲート接地形ＭＩＳＦＥＴ同士の接続点が
前記差動入力段の他方の前記差動出力端子へ接続され、
前記第１のゲート接地回路は前記第２のゲート接地回路
のカレントミラーとなっており、前記出力段の２つのＭ
ＩＳＦＥＴはそれぞれゲートを前記第１のゲート接地回
路の２つの前記ゲート接地形ＭＩＳＦＥＴの前記ドレイ
ンに接続され、前記周波数補償回路は前記出力端子と前
記差動入力段の一方の前記差動出力端子との間に接続さ
れていることを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265707A JPS62125705A (ja) | 1985-11-26 | 1985-11-26 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265707A JPS62125705A (ja) | 1985-11-26 | 1985-11-26 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125705A true JPS62125705A (ja) | 1987-06-08 |
Family
ID=17420892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265707A Pending JPS62125705A (ja) | 1985-11-26 | 1985-11-26 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555837A (ja) * | 1991-07-26 | 1993-03-05 | Samsung Electron Co Ltd | スルーイング速度向上回路 |
| JP2005057744A (ja) * | 2003-07-23 | 2005-03-03 | Nec Corp | 差動増幅器及びデータドライバと表示装置 |
-
1985
- 1985-11-26 JP JP60265707A patent/JPS62125705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555837A (ja) * | 1991-07-26 | 1993-03-05 | Samsung Electron Co Ltd | スルーイング速度向上回路 |
| JP2005057744A (ja) * | 2003-07-23 | 2005-03-03 | Nec Corp | 差動増幅器及びデータドライバと表示装置 |
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