JPH0345576B2 - - Google Patents
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- JPH0345576B2 JPH0345576B2 JP56138946A JP13894681A JPH0345576B2 JP H0345576 B2 JPH0345576 B2 JP H0345576B2 JP 56138946 A JP56138946 A JP 56138946A JP 13894681 A JP13894681 A JP 13894681A JP H0345576 B2 JPH0345576 B2 JP H0345576B2
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- JP
- Japan
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- voltage
- transistors
- flip
- circuit
- flop
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Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000006880 cross-coupling reaction Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成を半
導体集積回路上に実現するＡ／Ｄ変換器等に用い
微小なる差のある２つの電圧を比較しその大小に
応じた論理電圧を出力させるのに適した電圧比較
回路に関するものである。
導体集積回路上に実現するＡ／Ｄ変換器等に用い
微小なる差のある２つの電圧を比較しその大小に
応じた論理電圧を出力させるのに適した電圧比較
回路に関するものである。
従来、相補型絶縁ゲート構成の半導体集積回路
に用いる電圧比較回路としては、第１図に示すご
とくＭ１を定電流源とし、Ｍ２，Ｍ３を入力トラ
ンジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷と
して構成した差動増幅回路により端子２，３に加
えられた電圧の差に比例した出力電圧を端子６か
ら取り出し、これをＭ６を定電流負荷とする反転
増幅器１１により更に増幅する２段構成の増幅回
路を使用していた。
に用いる電圧比較回路としては、第１図に示すご
とくＭ１を定電流源とし、Ｍ２，Ｍ３を入力トラ
ンジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷と
して構成した差動増幅回路により端子２，３に加
えられた電圧の差に比例した出力電圧を端子６か
ら取り出し、これをＭ６を定電流負荷とする反転
増幅器１１により更に増幅する２段構成の増幅回
路を使用していた。
第１図をはじめ本願において使用するシンボル
は、ｐチヤンネルトランジスタを第２図ａ、ｎチ
ヤンネルトランジスタを第２図ｂのように定め
る。
は、ｐチヤンネルトランジスタを第２図ａ、ｎチ
ヤンネルトランジスタを第２図ｂのように定め
る。
共にＧと示したのがゲート、Ｓと示したのがソ
ース、Ｄと示したのがドレインである。この２段
構成の増幅回路によれば通常2000倍〜5000倍の利
得が得られるが、利得の余裕を得るため普通は更
に反転増幅器１２を１段付加している。１３は前
記Ｍ１とＭ６を定電流領域で動作させるためのバ
イアス電圧供給装置で、例えば第３図のような回
路で実現される。第３図の回路はMOSトランジ
スタのゲート電極とドレイン電極とを接続したい
わゆるダイオード接続されたトランジスタを３個
直列に接続し、端子１と９の間に加えられる電源
電圧を分圧するものである。
ース、Ｄと示したのがドレインである。この２段
構成の増幅回路によれば通常2000倍〜5000倍の利
得が得られるが、利得の余裕を得るため普通は更
に反転増幅器１２を１段付加している。１３は前
記Ｍ１とＭ６を定電流領域で動作させるためのバ
イアス電圧供給装置で、例えば第３図のような回
路で実現される。第３図の回路はMOSトランジ
スタのゲート電極とドレイン電極とを接続したい
わゆるダイオード接続されたトランジスタを３個
直列に接続し、端子１と９の間に加えられる電源
電圧を分圧するものである。
かかる電圧比較回路は入力電圧差が減少すると
それにかみあつて増幅段数を増加させねばなら
ず、集積回路の占有面積の増大、消費電力の増大
を招く。さらに初段の差動増幅器の同相電圧除去
は万全とは言えず、入力電圧差が数ｍＶ以下の場
合、入力電圧の同相電圧成分が変化すると節点６
の出力電圧が変化し、この電圧が反転増幅器によ
り増幅されるため、最終段の出力では論理“１”
の状態と論理“０”の状態と同相電圧値によつて
は入れ替わることがある。また電源電圧が変動す
るときにも同じ現象が発生する。そのためかかる
電圧比較回路では数MV以下の差を識別すること
は不可能である欠点を有する。
それにかみあつて増幅段数を増加させねばなら
ず、集積回路の占有面積の増大、消費電力の増大
を招く。さらに初段の差動増幅器の同相電圧除去
は万全とは言えず、入力電圧差が数ｍＶ以下の場
合、入力電圧の同相電圧成分が変化すると節点６
の出力電圧が変化し、この電圧が反転増幅器によ
り増幅されるため、最終段の出力では論理“１”
の状態と論理“０”の状態と同相電圧値によつて
は入れ替わることがある。また電源電圧が変動す
るときにも同じ現象が発生する。そのためかかる
電圧比較回路では数MV以下の差を識別すること
は不可能である欠点を有する。
本発明はかかる欠点を除去するため、非常に高
感度な電圧比較回路を少ない素子数により実現す
るものである。
感度な電圧比較回路を少ない素子数により実現す
るものである。
本発明は、電流ミラーを負荷に持つ差動増幅器
と、前記電流ミラーを構成するトランジスタと同
極性のトランジスタ２個を交叉結合して共通ソー
ス電極を電流ミラーの接地電位まで間欠的に低下
させる手段を有するフリツプフロツプ回路と、前
記フリツプフロツプの２つの陽極が間欠的に低下
するのに同期して強制的に等電位とする手段と、
これらに電圧を供給する手段と、をそれぞれ相補
型絶縁ゲートトランジスタを用いて構成し、前記
フリツプフロツプの２つのドレイン電極をそれぞ
れ前記差動増幅器の出力端に接続して構成した電
圧比較回路である。
と、前記電流ミラーを構成するトランジスタと同
極性のトランジスタ２個を交叉結合して共通ソー
ス電極を電流ミラーの接地電位まで間欠的に低下
させる手段を有するフリツプフロツプ回路と、前
記フリツプフロツプの２つの陽極が間欠的に低下
するのに同期して強制的に等電位とする手段と、
これらに電圧を供給する手段と、をそれぞれ相補
型絶縁ゲートトランジスタを用いて構成し、前記
フリツプフロツプの２つのドレイン電極をそれぞ
れ前記差動増幅器の出力端に接続して構成した電
圧比較回路である。
以下本発明を、具体的な回路例の一例を示す第
４図および端子１６および１７に加えるパルスの
タイミングの一例を示す第５図を用いて説明す
る。
４図および端子１６および１７に加えるパルスの
タイミングの一例を示す第５図を用いて説明す
る。
本実施例では信号入力トランジスタＭ２，Ｍ３
としてｐチヤンネルトランジスタを用い、これら
のトランジスタのソース電極に同じくｐチヤンネ
ルトランジスタＭ１のドレイン電極を接続し、さ
らにＭ１のソース電極を正電源に接続してある。
としてｐチヤンネルトランジスタを用い、これら
のトランジスタのソース電極に同じくｐチヤンネ
ルトランジスタＭ１のドレイン電極を接続し、さ
らにＭ１のソース電極を正電源に接続してある。
Ｍ１のゲート電極には節点４を介してバイアス
電圧供給装置１３を接続して一定電圧を供給し、
Ｍ１を定電流回路として動作させるようしてあ
る。
電圧供給装置１３を接続して一定電圧を供給し、
Ｍ１を定電流回路として動作させるようしてあ
る。
ｎチヤンネルトランジスタＭ４，Ｍ５は、その
ゲート電極をＭ４のドレイン電極に接続し、さら
にＭ４，Ｍ５のドレイン電極をそれぞれＭ２，Ｍ
３のドレイン電極に接続し、カレントミラー負荷
を持つＣ−MOS差動増幅回路を構成している。
ゲート電極をＭ４のドレイン電極に接続し、さら
にＭ４，Ｍ５のドレイン電極をそれぞれＭ２，Ｍ
３のドレイン電極に接続し、カレントミラー負荷
を持つＣ−MOS差動増幅回路を構成している。
Ｍ４，Ｍ５のドレイン電極は、出力端５，６と
して外部に取り出すと共に、出力端５にはｎチヤ
ンネルトランジスタＭ１０のゲート電極およびＭ
１１のドレイン電極を接続し、出力端６にはＭ１
０のドレイン電極およびＭ１１のゲート電極を接
続した交叉結合を成している。Ｍ１０，Ｍ１１の
ソース電極はｎチヤンネルトランジスタＭ１２の
ドレイン電極と接続してある。Ｍ１２のソース電
極は負電源（端子９）に接続し、そのゲート電極
には端子１６を介して第５図にイと示したような
パルスを供給する装置を接続してＭ１０，Ｍ１１
の共通ソースを低下させる手段とする。また出力
端５，６の間にはそれぞれｎチヤンネルトランジ
スタＭ１３のソース、ドレインをそれぞれ接続
し、Ｍ１３のゲート電極には第５図にロとして示
したようなパルスを供給する装置を接続すること
により、フリツプフロツプのドレイン電極を強制
的に等電位とする手段としている。
して外部に取り出すと共に、出力端５にはｎチヤ
ンネルトランジスタＭ１０のゲート電極およびＭ
１１のドレイン電極を接続し、出力端６にはＭ１
０のドレイン電極およびＭ１１のゲート電極を接
続した交叉結合を成している。Ｍ１０，Ｍ１１の
ソース電極はｎチヤンネルトランジスタＭ１２の
ドレイン電極と接続してある。Ｍ１２のソース電
極は負電源（端子９）に接続し、そのゲート電極
には端子１６を介して第５図にイと示したような
パルスを供給する装置を接続してＭ１０，Ｍ１１
の共通ソースを低下させる手段とする。また出力
端５，６の間にはそれぞれｎチヤンネルトランジ
スタＭ１３のソース、ドレインをそれぞれ接続
し、Ｍ１３のゲート電極には第５図にロとして示
したようなパルスを供給する装置を接続すること
により、フリツプフロツプのドレイン電極を強制
的に等電位とする手段としている。
これらの回路においてｐチヤンネルトランジス
タとｎチヤンネルトランジスタとを全て逆にして
構成することも可能であり、電源の極性を逆にす
れば同じ機能を実現できる。
タとｎチヤンネルトランジスタとを全て逆にして
構成することも可能であり、電源の極性を逆にす
れば同じ機能を実現できる。
いま時刻t0ではパルスイ，ロ共に印加されてい
ない。この時入力端子２に３の電位よりも少し低
い電圧が印加されたとする。するとＭ２にはＭ３
より少し多い電流が流れるので、出力端５の電圧
は少し増加する。一方、出力端６の方は、Ｍ５に
流れる電流は減少するのに対しＭ５のゲート電圧
は増大するので、通常入力電圧差の50倍以上の電
圧降下を生ずる。そこでt1で端子１６にイのパル
スを印加してＭ１を導通させると節点１５の電位
が降下し、フリツプフロツプが動作する。ここで
もしＭ１１とＭ１２とを同一寸法に作つてあつた
とすれがゲート電圧が高い側のトランジスタＭ１
１の方が先に導通し、第５図に破線で示したニの
ごとく出力端６を低下させる。一方、Ｍ１２はゲ
ート電圧が先に低下していくために電流はほとん
ど流れず第５図に実線で示したハのごとく最初の
電圧を維持する。このフリツプフロツプは出力端
５，６の差に感応して動作するため、同相成分の
変動には影響されない。ここで低電圧側の最終電
圧をトランジスタの閾値電圧より低くするため、
Ｍ１１およびＭ１２のチヤンネル幅をチヤンネル
長で除した商をＭ４おびＭ５について同様にして
求めた値の５倍以上にとるのが望ましい。また、
出力端５，６に付随する寄生容量が異なる、すな
わち５にはＭ４，Ｍ５のゲートが接続され、６に
はこれに相当する容量がないといつた不均衡が存
在するため、節点１５の電位と降下が出力端の電
圧低下の速度より著しく大きくなると動作に不安
定が生ずるので、Ｍ１１およびＭ１２のチヤンネ
ル幅をチヤンネル長で除した商の半分以下とし、
かつＭ１，Ｍ２について同様にして求めた値より
も大きくするのが望ましい。この電圧比較回路で
は次の比較動作に入るためには第４図中に１０と
囲んで示した差動増幅器が純粋の差動増幅器とし
て動作している状態で、第５図イのパルスを印加
させねばならない。イのパルスを低下させるとＭ
１３がオフし、Ｍ１１には電流が流れなくなり、
出力端６の電位は上昇して差動増幅器に近づく
が、この充電時にもＭ５を通して電流が多く流れ
るため、差動増幅器の状態に復帰するに時間がか
かる。そこで時刻t2でパルスイを零に戻すと同時
にパルスロを端子１７に印加し、Ｍ１０を導通さ
せると出力端５と６とは短絡され、電圧は短絡前
にこの２つの端子に加わつていた電圧の中間値と
なる。すなわち、出力端５は低下する。するとＭ
４およびＭ５のゲート電圧は低下するためＭ４，
Ｍ５の抵抗は増大し、接地側に流れる電流は減少
する。したがつて初期状態に戻る時間は、前記操
作をしない場合に比して数百倍以上早くなる。こ
のようにするとパルスを零に戻す第５図の時刻t3
のタイミングの後のすぐ次の比較に入ることがで
きるようになるため、高速のくり返し比較が可能
となる。
ない。この時入力端子２に３の電位よりも少し低
い電圧が印加されたとする。するとＭ２にはＭ３
より少し多い電流が流れるので、出力端５の電圧
は少し増加する。一方、出力端６の方は、Ｍ５に
流れる電流は減少するのに対しＭ５のゲート電圧
は増大するので、通常入力電圧差の50倍以上の電
圧降下を生ずる。そこでt1で端子１６にイのパル
スを印加してＭ１を導通させると節点１５の電位
が降下し、フリツプフロツプが動作する。ここで
もしＭ１１とＭ１２とを同一寸法に作つてあつた
とすれがゲート電圧が高い側のトランジスタＭ１
１の方が先に導通し、第５図に破線で示したニの
ごとく出力端６を低下させる。一方、Ｍ１２はゲ
ート電圧が先に低下していくために電流はほとん
ど流れず第５図に実線で示したハのごとく最初の
電圧を維持する。このフリツプフロツプは出力端
５，６の差に感応して動作するため、同相成分の
変動には影響されない。ここで低電圧側の最終電
圧をトランジスタの閾値電圧より低くするため、
Ｍ１１およびＭ１２のチヤンネル幅をチヤンネル
長で除した商をＭ４おびＭ５について同様にして
求めた値の５倍以上にとるのが望ましい。また、
出力端５，６に付随する寄生容量が異なる、すな
わち５にはＭ４，Ｍ５のゲートが接続され、６に
はこれに相当する容量がないといつた不均衡が存
在するため、節点１５の電位と降下が出力端の電
圧低下の速度より著しく大きくなると動作に不安
定が生ずるので、Ｍ１１およびＭ１２のチヤンネ
ル幅をチヤンネル長で除した商の半分以下とし、
かつＭ１，Ｍ２について同様にして求めた値より
も大きくするのが望ましい。この電圧比較回路で
は次の比較動作に入るためには第４図中に１０と
囲んで示した差動増幅器が純粋の差動増幅器とし
て動作している状態で、第５図イのパルスを印加
させねばならない。イのパルスを低下させるとＭ
１３がオフし、Ｍ１１には電流が流れなくなり、
出力端６の電位は上昇して差動増幅器に近づく
が、この充電時にもＭ５を通して電流が多く流れ
るため、差動増幅器の状態に復帰するに時間がか
かる。そこで時刻t2でパルスイを零に戻すと同時
にパルスロを端子１７に印加し、Ｍ１０を導通さ
せると出力端５と６とは短絡され、電圧は短絡前
にこの２つの端子に加わつていた電圧の中間値と
なる。すなわち、出力端５は低下する。するとＭ
４およびＭ５のゲート電圧は低下するためＭ４，
Ｍ５の抵抗は増大し、接地側に流れる電流は減少
する。したがつて初期状態に戻る時間は、前記操
作をしない場合に比して数百倍以上早くなる。こ
のようにするとパルスを零に戻す第５図の時刻t3
のタイミングの後のすぐ次の比較に入ることがで
きるようになるため、高速のくり返し比較が可能
となる。
次に入力端子２が３より少し高い場所について説
明する。この場合にはＭ２のゲート・ソース間電
圧がＭ３のそれよりも小さいので、Ｍ２に流れる
電流はＭ３に流れる電流よりも少なくなる。する
とＭ４に流れる電流も減少するから、出力端５の
電圧が低下する。一方、Ｍ５に流れる電流は増加
するがゲート電圧は低下するために、出力端子６
の電圧は入力電圧差に対し50倍以上増加する。こ
こで端子１６にパルスイを印加すると節点１５の
電圧が低下し、フリツプフロツプが動作する。こ
れは第５図の時刻t4のタイミングである。すなわ
ちＭ１２が先に導通し、出力端５の電圧を急速に
低下させる。するとＭ４，Ｍ５のゲート電圧が低
下しこの両トランジスタに流れる電流を減少させ
るため、出力端６の電圧は上昇し、Ｍ２，Ｍ３の
ソース電圧に等しい電圧まで上昇する。一方出力
端５はＭ１２，Ｍ１３のオン残留抵抗と定電流源
の電流との積で定まる電圧まで低下し、論理状態
が定まる。
明する。この場合にはＭ２のゲート・ソース間電
圧がＭ３のそれよりも小さいので、Ｍ２に流れる
電流はＭ３に流れる電流よりも少なくなる。する
とＭ４に流れる電流も減少するから、出力端５の
電圧が低下する。一方、Ｍ５に流れる電流は増加
するがゲート電圧は低下するために、出力端子６
の電圧は入力電圧差に対し50倍以上増加する。こ
こで端子１６にパルスイを印加すると節点１５の
電圧が低下し、フリツプフロツプが動作する。こ
れは第５図の時刻t4のタイミングである。すなわ
ちＭ１２が先に導通し、出力端５の電圧を急速に
低下させる。するとＭ４，Ｍ５のゲート電圧が低
下しこの両トランジスタに流れる電流を減少させ
るため、出力端６の電圧は上昇し、Ｍ２，Ｍ３の
ソース電圧に等しい電圧まで上昇する。一方出力
端５はＭ１２，Ｍ１３のオン残留抵抗と定電流源
の電流との積で定まる電圧まで低下し、論理状態
が定まる。
初期状態への復帰は時刻t2の場合と同じく端子
１７にパルスロが印加されＭ１３が導通すると、
出力端５，６の電圧は論理状態での両出力電圧の
中間の電圧となる。いま中間電圧がパルスイが印
加される前よりも低ければ、Ｍ４，Ｍ５の抵抗値
が増大してこれらに流れる電流がパルスイが印加
される前よりも減少して充電を加速し、高ければ
抵抗値が減少して流れる電流が増大するので放電
が加速されるので、初期状態への復帰が早くな
る。
１７にパルスロが印加されＭ１３が導通すると、
出力端５，６の電圧は論理状態での両出力電圧の
中間の電圧となる。いま中間電圧がパルスイが印
加される前よりも低ければ、Ｍ４，Ｍ５の抵抗値
が増大してこれらに流れる電流がパルスイが印加
される前よりも減少して充電を加速し、高ければ
抵抗値が減少して流れる電流が増大するので放電
が加速されるので、初期状態への復帰が早くな
る。
第１図は従来用いられている差動増幅器１０の
反転増幅器１１，１２を用いた電圧比較回路で、
１３はバイアス電圧供給装置である。第２図ａ，
ｂはトランジスタのシンボルの説明図である。第
３図はバイアス電圧供給装置の回路例である。第
４図は本発明の実施の一例について示した回路図
であり、第５図のイ，ロ，ハ，ニは第４図の端子
１６および１７に加えるパルスのタイミング図お
よび出力電圧波形の一例を示したものである。 図中MXXと記したのはトランジスタであり、
数字のみを付したのは節点もしくは端子である。
反転増幅器１１，１２を用いた電圧比較回路で、
１３はバイアス電圧供給装置である。第２図ａ，
ｂはトランジスタのシンボルの説明図である。第
３図はバイアス電圧供給装置の回路例である。第
４図は本発明の実施の一例について示した回路図
であり、第５図のイ，ロ，ハ，ニは第４図の端子
１６および１７に加えるパルスのタイミング図お
よび出力電圧波形の一例を示したものである。 図中MXXと記したのはトランジスタであり、
数字のみを付したのは節点もしくは端子である。
Claims (1)
- １ 電流ミラーを負荷に持つ差動増幅器と、前記
電流ミラーを構成するトランジスタと同極性のト
ランジスタ２個を交さ結合して共通ソース電極を
電流ミラーの接地電位まで間欠的に低下させる手
段を有するフリツプフロツプ回路と、前記フリツ
プフロツプの２つのドレイン電極が間欠的に低下
するのに同期して強制的に等電位とする手段とこ
れらの電圧を供給する手段と、をそれぞれ相補型
絶縁ゲートトランジスタを用いて前記フリツプフ
ロツプの２つの陽極をそれぞれ前記差動増幅器の
出力端に接続した、ことを特徴とする電圧比較回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138946A JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
| US06/414,724 US4511810A (en) | 1981-09-03 | 1982-09-03 | Voltage comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138946A JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840918A JPS5840918A (ja) | 1983-03-10 |
| JPH0345576B2 true JPH0345576B2 (ja) | 1991-07-11 |
Family
ID=15233843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138946A Granted JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4511810A (ja) |
| JP (1) | JPS5840918A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
| DE3565351D1 (en) * | 1985-06-28 | 1988-11-03 | Itt Ind Gmbh Deutsche | Inverter circuit realized by using cmos transistor technique |
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| US4717838A (en) * | 1986-11-14 | 1988-01-05 | National Semiconductor Corporation | High input impedance, high gain CMOS strobed comparator |
| US4749955A (en) * | 1986-12-29 | 1988-06-07 | Delco Electronics Corporation | Low voltage comparator circuit |
| BE1000707A7 (nl) * | 1987-06-30 | 1989-03-14 | Bell Telephone Mfg | Tweetoestandsinrichting en vergelijkingsinrichting waarin deze wordt gebruikt. |
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