JP4622499B2 - バイアス電流回路 - Google Patents
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Description
この電流増幅器は、入力信号IN(+)の基準信号IN(−)からの差分に応じて電流信号を増幅する信号増幅回路10と、出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力回路11とによって構成されている。
(実施の形態1)
最初に、出力ソース電流の不足を検出して、バイアス電流を増加させるバイアス電流回路について説明する。図1は、実施の形態1に係るバイアス電流回路を備えた電流増幅器を示す回路図である。なお、図1において、図7に示した電流増幅器の構成要素と同じ要素については同じ符号を付してある。
ここでは、出力ソース電流の不足を検出する手段として、出力電流検出回路21に代えて、PMOSトランジスタM1BとNMOSトランジスタM2Bからなる出力電流検出回路26が用いられている。この出力電流検出回路26では、PMOSトランジスタM1Bが信号増幅回路10の入力バイアス部を構成するPMOSトランジスタM9,M10とゲート端子が共通に接続されることによって、PMOSトランジスタM1Bだけを定電流源としてソース電流の不足を検出するようにしている。
図3は、本発明の実施の形態2に係るバイアス電流回路を示す回路図である。この実施の形態2では、出力ソース電流の不足を検出して、バイアス電流を増加させるバイアス電流回路20の具体的な構成について説明する。
バイアス電流回路20は、出力電流検出回路21とバイアス電流出力回路22とから構成されている。バイアス電流出力回路22は、5つのPMOSトランジスタM11〜14,M16と、3つのNMOSトランジスタM15,M17,M18と、キャパシタC1とから構成されている。また、出力電流検出回路21は電流出力回路11のPMOSトランジスタM1とゲート端子が共通に接続されたPMOSトランジスタM19と、NMOSトランジスタM2とゲート端子が共通に接続されたNMOSトランジスタM20とから構成されている。
PMOSトランジスタM1とM19のアスペクト比(MOSトランジスタのゲート幅Wとゲート長Lの比:W/L)は、それぞれ24/6と6/6に形成されている。したがって、PMOSトランジスタM19とPMOSトランジスタM1のミラー比は1:4になっている。また、NMOSトランジスタM2とM20のアスペクト比は、いずれも16/6に形成されており、そのミラー比は1:1である。
図4は、本発明の実施の形態3に係るバイアス電流回路を示す回路図である。この実施の形態3では、出力シンク電流の不足を検出して、バイアス電流を増加させるバイアス電流回路30の具体的な構成について説明する。
バイアス電流回路30は、出力電流検出回路31とバイアス電流出力回路32とから構成されている。出力電流検出回路31に関しては、PMOSトランジスタM29とNMOSトランジスタM30は実施の形態2におけるPMOSトランジスタM19とNMOSトランジスタM20に対応するものであるが、PMOSトランジスタM31とNMOSトランジスタM32からなるインバータ回路が追加されている点で、実施の形態2で説明したバイアス電流回路20とは構成が異なっている。また、バイアス電流出力回路32の5つのPMOSトランジスタM21〜24,M26と、3つのNMOSトランジスタM25,M27,M28は、それぞれPMOSトランジスタM11〜14,M16とNMOSトランジスタM15,M17,M18に対応する。
PMOSトランジスタM1とM29のアスペクト比は、いずれも24/6に形成されている。したがって、PMOSトランジスタM29とPMOSトランジスタM1のミラー比は1:1である。また、NMOSトランジスタM2とM30のアスペクト比は、それぞれ16/6と4/6に形成されているので、これらのミラー比は4:1になる。
図5は、本発明の実施の形態4に係るバイアス電流回路を示す回路図である。この実施の形態4では、出力ソース電流、出力シンク電流の両方の不足を検出して、バイアス電流を増加させるバイアス電流回路40の具体的な構成について説明する。なお、図5において、図3、図4に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
以上、本発明のバイアス電流回路をその好適な実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。たとえば上述の実施の形態における具体的な回路構成において、NMOSトランジスタをPMOSトランジスタに、PMOSトランジスタをNMOSトランジスタにするようにトランジスタの極性をすべて反対にして電源VDDと接地電位(電源VSS)とを入れ替えた回路構成としても実施可能である。また、MOSトランジスタをバイポーラトランジスタなどMOSトランジスタと同じような特性の能動素子を使用しても実現できる。
11 電流出力回路
20,30,40 バイアス電流回路
21,31 出力電流検出回路
22,32 バイアス電流出力回路
23 スイッチ
24,25 定電流源
26 出力電流検出回路
41,42 バイアス電流部
C1 キャパシタ
Ib1,Ib2 バイアス電流
M1,M1A,M11〜14,M16,M19 PMOSトランジスタ
M2,M2A,M15,M17,M18,M20 NMOSトランジスタ
VDD 高電位側の電源
X 出力側節点
Claims (3)
- 入力信号の基準信号からの差分に応じて信号電流を増幅する信号増幅部、および出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力部からなる増幅器のバイアス電流回路において、
前記出力ソーストランジスタと前記出力シンクトランジスタに対して、それぞれカレントミラー接続された第1、および第2のトランジスタ回路からなり、前記電流出力部からの出力電流を検出して二値信号を出力する出力電流検出部と、
第1、第2の定電流源、および前記第1、第2のトランジスタ回路の互いに接続された出力側節点の電位レベルに応じて前記第1、第2の定電流源のいずれか一方もしくは双方のいずれかにバイアス電流を切り換えて前記信号増幅部に出力するスイッチ回路からなり、前記出力電流検出部から出力される前記二値信号に応じてバイアス電流を切り換えて前記信号増幅部に出力するバイアス電流出力部と、
を具備し、
前記バイアス電流出力部の前記スイッチ回路は、
キャパシタ、前記キャパシタを所定の速度で充電する第3の定電流源、前記キャパシタに充電された電荷を放電する第1のスイッチ素子、および前記第1、第2の定電流源のいずれかを遮断制御する第2のスイッチ素子からなることを特徴とするバイアス電流回路。 - 前記出力電流検出部は、さらに、前記バイアス電流出力部の前記スイッチ回路に対して前記二値信号を反転して出力するインバータ回路を備えていることを特徴とする請求項1記載のバイアス電流回路。
- 前記出力電流検出部の前記第1、または第2のトランジスタ回路のいずれか一方を、第4の定電流源を構成する第3のトランジスタ回路に替えたことを特徴とする請求項1記載のバイアス電流回路。
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