JP2005018954A - プレート電圧発生回路 - Google Patents
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Abstract
【課題】従来のプレート電圧発生回路の特性を備え、かつ単一の基準電圧でも、チップ動作中に複数の不感帯域を任意に制御可能とし、更に従来回路に少数の素子を追加するのみでレイアウト面積を小さくできる。
【解決手段】従来のプレート電圧を発生する差動回路１１ａ、１１ｂおよびプッシュプル出力回路３に不感帯域制御回路１２ａ，１２ｂを付加する。この不感帯域制御回路１２ａ，１２ｂそれぞれに不感帯域幅を設定できる不感帯域制御信号ａ，ｂを外部から供給している。不感帯域制御回路１２ａは差動回路１１ａの差動対をなす二つのうち一方のトランジスタＭ９に並列に接続して、不感帯域制御信号ａのＨ（ハイレベル）信号によりトランジスタＭ９に対応する出力を制御し、不感帯域幅を広げる。不感帯域制御回路１２ｂの側も同一機能を有し、不感帯域制御信号の設定変更により、不感帯域幅を変更できる。
【選択図】 図２
【解決手段】従来のプレート電圧を発生する差動回路１１ａ、１１ｂおよびプッシュプル出力回路３に不感帯域制御回路１２ａ，１２ｂを付加する。この不感帯域制御回路１２ａ，１２ｂそれぞれに不感帯域幅を設定できる不感帯域制御信号ａ，ｂを外部から供給している。不感帯域制御回路１２ａは差動回路１１ａの差動対をなす二つのうち一方のトランジスタＭ９に並列に接続して、不感帯域制御信号ａのＨ（ハイレベル）信号によりトランジスタＭ９に対応する出力を制御し、不感帯域幅を広げる。不感帯域制御回路１２ｂの側も同一機能を有し、不感帯域制御信号の設定変更により、不感帯域幅を変更できる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、外部電源電圧ＶＤＤまたは外部電源電圧ＶＤＤに基づいて内部で生成する電源電圧ＶＣＣの二分の一の電圧を生成し出力電圧ＶＯＵＴとする際、出力回路に不感帯域を設定できるプレート電圧発生回路に関し、特に、上記不感帯域を任意の異なる幅に変更ができるプレート電圧発生回路に関する。
【０００２】
【従来の技術】
本発明に関する不感帯域の制御は、特にセルキャパシタのセルプレート電圧、およびビット線のプリチャージ電圧として用いられる電圧の発生回路における、プッシュプル出力回路における貫通電流抑制のための制御として用いられる。
【０００３】
このような貫通電流を抑制する技術には、複数の公知例がある。しかし、それらは、ただ単に出力回路部に発生する貫通電流を随時一定値以下に抑制することを目的として不感帯域を設けている。貫通電流は製造上のばらつきにより不感帯域が消滅した場合に発生する。
【０００４】
従来の不感帯域の制御では、ミリアンペア（ｍＡ）オーダーの動作電流に対して一桁以下である貫通電流成分はチップ動作上無視できるオーダーであった。この貫通電流を更に抑制することは、上記電圧発生回路での供給電圧レベルの安定を妨げることとなる。その観点からも必要以上に不感帯域を広げることはなかった。しかし、超低消費電流化のためにリフレッシュ電流を従来の１〜３ｍＡから１００μＡ以下まで低減した場合には、従来無視できていた貫通電流が問題となる。ＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）は、書き込んだデータを保持するため最大データ保持時間であるリフレッシュ時間内に再度データを読み出して再書込を行うリフレッシュ動作を必要とする。
【０００５】
例えば、図１５に示す場合では、リフレッシュ時間はリフレッシュ動作時間Ｔ１とデータ保持時間Ｔ２との和であり、リフレッシュ電流は（Ｉ１・Ｔ１＋Ｉ２・Ｔ２）／（Ｔ１＋Ｔ２）で求められる。ここで、Ｉ１は再書込み時の動作電流、Ｔ１は再書込み時間、Ｉ２はデータ保持期間中のスタンバイ電流、また、Ｔ２はデータ保持時間である。
【０００６】
リフレッシュ電流の低減はプロセス改善、データ訂正技術等の回路手法を用いてデータ保持時間を延ばすことにより実現できる。ただし、データ保持時間を延ばすした場合、図１５の時間Ｔ２の割合が増え、電流Ｉ２に占める数十μＡの貫通電流が無視できなくなる。しかし、データ保持動作時に発生する数十μＡの貫通電流の低減を行うために、不感帯域の幅を従来のものより広くとった場合、プッシュプル出力回路の応答速度が低下し電圧レベルが不安定になるという問題が発生した。このような背景から、従来の電圧発生回路の特性を損なうことなく、データ保持動作時の微小貫通電流の抑制を可能とする電圧発生回路を考え、この際に本発明が具現した。
【０００７】
従来、この種のプレート電圧発生回路では、プッシュプル出力回路で構成される出力バッファ回路での貫通電流を低減できるとともに、出力電圧の不感帯の幅を自由に設定でき、しかもＳＯＩ（シリコン・オン・インシュレータ）構造のデバイスにも使用可能な電圧発生回路及びこれを備えた安定化回路が提案されている（例えば、特許文献１参照）。
【０００８】
この電圧発生回路は、例えば図１６に示されるように、異なる２つの基準電位を発生する基準電位発生回路１１１と、この２つの基準電位を各々独立させて所定レベルだけシフトする一対のシフト回路１１２ａ，１１２ｂと、この一対のシフト回路１１２ａ，１１２ｂの各シフト電圧を各々ゲート入力とする互いに逆導電型の一対のソースフォロワトランジスタＱ１９，Ｑ２０を有する出力回路とを備えた構成となっている。
【０００９】
基準電位発生回路１１１は、抵抗Ｒ１１，Ｒ１２，Ｒ１３により供給される電源電圧ＶＣＣから２つの基準電位「ＶＣＣ／２＋ΔＶ」及び「ＶＣＣ／２−ΔＶ」を発生し、各基準電位を一対のシフト回路１１２ａ，１１２ｂによって各々独立にシフトし、出力バッファ回路１１３を介して出力電圧として「ＶＣＣ／２」を得る。
【００１０】
これによれば、出力電圧に「ＶＣＣ／２」を中心として不感帯域を持たせることができるため、出力バッファ回路１１３におけるトランジスタＱ１９，Ｑ２０による直列回路に貫通電流が流れない。また、基準電位発生回路１１１において、二つの基準電位を与える抵抗Ｒ１１，Ｒ１２，Ｒ１３の各抵抗値を変えることによって不感帯域幅を自由に制御できる。
【００１１】
また、特許文献１では、出力バッファ回路のドライバ能力を出力電圧によって２段階に変化させる構成とした場合について、例えば図１７に示される構成が開示されている。また、基準電位を更に多く発生させ、それに対応するシフト回路および出力バッファ回路を複数設けることにより、出力バッファ回路のドライブ能力を出力電圧によって３段階以上の多段階に変化させることも可能であると説明がある。
【００１２】
図１７の回路によれば、上記三つの抵抗Ｒ１１，Ｒ１２，Ｒ１３の両端に更に二つの抵抗Ｒ２１，Ｒ２２を直列に設けることにより四つの基準電位を生成するとともに、それぞれの基準電位に対応したシフト回路１１２ａ，１１２ｂおよびシフト回路１２２ａ，１２２ｂ、並びに互いにドライブ能力が異なる２種類の出力バッファ回路１１３，１２３を設けた構成となっている。
【００１３】
【特許文献１】
特開平６−３３８１８８号公報（図１、図２、図３）
【００１４】
【発明が解決しようとする課題】
上述した従来のプレート電圧発生回路では、次のような問題点がある。
【００１５】
すなわち、この回路では、不感帯域の設定は、二つ以上の基準電圧を用いて行う。また、不感帯域は、複数設定できるが、回路自体は固定接続されているのでチップ動作中に不感帯域の幅を任意に変更することはできない。
【００１６】
このため、チップ動作に合わせて任意に不感帯域の幅を変更するには、基準電位を変更しなくてはならないので、外部電源電圧ＶＣＣの値を変更する必要が生じる。外部電源電圧ＶＣＣの値を変更しない場合には、複数の基準電圧を発生させている抵抗の大きさを変更するしかない。しかし、複数の抵抗を予め設置しておいても、可変抵抗ではないのでチップ動作に合わせてそれを切り替えることはできない。その結果、チップ動作中に不感帯域の幅を任意に制御することができない。
【００１７】
更に、図１７の例では基準電位発生回路の対となる二つの抵抗および二つのシフト回路並びに一つの出力バッファを追加して備えた構成となっている。このため、その構成要素は増え、結果的に、レイアウト面積が大きくなるという問題が生じる。
【００１８】
本発明の課題は、このような問題点を解決し、従来のプレート電圧発生回路の特性を備え、かつ単一の基準電圧でも、チップ動作中に複数の不感帯域を任意に制御可能とし、更に従来回路に少数の素子を追加するのみでレイアウト面積を小さく構成できるプレート電圧発生回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明によるプレート電圧発生回路は、外部電源電圧ＶＤＤまたはそれに基づいて内部で発生した電源電圧ＶＣＣの半分の電圧を出力電圧ＶＯＵＴとして発生するものであって、プッシュプル出力回路の出力トランジスタの駆動を行う二つの差動回路それぞれに一つの基準電圧ＶＲＥＦおよび出力電圧ＶＯＵＴを入力している。更に、本発明によるプレート電圧発生回路は、上記差動回路の一方または両方の入力部分にチップ動作中に不感帯域の幅を任意に設定可能な不感帯域制御信号を外部から受け、この不感帯域制御信号にしたがって、不感帯域幅の制御をオン／オフする不感帯域制御回路を設けている。この不感帯域制御回路は周知の電圧発生回路に容易に付加できる。
【００２０】
このように、不感帯域制御信号を用いて外部から不感帯域幅の制御をオン／オフできるので、定数が設定されたプレート電圧発生回路で回路を変更することなく、チップ動作中に不感帯域の幅を任意に設定することができる。
【００２１】
本発明による具体的なプレート電圧発生回路は、高電位電源と低電位電源との間に生じる電圧の二分の一の出力電圧を発生しプレート電圧として負荷に供給するものであって、基本的には二つで一組の差動回路と、一つのプッシュプル出力回路と、少なくとも一つの不感帯域制御回路とを備えている。これらの回路は、例えばＭＯＳＦＥＴのようなＭＯＳトランジスタで構成されている。
【００２２】
差動回路は、高電位側および低電位側それぞれに対応して設けられている。この二つの差動回路は、一方で低電位側、他方で高電位側それぞれに定電流源を備え、この定電流源の入力端子または出力端子に差動対、更にその外側にカレントミラー回路を積み重ねた構成を有している。また、二つのそれぞれでは、一方に別途生成された前記二分の一の電圧を有する基準電圧、他方に前記出力電圧それぞれを入力してその差が出力されている。
【００２３】
プッシュプル出力回路は、高電位電源と低電位電源との間に二つのＭＯＳトランジスタを直列接続し、高電位電源側ＭＯＳトランジスタに高電位側、低電位側ＭＯＳトランジスタに低電位側それぞれの前記差動回路の出力を受け、前記二つのＭＯＳトランジスタの接続部から前記プレート電圧を取り出している。
【００２４】
不感帯域制御回路は、二つのＭＯＳトランジスタを直列接続しかつ前記差動回路の差動対を構成する一方のＭＯＳトランジスタに並列接続している。その上、不感帯域制御回路は、前記二つのＭＯＳトランジスタのうち一方のゲートに前記基準電圧、他方のスイッチングトランジスタのゲートに不感帯域制御信号それぞれを受け、かつ、当該不感帯域制御信号によりハイレベル信号またはローレベル信号をチップ動作中に受け、受けた信号にしたがってスイッチングトランジスタをオン／オフして、前記出力電圧の不感帯域幅を切り替えている。
【００２５】
更に具体的には、前記プッシュプル出力回路は、高電位側に第１のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴ、低電位側に第２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴを備える。
【００２６】
また、前記差動回路は第１の差動回路と第２の差動回路とにより構成されている。
【００２７】
第１の差動回路は、高電位側にｐチャネルＭＯＳＦＥＴによる第３および第４のＭＯＳトランジスタが第４のＭＯＳトランジスタを入力側として形成する第１のカレントミラー回路と、その低電位側にｎチャネルＭＯＳＦＥＴによる第５および第６のＭＯＳトランジスタが形成する第１の差動対と、更にその低電位側に第１の定電流源とを備えている。また、第１の差動回路は、前記第５のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第１のカレントミラー回路の入力側に接続される前記第６のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第１のカレントミラー回路の出力側を前記プッシュプル出力回路の第１のＭＯＳトランジスタのゲートに接続している。
【００２８】
第２の差動回路は、低電位側にｎチャネルＭＯＳＦＥＴによる第９および第１０のＭＯＳトランジスタが第１０のＭＯＳトランジスタを入力側として形成する第２のカレントミラー回路と、その高電位側にｐチャネルＭＯＳＦＥＴによる第７および第８のＭＯＳトランジスタが形成する第２の差動対と、更にその高電位側に第２の定電流源とを備えている。また、第２の差動回路は、前記第７のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第２のカレントミラー回路の入力側に接続される前記第８のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第２のカレントミラー回路の出力側を前記プッシュプル出力回路の第２のＭＯＳトランジスタのゲートに接続している。
【００２９】
また、前記不感帯域制御回路は、二つのＭＯＳトランジスタそれぞれを一方のＭＯＳトランジスタを高電位側または低電位側とし直列接続して対応する前記差動回路の一方のＭＯＳトランジスタに並列に接続し、一方のＭＯＳトランジスタではゲートに不感帯域制御信号、かつ他方のＭＯＳトランジスタではゲートに前記基準電圧それぞれを接続している。この構成で、不感帯域制御信号が定電流源の端子に接続された場合、結線ノードがフローティングノードとはならないので安定した回路動作を期待できる。
【００３０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３１】
図１は本発明の概要を示すブロック図である。
【００３２】
図示されるプレート電圧発生回路１は、例えば外部電源電圧ＶＤＤの二分の一の電圧を一つの基準電圧ＶＲＥＦとして一方から入力しこの基準電圧ＶＲＥＦを中心とする電圧を出力電圧ＶＯＵＴとして出力するものであって、その内部に不感帯域制御回路２を有している。不感帯域制御回路２は、外部から不感帯域幅を制御する不感帯域制御信号ａ，ｂを受け、この受けた不感帯域制御信号ａ，ｂに基づいて、プレート電圧発生回路１で生成する出力電圧ＶＯＵＴの不感帯域幅の設定を制御している。不感帯域制御回路２は、従来のプレート電圧発生回路の構成に対して、その内部または外部のいずれに設けられる構成であってもよい。
【００３３】
不感帯域制御信号ａ，ｂは、リフレッシュ、もしくは読み出し、書き込み、データ保持等のチップの各動作において、任意に不感帯域制御回路２を起動または停止させる動作を制御する。不感帯域制御回路２は、不感帯域制御信号ａ，ｂによりプレート電圧発生回路１における駆動回路の不感帯域に対して任意の帯域幅を持たせ、その帯域幅を制御するという動作を実行する。
【００３４】
従って、不感帯域の帯域幅を任意に制御することにより、一つのプレート電圧発生回路で複数の応答速度を有し、かつ貫通電流の電流量を制御することが可能である。また、最小の回路構成で、一つの基準電圧による貫通電流の抑制を可能にできる。
【００３５】
次に、図２を参照して一つの実施の形態について説明する。
【００３６】
図２は本発明の実施の一形態を示す回路構成図である。図１に示されたプレート電圧発生回路は、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａ、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂ、不感帯域制御回路１２ａ，１２ｂ、およびプッシュプル出力回路３により構成されている。
【００３７】
Ｎ−ＭＯＳＦＥＴ型差動回路１１ａは、ｐチャネル金属酸化物半導体電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ）（以後、ｐＭＯＳトランジスタまたは単にＭＯＳトランジスタと略称する）Ｍ３，Ｍ４、ｎチャネル金属酸化物半導体電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）（以後、ｎＭＯＳトランジスタまたは単にＭＯＳトランジスタと略称する）Ｍ５，Ｍ６、および定電流源Ｓ１１により構成される。ｐＭＯＳトランジスタＭ３，Ｍ４はｐＭＯＳトランジスタＭ４を入力側とするカレントミラー回路を構成する。他方、ｎＭＯＳトランジスタＭ５，Ｍ６は差動対を形成し、ｎＭＯＳトランジスタＭ５が基準電圧ＶＲＥＦを、またｎＭＯＳトランジスタＭ６が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。
【００３８】
すなわち、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａの内部は次の接続により構成されている。ｐＭＯＳトランジスタＭ３，Ｍ４のソースは高電位側の外部電源電圧ＶＤＤに接続する。ｐＭＯＳトランジスタＭ３のゲートはｐＭＯＳトランジスタＭ４のゲートおよびドレイン、並びにｎＭＯＳトランジスタＭ６のドレインと接続する。ｐＭＯＳトランジスタＭ３のドレインはｎＭＯＳトランジスタＭ５のドレインと接続する。かつ、ｎＭＯＳトランジスタＭ５，Ｍ６のソースは定電流源Ｓ１１を介して低電位側に接地される。
【００３９】
Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂは、ｐＭＯＳトランジスタＭ７，Ｍ８、ｎＭＯＳトランジスタＭ９，Ｍ１０、および定電流源Ｓ１２により構成される。しかし、ｐＭＯＳトランジスタＭ７，Ｍ８は差動対を形成してｐＭＯＳトランジスタＭ７のゲートが基準電圧ＶＲＥＦを、またｐＭＯＳトランジスタＭ８のゲートが出力電圧ＶＯＵＴをそれぞれ受付けして比較している。他方、ｎＭＯＳトランジスタＭ９，Ｍ１０はｎＭＯＳトランジスタＭ１０を入力側とするカレントミラー回路を構成する。
【００４０】
すなわち、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂの内部は次の接続により構成されている。ｐＭＯＳトランジスタＭ７，Ｍ８のドレインは定電流源Ｓ１２を介して高電位側の外部電源電圧ＶＤＤに接続する。ｐＭＯＳトランジスタＭ７のソースはｎＭＯＳトランジスタＭ９のソースと接続する。ｐＭＯＳトランジスタＭ８のソースはｎＭＯＳトランジスタＭ９のゲート、並びにｎＭＯＳトランジスタＭ１０のゲートおよびソースと接続する。かつｎＭＯＳトランジスタＭ９，Ｍ１０のドレインは低電位側に接地される。
【００４１】
不感帯域制御回路１２ａは、ｐＭＯＳトランジスタＭ１１およびｎＭＯＳトランジスタＭ１２の直列回路により構成され、ｐＭＯＳトランジスタＭ１１のドレインは、ｎＭＯＳトランジスタＭ１２のソースと接続されて、差動回路１１ａのｎＭＯＳトランジスタＭ６に並列に接続されている。また、不感帯域制御回路１２ａは、スイッチングトランジスタとなるｐＭＯＳトランジスタＭ１１のゲートに外部から不感帯域制御信号ａを受けることにより、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａの差動対であるｎＭＯＳトランジスタＭ５，Ｍ６の定数比をチップ動作中に任意に変化させている。
【００４２】
すなわち、ｐＭＯＳトランジスタＭ１１は、ゲートに不感帯域制御信号ａを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路１１ａにおけるｐＭＯＳトランジスタＭ４およびｎＭＯＳトランジスタＭ６それぞれのドレインの接続回路を接続する。ｎＭＯＳトランジスタＭ１２のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ１２はドレインをｎＭＯＳトランジスタＭ５，Ｍ６のソースと共に定電流源Ｓ１１を介して接地している。
【００４３】
不感帯域制御回路１２ｂも、ｐＭＯＳトランジスタＭ１３およびｎＭＯＳトランジスタＭ１４の直列回路により構成され、ｐＭＯＳトランジスタＭ１３のソースは、ｎＭＯＳトランジスタＭ１４のドレインと接続されて、差動回路１１ｂのｐＭＯＳトランジスタＭ８に並列に接続されている。また、不感帯域制御回路１２ｂは、スイッチングトランジスタとなるｎＭＯＳトランジスタＭ１４のゲートに外部から不感帯域制御信号ｂを受けることにより、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂの差動対であるｐＭＯＳトランジスタＭ７，Ｍ８の定数比をチップ動作中に任意に変化させている。
【００４４】
すなわち、ｐＭＯＳトランジスタＭ１３は、そのドレインをＰ−ＭＯＳＦＥＴ型差動回路１１ｂのｐＭＯＳトランジスタＭ７，Ｍ８のドレインと共に定電流源Ｓ１２を介して外部電源に接続している。ｐＭＯＳトランジスタＭ１３のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ１４のゲートには不感帯域制御信号ｂが接続される。ｎＭＯＳトランジスタＭ１４のソースは、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂにおけるｐＭＯＳトランジスタＭ８およびｎＭＯＳトランジスタＭ１０それぞれのソースの接続回路に接続される。
【００４５】
プッシュプル出力回路３は、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２の直列回路により構成され、ｐＭＯＳトランジスタＭ１のドレインはｎＭＯＳトランジスタＭ２のソースと接続されている。また、ｐＭＯＳトランジスタＭ１のソースは高電位側で外部電源電圧ＶＤＤに、またｎＭＯＳトランジスタＭ２のドレインは低電位側で接地に、それぞれ接続される。
【００４６】
ｐＭＯＳトランジスタＭ１のゲートは、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ５とのドレインと接続してＮ−ＭＯＳＦＥＴ型差動回路１１ａの出力を受付けする。ｎＭＯＳトランジスタＭ２のゲートは、ｐＭＯＳトランジスタＭ７とｐＭＯＳトランジスタＭ７とのソースと接続してＰ−ＭＯＳＦＥＴ型差動回路１１ｂの出力を受付けする。ｐＭＯＳトランジスタＭ１ドレインおよびｎＭＯＳトランジスタＭ２のソースを接続する回路から出力電圧ＶＯＵＴが取り出される。
【００４７】
次に、図２に図３および図４を併せ参照して、この実施の形態に対する動作について説明する。図３は、リフレッシュ動作とデータ保持動作とのそれぞれの期間に対する不感帯域制御信号の動作を示すタイムチャートである。図４は、プレート電圧発生回路の動作特性を示す図である。また、以後の説明では、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａを差動回路１１ａ、またＰ−ＭＯＳＦＥＴ型差動回路１１ｂを差動回路１１ｂに、更に、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを共に単にトランジスタと略称することとする。
【００４８】
チップの消費電流が大きいリフレッシュ動作の際には、図３で実線により示されるように、不感帯域制御信号ａがＨ（ハイレベル）信号および不感帯域制御信号ｂがＬ（ローレベル）信号となる。この状態では、図２のトランジスタＭ１１およびトランジスタＭ１４が「オフ」するので不感帯域制御回路１２ａ，１２ｂは動作を停止する。差動回路１１ａ，１１ｂとしては、トランジスタＭ３〜Ｍ６およびトランジスタＭ７〜Ｍ１０それぞれが動作し、差動回路１１ａ，１１ｂそれぞれの左右の定数比はトランジスタＭ５とトランジスタＭ６との対およびトランジスタＭ７とトランジスタＭ８との対それぞれとなり、その定数差は小さくなる。
【００４９】
差動回路１１ａ，１１ｂの不感帯域は、図４の特性図における不感帯域制御回路非動作時の不感帯となり、従来タイプと同等の不感帯域に設定されるものとする。従来と同等の不感帯域に設定することにより、吐き出しと引き抜きとの動作を実行するプッシュプル出力回路３のトランジスタＭ１とトランジスタＭ２とのゲートが「オン」する電圧レベルはそれぞれ基準電圧ＶＲＥＦに近い値にすることができる。
【００５０】
一方、データ保持動作では、不感帯域制御信号ａがＬ信号、不感帯域制御信号ｂがＨ信号となり、不感帯域制御回路１２ａ，１２ｂが起動する。不感帯域制御回路１２ａ，１２ｂが起動することにより、差動回路１１ａ，１１ｂそれぞれでは、トランジスタＭ３〜Ｍ６とトランジスタＭ７〜Ｍ１０とが差動動作する。この差動動作に不感帯域制御回路１２ａ，１２ｂそれぞれのトランジスタＭ１１，Ｍ１２とトランジスタＭ１３，Ｍ１４とが加わり、これらが同時に動作する。その結果、基準電圧ＶＲＥＦを、トランジスタＭ５およびトランジスタＭ１２、並びにトランジスタＭ７およびトランジスタＭ１３が受けることとなる。
【００５１】
従って、トランジスタＭ６およびトランジスタＭ８のみが出力電圧ＶＯＵＴを受けるので、差動回路の定数比はトランジスタＭ５とトランジスタＭ１２との和とトランジスタＭ６との対、およびトランジスタＭ７とトランジスタＭ１３との和とトランジスタＭ８との対となり、その値は大きくなる。このように定数比を大きくすることにより、図４に示される不感帯域制御回路動作時の不感帯域として、不感帯域を非動作時よりも広く設定することができる。
【００５２】
不感帯域を広く設定することにより、吐き出しと引き抜きとの動作を実行するプッシュプル出力回路３のトランジスタＭ１とトランジスタＭ２とのゲートが「オン」する電圧レベルはそれぞれ不感帯域制御回路１２ａ，１２ｂの非動作時に比べ基準電圧ＶＲＥＦとの電圧レベル差を大きくする。
【００５３】
このように、プレート電圧発生回路である二つの差動回路に、外部から制御する二つの不感帯域制御信号をそれぞれ与えることにより、不感帯域制御回路をチップ動作に合わせた任意の動作または非動作に切替え制御することができる。従って、チップ動作に合わせて任意に不感帯域の幅を制御することができる。
【００５４】
次に、図５から図７までを併せ参照して、上述したとは別の実施の形態について説明する。その基本的構成は図２に示した通りであるが、不感帯域制御回路の構成および接続を更に工夫している。説明の便のため、内部における構成および接続に変更がない構成要素の回路には同一の番号符号を付与し、その説明は省略する。
【００５５】
すなわち、図２との相違は、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａがＮ−ＭＯＳＦＥＴ型差動回路２１ａであり、このの入力側のみに不感帯域制御回路１２ａが不感帯域制御回路２２ａとして付加されている点である。従って、不感帯域制御回路１２ｂが削除されているので、より簡易な構成となっている。上述したように、差動回路１１ｂおよびプッシュプル出力回路３それぞれの内部における構成および接続に変更はない。また、不感帯域制御回路２２ａもその回路構成は不感帯域制御回路１２ａと同一である。Ｎ−ＭＯＳＦＥＴ型差動回路２１ａは、差動回路１１ａと同様、第３から第６までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ２３，Ｍ２４およびｎＭＯＳトランジスタＭ２５，Ｍ２６、並びに定電流源Ｓ２１により構成される。ｐＭＯＳトランジスタＭ２３，Ｍ２４はｐＭＯＳトランジスタＭ２４を入力側とするカレントミラー回路を構成する。他方、ｎＭＯＳトランジスタＭ２５，Ｍ２６は差動対を形成し、ｎＭＯＳトランジスタＭ２５が基準電圧ＶＲＥＦを、またｎＭＯＳトランジスタＭ２６が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。
【００５６】
不感帯域制御回路２２ａは、ｐＭＯＳトランジスタＭ３１およびｎＭＯＳトランジスタＭ３２の直列回路により構成され、ｐＭＯＳトランジスタＭ３１のドレインは、ｎＭＯＳトランジスタＭ３２のソースと接続されて、差動回路１１ａのｎＭＯＳトランジスタＭ２５に並列に接続されている。また、不感帯域制御回路２２ａは、スイッチングトランジスタとなるｐＭＯＳトランジスタＭ３１のゲートに外部から不感帯域制御信号ａを受けることにより、Ｎ−ＭＯＳＦＥＴ型差動回路２１ａの差動対であるｎＭＯＳトランジスタＭ２５，Ｍ２６の定数比をチップ動作中に任意に変化させている。
【００５７】
すなわち、ｐＭＯＳトランジスタＭ３１は、ゲートに不感帯域制御信号ａを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路２１ａにおけるｐＭＯＳトランジスタＭ２３およびｎＭＯＳトランジスタＭ２５それぞれのドレインを接続する回路を接続する。ｎＭＯＳトランジスタＭ３２では、ゲートが基準電圧ＶＲＥＦに接続され、ドレインがｎＭＯＳトランジスタＭ２５，Ｍ２６のソースと共に定電流源Ｓ１１を介して接地している。
【００５８】
このような構成において、不感帯域制御回路２２ａを動作させてトランジスタＭ３２とトランジスタＭ２５との和とトランジスタＭ２６との対をなす状態で、不感帯域幅を狭くするように、差動回路２１ａにおける左右の定数比は小さく設定される。すなわち、不感帯域制御回路２２ａが非動作でトランジスタＭ２５とトランジスタＭ２６とが対をなす場合では、入力側のトランジスタＭ２５の定数が小さく設定されることになる。
【００５９】
従って、図６に示されるように、不感帯域制御信号ａの制御は、不感帯域制御回路１２ａを、リフレッシュ動作等の消費電流が大きい時には「オン」状態にする一方、データ保持動作のような消費電流の小さい時には「オフ」状態にする。
【００６０】
図５の回路では、不感帯域の幅を狭めたい場合に不感帯域制御回路は「オン」され、広げる場合には「オフ」にされる。この制御は、図２の例における不感帯域制御回路の制御と逆になっている。しかし、回路のもつ効果に違いはない。また、Ｎ−ＭＯＳＦＥＴ型差動回路にのみ不感帯域制御回路を配置することにより、図５の回路構成は図７に示される特性を有することになる。すなわち、不感帯域制御回路により吐き出し動作のみが制御され、引く抜き動作に関しては、不感帯域制御回路の動作に関係なくなる。この結果、不感帯域に移行する出力電圧ＶＯＵＴは一定となる。これにより、図７で示される不感帯域制御回路の動作時の不感帯域は、図４で示される場合に比べ、引き抜き動作側で吐き出し動作側に広くなるので、この時点での出力電圧ＶＯＵＴは図２に示される不感帯域制御回路の非動作時に比べ低くなる。
【００６１】
次に、図８および図９を併せ参照して、上述したとは逆に、上述した不感帯域制御回路の動作時に、出力電圧ＶＯＵＴを上述した不感帯域制御回路の非動作時に比べて高く保ちたい場合について説明する。
【００６２】
すなわち、図２との構成の相違は、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂがＰ−ＭＯＳＦＥＴ型差動回路２１ｂであり、この入力側のみに不感帯域制御回路１２ｂが不感帯域制御回路２２ｂとして付加されている点である。従って、不感帯域制御回路１２ａが削除されている。上述したように、差動回路１１ａおよびプッシュプル出力回路３それぞれの内部における構成および接続には変更がない。また、不感帯域制御回路２２ｂもその回路構成は不感帯域制御回路１２ｂと同一である。Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂは、差動回路１１ｂと同様、第７から第１０までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ２７，Ｍ２８およびｎＭＯＳトランジスタＭ２９，Ｍ３０、並びに定電流源Ｓ２２により構成される。ｐＭＯＳトランジスタＭ２７，Ｍ２８は差動対を形成し、ｐＭＯＳトランジスタＭ２７が基準電圧ＶＲＥＦを、またｐＭＯＳトランジスタＭ２８が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。他方、ｎＭＯＳトランジスタＭ２９，Ｍ３０はｎＭＯＳトランジスタＭ３０を入力側とするカレントミラー回路を構成する。
【００６３】
不感帯域制御回路２２ｂも、ｐＭＯＳトランジスタＭ３３およびｎＭＯＳトランジスタＭ３４の直列回路により構成され、ｐＭＯＳトランジスタＭ３３のソースは、ｎＭＯＳトランジスタＭ３４のドレインと接続されて、差動回路２１ｂのｐＭＯＳトランジスタＭ２７に並列に接続されている。また、不感帯域制御回路２２ｂは、スイッチングトランジスタとなるｎＭＯＳトランジスタＭ３４のゲートに外部から不感帯域制御信号ｂを受けることにより、Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂの差動対であるｐＭＯＳトランジスタＭ２７，Ｍ２８の定数比をチップ動作中に任意に変化させている。
【００６４】
すなわち、ｐＭＯＳトランジスタＭ３３は、そのドレインをＰ−ＭＯＳＦＥＴ型差動回路２１ｂのｐＭＯＳトランジスタＭ２７，Ｍ２８のソースと共に定電流源Ｓ２２を介して外部電源に接続している。ｐＭＯＳトランジスタＭ３３のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ３４のゲートには不感帯域制御信号ｂが接続される。ｎＭＯＳトランジスタＭ３４のソースは、Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂにおけるｐＭＯＳトランジスタＭ２８およびｎＭＯＳトランジスタＭ３０それぞれのソースの接続回路に接続される。
【００６５】
各構成要素の回路間の接続では、図２において示される不感帯域制御回路１２ａに対する接続はない。Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂと不感帯域制御回路２２ｂとの間の接続については、トランジスタＭ３４のソースが差動回路２１ｂのトランジスタＭ２８，Ｍ３０それぞれのソースではなく、トランジスタＭ２７，Ｍ２９それぞれのソースに接続されている点で相違している。
【００６６】
また、この差動回路２１ｂにおける左右の定数比は、不感帯域制御回路２２ｂを動作させてトランジスタＭ３３とトランジスタＭ２７との和とトランジスタＭ２８との対の場合、不感帯域幅を狭くするように小さく設定される。すなわち、不感帯域制御回路２２ｂが非動作でトランジスタＭ２７とトランジスタＭ２８との対の場合では、入力側のトランジスタＭ２７の定数は小さく設定されることになる。従って、不感帯域制御信号ｂの制御は、不感帯域制御回路２２ｂを、リフレッシュ動作等の消費電流が大きい時には「オン」状態にする一方、データ保持動作のような消費電流の小さい時には「オフ」状態にする。
【００６７】
図８の例では、不感帯域の幅を狭めたい場合に不感帯域制御回路は「オン」され、広げる場合には「オフ」にされる。図２の例における不感帯域制御回路の制御と逆の制御となっている。しかし、回路のもつ効果に違いはない。また、Ｐ−ＭＯＳＦＥＴ型差動回路にのみ不感帯域制御回路を配置することにより、図８の構成は図９に示される特性を有することになる。すなわち、不感帯域制御回路により引き抜き動作のみが制御され、吐き出し動作に関しては、不感帯域制御回路の動作に関係なくなり、不感帯域に移行する出力電圧ＶＯＵＴは一定となる。これにより、図９で示される不感帯域制御回路の動作時の不感帯域は、図４で示される場合に比べ、吐き出し動作側で引き抜き動作側に広くなるので、この時点での出力電圧ＶＯＵＴは図２に示される不感帯域制御回路の非動作時に比べ高くなる。
【００６８】
更に、図示およびその説明は省略するが、上述したＮ−ＭＯＳＦＥＴ型差動回路２１ａとＰ−ＭＯＳＦＥＴ型差動回路２１ｂとを備え、その入力側に不感帯域制御回路２２ａ，２２ｂそれぞれを付加すれば、図７および図９の両方の特性を備えると共に、図２の例と同様の機能を得ることができる。
【００６９】
また、図２の例において、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａ、または、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂのどちらか一方にのみ不感帯域制御回路を付加することでも、図７または図９のいずれかと同様の特性を備え、図６または図８のいずれかの回路と同様の機能を発揮することができる。
【００７０】
上記説明では、図面上で番号符号を付与された回路または素子は、図示される回路内で上述した機能を有していればよく、同一定数である必要はない。
【００７１】
次に、図１０から図１２までの回路図を参照して上述したとは異なる実施の形態について説明する。
【００７２】
上述した実施の形態において、不感帯域制御回路の構成は、ＭＯＳＦＥＴ型差動回路のソース側に不感帯域制御信号を受けるスイッチングＭＯＳトランジスタを配置している。このため、不感帯域制御回路が「オフ」の場合、スイッチングＭＯＳトランジスタと基準電圧をゲート受けするＭＯＳトランジスタとの結線ノードがフローティングノードとなる。従って、不感帯域制御回路が「オン」した場合に、この結線ノードが変動する状態が考えられる。
【００７３】
図１０では、上述の結線ノードがフローティングになることを防ぐために、スイッチングＭＯＳトランジスタを、差動回路のドレイン側に配置している実施の形態が示されている。また、機能的に同等な構成要素は上記図２に示される構成要素と同一の番号符号が付与されている。
【００７４】
図１０は、図２における差動回路１１ａ，１１ｂを差動回路２１ａ，２１ｂに置き換え、また不感帯域制御回路１２ａ，１２ｂを不感帯域制御回路３２ａ，３２ｂに置き換えて、不感帯域制御信号ａ，ｂをゲートに接続し受付するＭＯＳトランジスタＭ３２、Ｍ３３を、差動回路２１ａ，２１ｂのドレイン側で接続している。差動回路２１ａ，２１ｂは既に図示したと同一であり、その説明は省略する。
【００７５】
図示される不感帯域制御回路３２ａは、ｎＭＯＳトランジスタＭ４１，Ｍ４２の直列回路により構成され、トランジスタＭ４１のドレインは、トランジスタＭ４２のソースと接続される。トランジスタＭ４１は、ゲートに基準電圧ＶＲＥＦを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路２１ａにおけるトランジスタＭ２３およびトランジスタＭ２５それぞれのドレイン接続回路を接続する。トランジスタＭ３２はドレインをトランジスタＭ２５，Ｍ２６のソースと共に定電流源Ｓ２１に接続している。上述するように、トランジスタＭ４２のゲートに不感帯域制御信号ａが接続される。
【００７６】
不感帯域制御回路３２ｂも上記同様であり、ｐＭＯＳトランジスタＭ４３，Ｍ４４の直列回路により構成され、トランジスタＭ４３のソースはトランジスタＭ４４のドレインと接続される。トランジスタＭ４３は、そのドレインを差動回路２１ｂのトランジスタＭ２７，Ｍ２８のソースと共に定電流源Ｓ２２に接続し、ゲートに上述した不感帯域制御信号ｂが接続される。トランジスタＭ４４のゲートには基準電圧ＶＲＥＦが接続される。トランジスタＭ４４のソースは、差動回路２１ｂにおけるトランジスタＭ２７、Ｍ２９それぞれのドレイン接続回路に接続される。
【００７７】
図１０のような配置により、フローティングノードがなくなることにより、より安定した回路動作を期待できる。
【００７８】
また、図１１は、図１０に示される回路の変形型である。
【００７９】
図１１と図１０との相違は、差動回路にある。ここで、図１１で示される新しい差動回路３１ａ，３１ｂについてのみ説明する。差動回路３１ａ，３１ｂは、カレントミラー回路と差動対との構成で差動対の外側、すなわちドレイン側で定電流原Ｓ５１，５２に接続する、対のＭＯＳトランジスタを配置している。
【００８０】
一方の差動回路３１ａは、Ｎ−ＭＯＳＦＥＴ型であり、図１０の差動回路２１ａと同様の第３から第６までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ５３，Ｍ５４およびｎＭＯＳトランジスタＭ５５，Ｍ５６と、定電流源Ｓ５１との間に対のｎＭＯＳトランジスタＭ５１，Ｍ５２が挿入されている。トランジスタＭ５１，Ｍ５２はゲートおよびドレインをそれぞれ接続し、ソース側はトランジスタＭ５５，Ｍ５６それぞれのソース、ゲートは高電位電源にそれぞれ接続されている。
【００８１】
他方の差動回路３１ｂは、Ｐ−ＭＯＳＦＥＴ型であり、図１０の差動回路２１ｂと同様の第７から第１０までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ５７，Ｍ５８およびｎＭＯＳトランジスタＭ５９，Ｍ６０と、定電流源Ｓ５２との間に対のｐＭＯＳトランジスタＭ６１，Ｍ６２が挿入されている。トランジスタＭ６１，Ｍ６２はゲートおよびドレインをそれぞれ接続し、ソース側はトランジスタＭ５７，Ｍ５８それぞれのドレイン、ゲートは接地されている。
【００８２】
図１０の例では、不感帯域制御回路３２ａ，３２ｂのスイッチングＭＯＳトランジスタＭ４２、４３を差動回路３１ａ，３１ｂのドレイン側に設置しているので、差動回路３１ａ，３１ｂの差動対をなすＭＯＳトランジスタに対してＭＯＳトランジスタが一段増える構成となる。この構成を、回路設計時に考慮する必要がある。そこで、図１１の回路では、不感帯域制御回路と同等のＭＯＳトランジスタ段数にすることで、設計の際に、上述したＭＯＳトランジスタ段数を考慮することなく、不感帯域制御回路３２ａ，３２ｂの動作時における差動回路３１ａ，３１ｂの左右の定数比を主眼に設計することができる。すなわち、本発明回路の設計を容易にすることができる。
【００８３】
次に、図１２を参照して、不感帯域制御回路を差動回路の左右に付加した実施の形態について説明する。
【００８４】
図１２の例では、図１１における不感帯域制御回路３２ａ，３２ｂそれぞれに対応して不感帯域制御回路３２ｃ，３２ｄを追加している。従って、ＭＯＳトランジスタＭ４１〜Ｍ４４それぞれに対応したＭＯＳトランジスタＭ４５〜Ｍ４８が備えられている。すなわち、図１２では、ＭＯＳトランジスタＭ４１〜Ｍ４４は不感帯域制御信号ａ，ｂおよび基準電圧ＶＲＥＦに対応して差動回路３１ａ，３１ｂのカレントミラー回路の出力側に接続されているが、ＭＯＳトランジスタＭ４５〜Ｍ４８は不感帯域制御信号ｃ，ｄおよび出力電圧ＶＯＵＴに対応して差動回路３１ａ，３１ｂのカレントミラー回路の入力側に接続されている。
【００８５】
すなわち、不感帯域制御信号ａ〜ｄの組み合わせにより上記図４，７，９の各動作特性をそれぞれの回路に備えさせ、かつ不感帯域の幅を狭める図１３に示す特性を持たせることができる。この特性を持たすことにより、デバイスの定数の不揃いが原因で不感帯域の幅が設計値より広くなり、電圧変動が大きくなる場合には、不感帯域を狭めて電圧変動を低減でき、かつより安定した電圧供給と、チップ動作を可能としている。
【００８６】
上記説明では、図示された機能ブロックを参照しているが、機能の分離併合による配分などの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、本発明は、安定した小型のプレート電圧供給回路の全般に適用可能なものである。
【００８７】
【発明の効果】
以上説明したように本発明によれば、従来のプレート電圧発生回路に不感帯域制御回路を付加し、この不感帯域制御回路に不感帯域幅を可変設定できる不感帯域制御信号を外部から供給している。従って、不感帯域制御信号の設定を変更することにより、出力電圧の不感帯域幅を容易に変更設定することができるので、チップ動作に合わせて任意に不感帯制御回路の動作、非動作を制御できる。すなわち、チップ動作に合わせて出力電圧の不感帯域の幅を任意に制御することができる。
【００８８】
チップ動作に合わせて不感帯域の幅を任意に制御することができるので、不感帯域の幅を広く設定した際には、プッシュプル出力回路で発生する貫通電流を消費電流に影響を与えないナノアンペア（ｎＡ）オーダー以下に抑制、または貫通電流の発生を防止することができる。また、リフレッシュ等の動作の際には、消費電流はミリアンペア（ｍＡ）オーダーであり、電圧変動もデータ保持動作に比べ非常に速い期間で発生するため、不感帯域制御回路の制御により、不感帯域を狭め、電圧変動に対する電圧発生回路の応答速度を速め、安定した電圧供給が可能である。従って、従来回路と同等の貫通電流抑制と応答速度とを保有することができる。
【００８９】
更に、従来回路に不感帯域制御回路を付加する回路構成なので、不感帯域制御回路の動作、非動作時での電圧供給能力に差は生じない。また、異なる不感帯域の幅を持つ電圧発生回路を個々に設置するよりも、レイアウト面積は小さくてすむ。特に、基準電圧は、例えば、外部電圧を抵抗分割を用いて発生させた１種類の基準電圧を用い、かつ不感帯域幅を不感帯域制御回路により制御したいるので、２種類以上の基準電圧を用いて不感帯を制御する従来技術で引用した特許文献１の場合よりも、基準電圧を発生させる抵抗のレイアウト面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の概要をブロックで示す図である。
【図２】本発明による回路構成の実施の一形態を示す図である。
【図３】図２の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図４】図２の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図５】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図６】図５の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図７】図５の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図８】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図９】図８の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図１０】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１１】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１２】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１３】図１２の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図１４】図１２の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図１５】リフレッシュ電流の一例を示すタイムチャートである。
【図１６】従来の回路構成の一例を示す図である。
【図１７】従来の回路構成で上述とは別の一例を示す図である。
【符号の説明】
１ プレート電圧発生回路
２、１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ 不感帯域制御回路
３ プッシュプル出力回路
１１ａ、１１ｂ、２１ａ、２１ｂ、３１ａ、３１ｂ 差動回路
Ｍ１〜Ｍ１４、Ｍ２３〜Ｍ３４、Ｍ４１〜Ｍ４８、Ｍ５１〜Ｍ６２ （ＭＯＳ）トランジスタ
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ５１、Ｓ５２ 定電流源
【発明の属する技術分野】
本発明は、外部電源電圧ＶＤＤまたは外部電源電圧ＶＤＤに基づいて内部で生成する電源電圧ＶＣＣの二分の一の電圧を生成し出力電圧ＶＯＵＴとする際、出力回路に不感帯域を設定できるプレート電圧発生回路に関し、特に、上記不感帯域を任意の異なる幅に変更ができるプレート電圧発生回路に関する。
【０００２】
【従来の技術】
本発明に関する不感帯域の制御は、特にセルキャパシタのセルプレート電圧、およびビット線のプリチャージ電圧として用いられる電圧の発生回路における、プッシュプル出力回路における貫通電流抑制のための制御として用いられる。
【０００３】
このような貫通電流を抑制する技術には、複数の公知例がある。しかし、それらは、ただ単に出力回路部に発生する貫通電流を随時一定値以下に抑制することを目的として不感帯域を設けている。貫通電流は製造上のばらつきにより不感帯域が消滅した場合に発生する。
【０００４】
従来の不感帯域の制御では、ミリアンペア（ｍＡ）オーダーの動作電流に対して一桁以下である貫通電流成分はチップ動作上無視できるオーダーであった。この貫通電流を更に抑制することは、上記電圧発生回路での供給電圧レベルの安定を妨げることとなる。その観点からも必要以上に不感帯域を広げることはなかった。しかし、超低消費電流化のためにリフレッシュ電流を従来の１〜３ｍＡから１００μＡ以下まで低減した場合には、従来無視できていた貫通電流が問題となる。ＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）は、書き込んだデータを保持するため最大データ保持時間であるリフレッシュ時間内に再度データを読み出して再書込を行うリフレッシュ動作を必要とする。
【０００５】
例えば、図１５に示す場合では、リフレッシュ時間はリフレッシュ動作時間Ｔ１とデータ保持時間Ｔ２との和であり、リフレッシュ電流は（Ｉ１・Ｔ１＋Ｉ２・Ｔ２）／（Ｔ１＋Ｔ２）で求められる。ここで、Ｉ１は再書込み時の動作電流、Ｔ１は再書込み時間、Ｉ２はデータ保持期間中のスタンバイ電流、また、Ｔ２はデータ保持時間である。
【０００６】
リフレッシュ電流の低減はプロセス改善、データ訂正技術等の回路手法を用いてデータ保持時間を延ばすことにより実現できる。ただし、データ保持時間を延ばすした場合、図１５の時間Ｔ２の割合が増え、電流Ｉ２に占める数十μＡの貫通電流が無視できなくなる。しかし、データ保持動作時に発生する数十μＡの貫通電流の低減を行うために、不感帯域の幅を従来のものより広くとった場合、プッシュプル出力回路の応答速度が低下し電圧レベルが不安定になるという問題が発生した。このような背景から、従来の電圧発生回路の特性を損なうことなく、データ保持動作時の微小貫通電流の抑制を可能とする電圧発生回路を考え、この際に本発明が具現した。
【０００７】
従来、この種のプレート電圧発生回路では、プッシュプル出力回路で構成される出力バッファ回路での貫通電流を低減できるとともに、出力電圧の不感帯の幅を自由に設定でき、しかもＳＯＩ（シリコン・オン・インシュレータ）構造のデバイスにも使用可能な電圧発生回路及びこれを備えた安定化回路が提案されている（例えば、特許文献１参照）。
【０００８】
この電圧発生回路は、例えば図１６に示されるように、異なる２つの基準電位を発生する基準電位発生回路１１１と、この２つの基準電位を各々独立させて所定レベルだけシフトする一対のシフト回路１１２ａ，１１２ｂと、この一対のシフト回路１１２ａ，１１２ｂの各シフト電圧を各々ゲート入力とする互いに逆導電型の一対のソースフォロワトランジスタＱ１９，Ｑ２０を有する出力回路とを備えた構成となっている。
【０００９】
基準電位発生回路１１１は、抵抗Ｒ１１，Ｒ１２，Ｒ１３により供給される電源電圧ＶＣＣから２つの基準電位「ＶＣＣ／２＋ΔＶ」及び「ＶＣＣ／２−ΔＶ」を発生し、各基準電位を一対のシフト回路１１２ａ，１１２ｂによって各々独立にシフトし、出力バッファ回路１１３を介して出力電圧として「ＶＣＣ／２」を得る。
【００１０】
これによれば、出力電圧に「ＶＣＣ／２」を中心として不感帯域を持たせることができるため、出力バッファ回路１１３におけるトランジスタＱ１９，Ｑ２０による直列回路に貫通電流が流れない。また、基準電位発生回路１１１において、二つの基準電位を与える抵抗Ｒ１１，Ｒ１２，Ｒ１３の各抵抗値を変えることによって不感帯域幅を自由に制御できる。
【００１１】
また、特許文献１では、出力バッファ回路のドライバ能力を出力電圧によって２段階に変化させる構成とした場合について、例えば図１７に示される構成が開示されている。また、基準電位を更に多く発生させ、それに対応するシフト回路および出力バッファ回路を複数設けることにより、出力バッファ回路のドライブ能力を出力電圧によって３段階以上の多段階に変化させることも可能であると説明がある。
【００１２】
図１７の回路によれば、上記三つの抵抗Ｒ１１，Ｒ１２，Ｒ１３の両端に更に二つの抵抗Ｒ２１，Ｒ２２を直列に設けることにより四つの基準電位を生成するとともに、それぞれの基準電位に対応したシフト回路１１２ａ，１１２ｂおよびシフト回路１２２ａ，１２２ｂ、並びに互いにドライブ能力が異なる２種類の出力バッファ回路１１３，１２３を設けた構成となっている。
【００１３】
【特許文献１】
特開平６−３３８１８８号公報（図１、図２、図３）
【００１４】
【発明が解決しようとする課題】
上述した従来のプレート電圧発生回路では、次のような問題点がある。
【００１５】
すなわち、この回路では、不感帯域の設定は、二つ以上の基準電圧を用いて行う。また、不感帯域は、複数設定できるが、回路自体は固定接続されているのでチップ動作中に不感帯域の幅を任意に変更することはできない。
【００１６】
このため、チップ動作に合わせて任意に不感帯域の幅を変更するには、基準電位を変更しなくてはならないので、外部電源電圧ＶＣＣの値を変更する必要が生じる。外部電源電圧ＶＣＣの値を変更しない場合には、複数の基準電圧を発生させている抵抗の大きさを変更するしかない。しかし、複数の抵抗を予め設置しておいても、可変抵抗ではないのでチップ動作に合わせてそれを切り替えることはできない。その結果、チップ動作中に不感帯域の幅を任意に制御することができない。
【００１７】
更に、図１７の例では基準電位発生回路の対となる二つの抵抗および二つのシフト回路並びに一つの出力バッファを追加して備えた構成となっている。このため、その構成要素は増え、結果的に、レイアウト面積が大きくなるという問題が生じる。
【００１８】
本発明の課題は、このような問題点を解決し、従来のプレート電圧発生回路の特性を備え、かつ単一の基準電圧でも、チップ動作中に複数の不感帯域を任意に制御可能とし、更に従来回路に少数の素子を追加するのみでレイアウト面積を小さく構成できるプレート電圧発生回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明によるプレート電圧発生回路は、外部電源電圧ＶＤＤまたはそれに基づいて内部で発生した電源電圧ＶＣＣの半分の電圧を出力電圧ＶＯＵＴとして発生するものであって、プッシュプル出力回路の出力トランジスタの駆動を行う二つの差動回路それぞれに一つの基準電圧ＶＲＥＦおよび出力電圧ＶＯＵＴを入力している。更に、本発明によるプレート電圧発生回路は、上記差動回路の一方または両方の入力部分にチップ動作中に不感帯域の幅を任意に設定可能な不感帯域制御信号を外部から受け、この不感帯域制御信号にしたがって、不感帯域幅の制御をオン／オフする不感帯域制御回路を設けている。この不感帯域制御回路は周知の電圧発生回路に容易に付加できる。
【００２０】
このように、不感帯域制御信号を用いて外部から不感帯域幅の制御をオン／オフできるので、定数が設定されたプレート電圧発生回路で回路を変更することなく、チップ動作中に不感帯域の幅を任意に設定することができる。
【００２１】
本発明による具体的なプレート電圧発生回路は、高電位電源と低電位電源との間に生じる電圧の二分の一の出力電圧を発生しプレート電圧として負荷に供給するものであって、基本的には二つで一組の差動回路と、一つのプッシュプル出力回路と、少なくとも一つの不感帯域制御回路とを備えている。これらの回路は、例えばＭＯＳＦＥＴのようなＭＯＳトランジスタで構成されている。
【００２２】
差動回路は、高電位側および低電位側それぞれに対応して設けられている。この二つの差動回路は、一方で低電位側、他方で高電位側それぞれに定電流源を備え、この定電流源の入力端子または出力端子に差動対、更にその外側にカレントミラー回路を積み重ねた構成を有している。また、二つのそれぞれでは、一方に別途生成された前記二分の一の電圧を有する基準電圧、他方に前記出力電圧それぞれを入力してその差が出力されている。
【００２３】
プッシュプル出力回路は、高電位電源と低電位電源との間に二つのＭＯＳトランジスタを直列接続し、高電位電源側ＭＯＳトランジスタに高電位側、低電位側ＭＯＳトランジスタに低電位側それぞれの前記差動回路の出力を受け、前記二つのＭＯＳトランジスタの接続部から前記プレート電圧を取り出している。
【００２４】
不感帯域制御回路は、二つのＭＯＳトランジスタを直列接続しかつ前記差動回路の差動対を構成する一方のＭＯＳトランジスタに並列接続している。その上、不感帯域制御回路は、前記二つのＭＯＳトランジスタのうち一方のゲートに前記基準電圧、他方のスイッチングトランジスタのゲートに不感帯域制御信号それぞれを受け、かつ、当該不感帯域制御信号によりハイレベル信号またはローレベル信号をチップ動作中に受け、受けた信号にしたがってスイッチングトランジスタをオン／オフして、前記出力電圧の不感帯域幅を切り替えている。
【００２５】
更に具体的には、前記プッシュプル出力回路は、高電位側に第１のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴ、低電位側に第２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴを備える。
【００２６】
また、前記差動回路は第１の差動回路と第２の差動回路とにより構成されている。
【００２７】
第１の差動回路は、高電位側にｐチャネルＭＯＳＦＥＴによる第３および第４のＭＯＳトランジスタが第４のＭＯＳトランジスタを入力側として形成する第１のカレントミラー回路と、その低電位側にｎチャネルＭＯＳＦＥＴによる第５および第６のＭＯＳトランジスタが形成する第１の差動対と、更にその低電位側に第１の定電流源とを備えている。また、第１の差動回路は、前記第５のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第１のカレントミラー回路の入力側に接続される前記第６のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第１のカレントミラー回路の出力側を前記プッシュプル出力回路の第１のＭＯＳトランジスタのゲートに接続している。
【００２８】
第２の差動回路は、低電位側にｎチャネルＭＯＳＦＥＴによる第９および第１０のＭＯＳトランジスタが第１０のＭＯＳトランジスタを入力側として形成する第２のカレントミラー回路と、その高電位側にｐチャネルＭＯＳＦＥＴによる第７および第８のＭＯＳトランジスタが形成する第２の差動対と、更にその高電位側に第２の定電流源とを備えている。また、第２の差動回路は、前記第７のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第２のカレントミラー回路の入力側に接続される前記第８のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第２のカレントミラー回路の出力側を前記プッシュプル出力回路の第２のＭＯＳトランジスタのゲートに接続している。
【００２９】
また、前記不感帯域制御回路は、二つのＭＯＳトランジスタそれぞれを一方のＭＯＳトランジスタを高電位側または低電位側とし直列接続して対応する前記差動回路の一方のＭＯＳトランジスタに並列に接続し、一方のＭＯＳトランジスタではゲートに不感帯域制御信号、かつ他方のＭＯＳトランジスタではゲートに前記基準電圧それぞれを接続している。この構成で、不感帯域制御信号が定電流源の端子に接続された場合、結線ノードがフローティングノードとはならないので安定した回路動作を期待できる。
【００３０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３１】
図１は本発明の概要を示すブロック図である。
【００３２】
図示されるプレート電圧発生回路１は、例えば外部電源電圧ＶＤＤの二分の一の電圧を一つの基準電圧ＶＲＥＦとして一方から入力しこの基準電圧ＶＲＥＦを中心とする電圧を出力電圧ＶＯＵＴとして出力するものであって、その内部に不感帯域制御回路２を有している。不感帯域制御回路２は、外部から不感帯域幅を制御する不感帯域制御信号ａ，ｂを受け、この受けた不感帯域制御信号ａ，ｂに基づいて、プレート電圧発生回路１で生成する出力電圧ＶＯＵＴの不感帯域幅の設定を制御している。不感帯域制御回路２は、従来のプレート電圧発生回路の構成に対して、その内部または外部のいずれに設けられる構成であってもよい。
【００３３】
不感帯域制御信号ａ，ｂは、リフレッシュ、もしくは読み出し、書き込み、データ保持等のチップの各動作において、任意に不感帯域制御回路２を起動または停止させる動作を制御する。不感帯域制御回路２は、不感帯域制御信号ａ，ｂによりプレート電圧発生回路１における駆動回路の不感帯域に対して任意の帯域幅を持たせ、その帯域幅を制御するという動作を実行する。
【００３４】
従って、不感帯域の帯域幅を任意に制御することにより、一つのプレート電圧発生回路で複数の応答速度を有し、かつ貫通電流の電流量を制御することが可能である。また、最小の回路構成で、一つの基準電圧による貫通電流の抑制を可能にできる。
【００３５】
次に、図２を参照して一つの実施の形態について説明する。
【００３６】
図２は本発明の実施の一形態を示す回路構成図である。図１に示されたプレート電圧発生回路は、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａ、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂ、不感帯域制御回路１２ａ，１２ｂ、およびプッシュプル出力回路３により構成されている。
【００３７】
Ｎ−ＭＯＳＦＥＴ型差動回路１１ａは、ｐチャネル金属酸化物半導体電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ）（以後、ｐＭＯＳトランジスタまたは単にＭＯＳトランジスタと略称する）Ｍ３，Ｍ４、ｎチャネル金属酸化物半導体電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）（以後、ｎＭＯＳトランジスタまたは単にＭＯＳトランジスタと略称する）Ｍ５，Ｍ６、および定電流源Ｓ１１により構成される。ｐＭＯＳトランジスタＭ３，Ｍ４はｐＭＯＳトランジスタＭ４を入力側とするカレントミラー回路を構成する。他方、ｎＭＯＳトランジスタＭ５，Ｍ６は差動対を形成し、ｎＭＯＳトランジスタＭ５が基準電圧ＶＲＥＦを、またｎＭＯＳトランジスタＭ６が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。
【００３８】
すなわち、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａの内部は次の接続により構成されている。ｐＭＯＳトランジスタＭ３，Ｍ４のソースは高電位側の外部電源電圧ＶＤＤに接続する。ｐＭＯＳトランジスタＭ３のゲートはｐＭＯＳトランジスタＭ４のゲートおよびドレイン、並びにｎＭＯＳトランジスタＭ６のドレインと接続する。ｐＭＯＳトランジスタＭ３のドレインはｎＭＯＳトランジスタＭ５のドレインと接続する。かつ、ｎＭＯＳトランジスタＭ５，Ｍ６のソースは定電流源Ｓ１１を介して低電位側に接地される。
【００３９】
Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂは、ｐＭＯＳトランジスタＭ７，Ｍ８、ｎＭＯＳトランジスタＭ９，Ｍ１０、および定電流源Ｓ１２により構成される。しかし、ｐＭＯＳトランジスタＭ７，Ｍ８は差動対を形成してｐＭＯＳトランジスタＭ７のゲートが基準電圧ＶＲＥＦを、またｐＭＯＳトランジスタＭ８のゲートが出力電圧ＶＯＵＴをそれぞれ受付けして比較している。他方、ｎＭＯＳトランジスタＭ９，Ｍ１０はｎＭＯＳトランジスタＭ１０を入力側とするカレントミラー回路を構成する。
【００４０】
すなわち、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂの内部は次の接続により構成されている。ｐＭＯＳトランジスタＭ７，Ｍ８のドレインは定電流源Ｓ１２を介して高電位側の外部電源電圧ＶＤＤに接続する。ｐＭＯＳトランジスタＭ７のソースはｎＭＯＳトランジスタＭ９のソースと接続する。ｐＭＯＳトランジスタＭ８のソースはｎＭＯＳトランジスタＭ９のゲート、並びにｎＭＯＳトランジスタＭ１０のゲートおよびソースと接続する。かつｎＭＯＳトランジスタＭ９，Ｍ１０のドレインは低電位側に接地される。
【００４１】
不感帯域制御回路１２ａは、ｐＭＯＳトランジスタＭ１１およびｎＭＯＳトランジスタＭ１２の直列回路により構成され、ｐＭＯＳトランジスタＭ１１のドレインは、ｎＭＯＳトランジスタＭ１２のソースと接続されて、差動回路１１ａのｎＭＯＳトランジスタＭ６に並列に接続されている。また、不感帯域制御回路１２ａは、スイッチングトランジスタとなるｐＭＯＳトランジスタＭ１１のゲートに外部から不感帯域制御信号ａを受けることにより、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａの差動対であるｎＭＯＳトランジスタＭ５，Ｍ６の定数比をチップ動作中に任意に変化させている。
【００４２】
すなわち、ｐＭＯＳトランジスタＭ１１は、ゲートに不感帯域制御信号ａを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路１１ａにおけるｐＭＯＳトランジスタＭ４およびｎＭＯＳトランジスタＭ６それぞれのドレインの接続回路を接続する。ｎＭＯＳトランジスタＭ１２のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ１２はドレインをｎＭＯＳトランジスタＭ５，Ｍ６のソースと共に定電流源Ｓ１１を介して接地している。
【００４３】
不感帯域制御回路１２ｂも、ｐＭＯＳトランジスタＭ１３およびｎＭＯＳトランジスタＭ１４の直列回路により構成され、ｐＭＯＳトランジスタＭ１３のソースは、ｎＭＯＳトランジスタＭ１４のドレインと接続されて、差動回路１１ｂのｐＭＯＳトランジスタＭ８に並列に接続されている。また、不感帯域制御回路１２ｂは、スイッチングトランジスタとなるｎＭＯＳトランジスタＭ１４のゲートに外部から不感帯域制御信号ｂを受けることにより、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂの差動対であるｐＭＯＳトランジスタＭ７，Ｍ８の定数比をチップ動作中に任意に変化させている。
【００４４】
すなわち、ｐＭＯＳトランジスタＭ１３は、そのドレインをＰ−ＭＯＳＦＥＴ型差動回路１１ｂのｐＭＯＳトランジスタＭ７，Ｍ８のドレインと共に定電流源Ｓ１２を介して外部電源に接続している。ｐＭＯＳトランジスタＭ１３のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ１４のゲートには不感帯域制御信号ｂが接続される。ｎＭＯＳトランジスタＭ１４のソースは、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂにおけるｐＭＯＳトランジスタＭ８およびｎＭＯＳトランジスタＭ１０それぞれのソースの接続回路に接続される。
【００４５】
プッシュプル出力回路３は、ｐＭＯＳトランジスタＭ１およびｎＭＯＳトランジスタＭ２の直列回路により構成され、ｐＭＯＳトランジスタＭ１のドレインはｎＭＯＳトランジスタＭ２のソースと接続されている。また、ｐＭＯＳトランジスタＭ１のソースは高電位側で外部電源電圧ＶＤＤに、またｎＭＯＳトランジスタＭ２のドレインは低電位側で接地に、それぞれ接続される。
【００４６】
ｐＭＯＳトランジスタＭ１のゲートは、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ５とのドレインと接続してＮ−ＭＯＳＦＥＴ型差動回路１１ａの出力を受付けする。ｎＭＯＳトランジスタＭ２のゲートは、ｐＭＯＳトランジスタＭ７とｐＭＯＳトランジスタＭ７とのソースと接続してＰ−ＭＯＳＦＥＴ型差動回路１１ｂの出力を受付けする。ｐＭＯＳトランジスタＭ１ドレインおよびｎＭＯＳトランジスタＭ２のソースを接続する回路から出力電圧ＶＯＵＴが取り出される。
【００４７】
次に、図２に図３および図４を併せ参照して、この実施の形態に対する動作について説明する。図３は、リフレッシュ動作とデータ保持動作とのそれぞれの期間に対する不感帯域制御信号の動作を示すタイムチャートである。図４は、プレート電圧発生回路の動作特性を示す図である。また、以後の説明では、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａを差動回路１１ａ、またＰ−ＭＯＳＦＥＴ型差動回路１１ｂを差動回路１１ｂに、更に、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを共に単にトランジスタと略称することとする。
【００４８】
チップの消費電流が大きいリフレッシュ動作の際には、図３で実線により示されるように、不感帯域制御信号ａがＨ（ハイレベル）信号および不感帯域制御信号ｂがＬ（ローレベル）信号となる。この状態では、図２のトランジスタＭ１１およびトランジスタＭ１４が「オフ」するので不感帯域制御回路１２ａ，１２ｂは動作を停止する。差動回路１１ａ，１１ｂとしては、トランジスタＭ３〜Ｍ６およびトランジスタＭ７〜Ｍ１０それぞれが動作し、差動回路１１ａ，１１ｂそれぞれの左右の定数比はトランジスタＭ５とトランジスタＭ６との対およびトランジスタＭ７とトランジスタＭ８との対それぞれとなり、その定数差は小さくなる。
【００４９】
差動回路１１ａ，１１ｂの不感帯域は、図４の特性図における不感帯域制御回路非動作時の不感帯となり、従来タイプと同等の不感帯域に設定されるものとする。従来と同等の不感帯域に設定することにより、吐き出しと引き抜きとの動作を実行するプッシュプル出力回路３のトランジスタＭ１とトランジスタＭ２とのゲートが「オン」する電圧レベルはそれぞれ基準電圧ＶＲＥＦに近い値にすることができる。
【００５０】
一方、データ保持動作では、不感帯域制御信号ａがＬ信号、不感帯域制御信号ｂがＨ信号となり、不感帯域制御回路１２ａ，１２ｂが起動する。不感帯域制御回路１２ａ，１２ｂが起動することにより、差動回路１１ａ，１１ｂそれぞれでは、トランジスタＭ３〜Ｍ６とトランジスタＭ７〜Ｍ１０とが差動動作する。この差動動作に不感帯域制御回路１２ａ，１２ｂそれぞれのトランジスタＭ１１，Ｍ１２とトランジスタＭ１３，Ｍ１４とが加わり、これらが同時に動作する。その結果、基準電圧ＶＲＥＦを、トランジスタＭ５およびトランジスタＭ１２、並びにトランジスタＭ７およびトランジスタＭ１３が受けることとなる。
【００５１】
従って、トランジスタＭ６およびトランジスタＭ８のみが出力電圧ＶＯＵＴを受けるので、差動回路の定数比はトランジスタＭ５とトランジスタＭ１２との和とトランジスタＭ６との対、およびトランジスタＭ７とトランジスタＭ１３との和とトランジスタＭ８との対となり、その値は大きくなる。このように定数比を大きくすることにより、図４に示される不感帯域制御回路動作時の不感帯域として、不感帯域を非動作時よりも広く設定することができる。
【００５２】
不感帯域を広く設定することにより、吐き出しと引き抜きとの動作を実行するプッシュプル出力回路３のトランジスタＭ１とトランジスタＭ２とのゲートが「オン」する電圧レベルはそれぞれ不感帯域制御回路１２ａ，１２ｂの非動作時に比べ基準電圧ＶＲＥＦとの電圧レベル差を大きくする。
【００５３】
このように、プレート電圧発生回路である二つの差動回路に、外部から制御する二つの不感帯域制御信号をそれぞれ与えることにより、不感帯域制御回路をチップ動作に合わせた任意の動作または非動作に切替え制御することができる。従って、チップ動作に合わせて任意に不感帯域の幅を制御することができる。
【００５４】
次に、図５から図７までを併せ参照して、上述したとは別の実施の形態について説明する。その基本的構成は図２に示した通りであるが、不感帯域制御回路の構成および接続を更に工夫している。説明の便のため、内部における構成および接続に変更がない構成要素の回路には同一の番号符号を付与し、その説明は省略する。
【００５５】
すなわち、図２との相違は、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａがＮ−ＭＯＳＦＥＴ型差動回路２１ａであり、このの入力側のみに不感帯域制御回路１２ａが不感帯域制御回路２２ａとして付加されている点である。従って、不感帯域制御回路１２ｂが削除されているので、より簡易な構成となっている。上述したように、差動回路１１ｂおよびプッシュプル出力回路３それぞれの内部における構成および接続に変更はない。また、不感帯域制御回路２２ａもその回路構成は不感帯域制御回路１２ａと同一である。Ｎ−ＭＯＳＦＥＴ型差動回路２１ａは、差動回路１１ａと同様、第３から第６までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ２３，Ｍ２４およびｎＭＯＳトランジスタＭ２５，Ｍ２６、並びに定電流源Ｓ２１により構成される。ｐＭＯＳトランジスタＭ２３，Ｍ２４はｐＭＯＳトランジスタＭ２４を入力側とするカレントミラー回路を構成する。他方、ｎＭＯＳトランジスタＭ２５，Ｍ２６は差動対を形成し、ｎＭＯＳトランジスタＭ２５が基準電圧ＶＲＥＦを、またｎＭＯＳトランジスタＭ２６が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。
【００５６】
不感帯域制御回路２２ａは、ｐＭＯＳトランジスタＭ３１およびｎＭＯＳトランジスタＭ３２の直列回路により構成され、ｐＭＯＳトランジスタＭ３１のドレインは、ｎＭＯＳトランジスタＭ３２のソースと接続されて、差動回路１１ａのｎＭＯＳトランジスタＭ２５に並列に接続されている。また、不感帯域制御回路２２ａは、スイッチングトランジスタとなるｐＭＯＳトランジスタＭ３１のゲートに外部から不感帯域制御信号ａを受けることにより、Ｎ−ＭＯＳＦＥＴ型差動回路２１ａの差動対であるｎＭＯＳトランジスタＭ２５，Ｍ２６の定数比をチップ動作中に任意に変化させている。
【００５７】
すなわち、ｐＭＯＳトランジスタＭ３１は、ゲートに不感帯域制御信号ａを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路２１ａにおけるｐＭＯＳトランジスタＭ２３およびｎＭＯＳトランジスタＭ２５それぞれのドレインを接続する回路を接続する。ｎＭＯＳトランジスタＭ３２では、ゲートが基準電圧ＶＲＥＦに接続され、ドレインがｎＭＯＳトランジスタＭ２５，Ｍ２６のソースと共に定電流源Ｓ１１を介して接地している。
【００５８】
このような構成において、不感帯域制御回路２２ａを動作させてトランジスタＭ３２とトランジスタＭ２５との和とトランジスタＭ２６との対をなす状態で、不感帯域幅を狭くするように、差動回路２１ａにおける左右の定数比は小さく設定される。すなわち、不感帯域制御回路２２ａが非動作でトランジスタＭ２５とトランジスタＭ２６とが対をなす場合では、入力側のトランジスタＭ２５の定数が小さく設定されることになる。
【００５９】
従って、図６に示されるように、不感帯域制御信号ａの制御は、不感帯域制御回路１２ａを、リフレッシュ動作等の消費電流が大きい時には「オン」状態にする一方、データ保持動作のような消費電流の小さい時には「オフ」状態にする。
【００６０】
図５の回路では、不感帯域の幅を狭めたい場合に不感帯域制御回路は「オン」され、広げる場合には「オフ」にされる。この制御は、図２の例における不感帯域制御回路の制御と逆になっている。しかし、回路のもつ効果に違いはない。また、Ｎ−ＭＯＳＦＥＴ型差動回路にのみ不感帯域制御回路を配置することにより、図５の回路構成は図７に示される特性を有することになる。すなわち、不感帯域制御回路により吐き出し動作のみが制御され、引く抜き動作に関しては、不感帯域制御回路の動作に関係なくなる。この結果、不感帯域に移行する出力電圧ＶＯＵＴは一定となる。これにより、図７で示される不感帯域制御回路の動作時の不感帯域は、図４で示される場合に比べ、引き抜き動作側で吐き出し動作側に広くなるので、この時点での出力電圧ＶＯＵＴは図２に示される不感帯域制御回路の非動作時に比べ低くなる。
【００６１】
次に、図８および図９を併せ参照して、上述したとは逆に、上述した不感帯域制御回路の動作時に、出力電圧ＶＯＵＴを上述した不感帯域制御回路の非動作時に比べて高く保ちたい場合について説明する。
【００６２】
すなわち、図２との構成の相違は、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂがＰ−ＭＯＳＦＥＴ型差動回路２１ｂであり、この入力側のみに不感帯域制御回路１２ｂが不感帯域制御回路２２ｂとして付加されている点である。従って、不感帯域制御回路１２ａが削除されている。上述したように、差動回路１１ａおよびプッシュプル出力回路３それぞれの内部における構成および接続には変更がない。また、不感帯域制御回路２２ｂもその回路構成は不感帯域制御回路１２ｂと同一である。Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂは、差動回路１１ｂと同様、第７から第１０までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ２７，Ｍ２８およびｎＭＯＳトランジスタＭ２９，Ｍ３０、並びに定電流源Ｓ２２により構成される。ｐＭＯＳトランジスタＭ２７，Ｍ２８は差動対を形成し、ｐＭＯＳトランジスタＭ２７が基準電圧ＶＲＥＦを、またｐＭＯＳトランジスタＭ２８が出力電圧ＶＯＵＴをそれぞれ受付けて比較している。他方、ｎＭＯＳトランジスタＭ２９，Ｍ３０はｎＭＯＳトランジスタＭ３０を入力側とするカレントミラー回路を構成する。
【００６３】
不感帯域制御回路２２ｂも、ｐＭＯＳトランジスタＭ３３およびｎＭＯＳトランジスタＭ３４の直列回路により構成され、ｐＭＯＳトランジスタＭ３３のソースは、ｎＭＯＳトランジスタＭ３４のドレインと接続されて、差動回路２１ｂのｐＭＯＳトランジスタＭ２７に並列に接続されている。また、不感帯域制御回路２２ｂは、スイッチングトランジスタとなるｎＭＯＳトランジスタＭ３４のゲートに外部から不感帯域制御信号ｂを受けることにより、Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂの差動対であるｐＭＯＳトランジスタＭ２７，Ｍ２８の定数比をチップ動作中に任意に変化させている。
【００６４】
すなわち、ｐＭＯＳトランジスタＭ３３は、そのドレインをＰ−ＭＯＳＦＥＴ型差動回路２１ｂのｐＭＯＳトランジスタＭ２７，Ｍ２８のソースと共に定電流源Ｓ２２を介して外部電源に接続している。ｐＭＯＳトランジスタＭ３３のゲートには基準電圧ＶＲＥＦが接続される。ｎＭＯＳトランジスタＭ３４のゲートには不感帯域制御信号ｂが接続される。ｎＭＯＳトランジスタＭ３４のソースは、Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂにおけるｐＭＯＳトランジスタＭ２８およびｎＭＯＳトランジスタＭ３０それぞれのソースの接続回路に接続される。
【００６５】
各構成要素の回路間の接続では、図２において示される不感帯域制御回路１２ａに対する接続はない。Ｐ−ＭＯＳＦＥＴ型差動回路２１ｂと不感帯域制御回路２２ｂとの間の接続については、トランジスタＭ３４のソースが差動回路２１ｂのトランジスタＭ２８，Ｍ３０それぞれのソースではなく、トランジスタＭ２７，Ｍ２９それぞれのソースに接続されている点で相違している。
【００６６】
また、この差動回路２１ｂにおける左右の定数比は、不感帯域制御回路２２ｂを動作させてトランジスタＭ３３とトランジスタＭ２７との和とトランジスタＭ２８との対の場合、不感帯域幅を狭くするように小さく設定される。すなわち、不感帯域制御回路２２ｂが非動作でトランジスタＭ２７とトランジスタＭ２８との対の場合では、入力側のトランジスタＭ２７の定数は小さく設定されることになる。従って、不感帯域制御信号ｂの制御は、不感帯域制御回路２２ｂを、リフレッシュ動作等の消費電流が大きい時には「オン」状態にする一方、データ保持動作のような消費電流の小さい時には「オフ」状態にする。
【００６７】
図８の例では、不感帯域の幅を狭めたい場合に不感帯域制御回路は「オン」され、広げる場合には「オフ」にされる。図２の例における不感帯域制御回路の制御と逆の制御となっている。しかし、回路のもつ効果に違いはない。また、Ｐ−ＭＯＳＦＥＴ型差動回路にのみ不感帯域制御回路を配置することにより、図８の構成は図９に示される特性を有することになる。すなわち、不感帯域制御回路により引き抜き動作のみが制御され、吐き出し動作に関しては、不感帯域制御回路の動作に関係なくなり、不感帯域に移行する出力電圧ＶＯＵＴは一定となる。これにより、図９で示される不感帯域制御回路の動作時の不感帯域は、図４で示される場合に比べ、吐き出し動作側で引き抜き動作側に広くなるので、この時点での出力電圧ＶＯＵＴは図２に示される不感帯域制御回路の非動作時に比べ高くなる。
【００６８】
更に、図示およびその説明は省略するが、上述したＮ−ＭＯＳＦＥＴ型差動回路２１ａとＰ−ＭＯＳＦＥＴ型差動回路２１ｂとを備え、その入力側に不感帯域制御回路２２ａ，２２ｂそれぞれを付加すれば、図７および図９の両方の特性を備えると共に、図２の例と同様の機能を得ることができる。
【００６９】
また、図２の例において、Ｎ−ＭＯＳＦＥＴ型差動回路１１ａ、または、Ｐ−ＭＯＳＦＥＴ型差動回路１１ｂのどちらか一方にのみ不感帯域制御回路を付加することでも、図７または図９のいずれかと同様の特性を備え、図６または図８のいずれかの回路と同様の機能を発揮することができる。
【００７０】
上記説明では、図面上で番号符号を付与された回路または素子は、図示される回路内で上述した機能を有していればよく、同一定数である必要はない。
【００７１】
次に、図１０から図１２までの回路図を参照して上述したとは異なる実施の形態について説明する。
【００７２】
上述した実施の形態において、不感帯域制御回路の構成は、ＭＯＳＦＥＴ型差動回路のソース側に不感帯域制御信号を受けるスイッチングＭＯＳトランジスタを配置している。このため、不感帯域制御回路が「オフ」の場合、スイッチングＭＯＳトランジスタと基準電圧をゲート受けするＭＯＳトランジスタとの結線ノードがフローティングノードとなる。従って、不感帯域制御回路が「オン」した場合に、この結線ノードが変動する状態が考えられる。
【００７３】
図１０では、上述の結線ノードがフローティングになることを防ぐために、スイッチングＭＯＳトランジスタを、差動回路のドレイン側に配置している実施の形態が示されている。また、機能的に同等な構成要素は上記図２に示される構成要素と同一の番号符号が付与されている。
【００７４】
図１０は、図２における差動回路１１ａ，１１ｂを差動回路２１ａ，２１ｂに置き換え、また不感帯域制御回路１２ａ，１２ｂを不感帯域制御回路３２ａ，３２ｂに置き換えて、不感帯域制御信号ａ，ｂをゲートに接続し受付するＭＯＳトランジスタＭ３２、Ｍ３３を、差動回路２１ａ，２１ｂのドレイン側で接続している。差動回路２１ａ，２１ｂは既に図示したと同一であり、その説明は省略する。
【００７５】
図示される不感帯域制御回路３２ａは、ｎＭＯＳトランジスタＭ４１，Ｍ４２の直列回路により構成され、トランジスタＭ４１のドレインは、トランジスタＭ４２のソースと接続される。トランジスタＭ４１は、ゲートに基準電圧ＶＲＥＦを接続し、ソースにＮ−ＭＯＳＦＥＴ型差動回路２１ａにおけるトランジスタＭ２３およびトランジスタＭ２５それぞれのドレイン接続回路を接続する。トランジスタＭ３２はドレインをトランジスタＭ２５，Ｍ２６のソースと共に定電流源Ｓ２１に接続している。上述するように、トランジスタＭ４２のゲートに不感帯域制御信号ａが接続される。
【００７６】
不感帯域制御回路３２ｂも上記同様であり、ｐＭＯＳトランジスタＭ４３，Ｍ４４の直列回路により構成され、トランジスタＭ４３のソースはトランジスタＭ４４のドレインと接続される。トランジスタＭ４３は、そのドレインを差動回路２１ｂのトランジスタＭ２７，Ｍ２８のソースと共に定電流源Ｓ２２に接続し、ゲートに上述した不感帯域制御信号ｂが接続される。トランジスタＭ４４のゲートには基準電圧ＶＲＥＦが接続される。トランジスタＭ４４のソースは、差動回路２１ｂにおけるトランジスタＭ２７、Ｍ２９それぞれのドレイン接続回路に接続される。
【００７７】
図１０のような配置により、フローティングノードがなくなることにより、より安定した回路動作を期待できる。
【００７８】
また、図１１は、図１０に示される回路の変形型である。
【００７９】
図１１と図１０との相違は、差動回路にある。ここで、図１１で示される新しい差動回路３１ａ，３１ｂについてのみ説明する。差動回路３１ａ，３１ｂは、カレントミラー回路と差動対との構成で差動対の外側、すなわちドレイン側で定電流原Ｓ５１，５２に接続する、対のＭＯＳトランジスタを配置している。
【００８０】
一方の差動回路３１ａは、Ｎ−ＭＯＳＦＥＴ型であり、図１０の差動回路２１ａと同様の第３から第６までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ５３，Ｍ５４およびｎＭＯＳトランジスタＭ５５，Ｍ５６と、定電流源Ｓ５１との間に対のｎＭＯＳトランジスタＭ５１，Ｍ５２が挿入されている。トランジスタＭ５１，Ｍ５２はゲートおよびドレインをそれぞれ接続し、ソース側はトランジスタＭ５５，Ｍ５６それぞれのソース、ゲートは高電位電源にそれぞれ接続されている。
【００８１】
他方の差動回路３１ｂは、Ｐ−ＭＯＳＦＥＴ型であり、図１０の差動回路２１ｂと同様の第７から第１０までのトランジスタ、すなわち、ｐＭＯＳトランジスタＭ５７，Ｍ５８およびｎＭＯＳトランジスタＭ５９，Ｍ６０と、定電流源Ｓ５２との間に対のｐＭＯＳトランジスタＭ６１，Ｍ６２が挿入されている。トランジスタＭ６１，Ｍ６２はゲートおよびドレインをそれぞれ接続し、ソース側はトランジスタＭ５７，Ｍ５８それぞれのドレイン、ゲートは接地されている。
【００８２】
図１０の例では、不感帯域制御回路３２ａ，３２ｂのスイッチングＭＯＳトランジスタＭ４２、４３を差動回路３１ａ，３１ｂのドレイン側に設置しているので、差動回路３１ａ，３１ｂの差動対をなすＭＯＳトランジスタに対してＭＯＳトランジスタが一段増える構成となる。この構成を、回路設計時に考慮する必要がある。そこで、図１１の回路では、不感帯域制御回路と同等のＭＯＳトランジスタ段数にすることで、設計の際に、上述したＭＯＳトランジスタ段数を考慮することなく、不感帯域制御回路３２ａ，３２ｂの動作時における差動回路３１ａ，３１ｂの左右の定数比を主眼に設計することができる。すなわち、本発明回路の設計を容易にすることができる。
【００８３】
次に、図１２を参照して、不感帯域制御回路を差動回路の左右に付加した実施の形態について説明する。
【００８４】
図１２の例では、図１１における不感帯域制御回路３２ａ，３２ｂそれぞれに対応して不感帯域制御回路３２ｃ，３２ｄを追加している。従って、ＭＯＳトランジスタＭ４１〜Ｍ４４それぞれに対応したＭＯＳトランジスタＭ４５〜Ｍ４８が備えられている。すなわち、図１２では、ＭＯＳトランジスタＭ４１〜Ｍ４４は不感帯域制御信号ａ，ｂおよび基準電圧ＶＲＥＦに対応して差動回路３１ａ，３１ｂのカレントミラー回路の出力側に接続されているが、ＭＯＳトランジスタＭ４５〜Ｍ４８は不感帯域制御信号ｃ，ｄおよび出力電圧ＶＯＵＴに対応して差動回路３１ａ，３１ｂのカレントミラー回路の入力側に接続されている。
【００８５】
すなわち、不感帯域制御信号ａ〜ｄの組み合わせにより上記図４，７，９の各動作特性をそれぞれの回路に備えさせ、かつ不感帯域の幅を狭める図１３に示す特性を持たせることができる。この特性を持たすことにより、デバイスの定数の不揃いが原因で不感帯域の幅が設計値より広くなり、電圧変動が大きくなる場合には、不感帯域を狭めて電圧変動を低減でき、かつより安定した電圧供給と、チップ動作を可能としている。
【００８６】
上記説明では、図示された機能ブロックを参照しているが、機能の分離併合による配分などの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、本発明は、安定した小型のプレート電圧供給回路の全般に適用可能なものである。
【００８７】
【発明の効果】
以上説明したように本発明によれば、従来のプレート電圧発生回路に不感帯域制御回路を付加し、この不感帯域制御回路に不感帯域幅を可変設定できる不感帯域制御信号を外部から供給している。従って、不感帯域制御信号の設定を変更することにより、出力電圧の不感帯域幅を容易に変更設定することができるので、チップ動作に合わせて任意に不感帯制御回路の動作、非動作を制御できる。すなわち、チップ動作に合わせて出力電圧の不感帯域の幅を任意に制御することができる。
【００８８】
チップ動作に合わせて不感帯域の幅を任意に制御することができるので、不感帯域の幅を広く設定した際には、プッシュプル出力回路で発生する貫通電流を消費電流に影響を与えないナノアンペア（ｎＡ）オーダー以下に抑制、または貫通電流の発生を防止することができる。また、リフレッシュ等の動作の際には、消費電流はミリアンペア（ｍＡ）オーダーであり、電圧変動もデータ保持動作に比べ非常に速い期間で発生するため、不感帯域制御回路の制御により、不感帯域を狭め、電圧変動に対する電圧発生回路の応答速度を速め、安定した電圧供給が可能である。従って、従来回路と同等の貫通電流抑制と応答速度とを保有することができる。
【００８９】
更に、従来回路に不感帯域制御回路を付加する回路構成なので、不感帯域制御回路の動作、非動作時での電圧供給能力に差は生じない。また、異なる不感帯域の幅を持つ電圧発生回路を個々に設置するよりも、レイアウト面積は小さくてすむ。特に、基準電圧は、例えば、外部電圧を抵抗分割を用いて発生させた１種類の基準電圧を用い、かつ不感帯域幅を不感帯域制御回路により制御したいるので、２種類以上の基準電圧を用いて不感帯を制御する従来技術で引用した特許文献１の場合よりも、基準電圧を発生させる抵抗のレイアウト面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の概要をブロックで示す図である。
【図２】本発明による回路構成の実施の一形態を示す図である。
【図３】図２の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図４】図２の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図５】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図６】図５の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図７】図５の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図８】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図９】図８の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図１０】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１１】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１２】本発明による回路構成の上述とは別の実施の一形態を示す図である。
【図１３】図１２の回路における不感帯域制御信号に係る動作特性の一形態を示すタイムチャートである。
【図１４】図１２の回路における動作特性の不感帯域幅に係る一形態を示す図である。
【図１５】リフレッシュ電流の一例を示すタイムチャートである。
【図１６】従来の回路構成の一例を示す図である。
【図１７】従来の回路構成で上述とは別の一例を示す図である。
【符号の説明】
１ プレート電圧発生回路
２、１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ 不感帯域制御回路
３ プッシュプル出力回路
１１ａ、１１ｂ、２１ａ、２１ｂ、３１ａ、３１ｂ 差動回路
Ｍ１〜Ｍ１４、Ｍ２３〜Ｍ３４、Ｍ４１〜Ｍ４８、Ｍ５１〜Ｍ６２ （ＭＯＳ）トランジスタ
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ５１、Ｓ５２ 定電流源
Claims (11)
- 外部電源電圧およびこれに基づいて発生した電源電圧の二分の一の電圧を発生しプレート電圧としてプッシュプル出力回路から出力する電圧発生回路において、一方に前記二分の一の電圧を基準電圧、他方に前記プッシュプル出力回路の出力電圧それぞれを入力しその差を検出して前記プッシュプル出力回路の駆動を行う差動回路と、当該差動回路における前記基準電圧の入力側および前記出力電圧の入力側の少なくとも一方で、チップ動作中に外部から不感帯域制御信号を受け、当該不感帯域制御信号のハイレベル信号またはローレベル信号にしたがって前記出力電圧の不感帯域幅をオン／オフして切り替える不感帯域制御回路とを備えることを特徴とするプレート電圧発生回路。
- 高電位電源と低電位電源との間に生じる電源電圧の二分の一の出力電圧を発生しプレート電圧として負荷に供給する電圧発生回路において、
二つのＭＯＳトランジスタで一組を構成し、二つの一方で低電位側、他方で高電位側それぞれに定電流源を備え、二つのそれぞれで一方に別途生成された前記二分の一の電圧を有する基準電圧、他方に前記出力電圧それぞれを入力してその差を出力する高電位側および低電位側それぞれの差動回路と、
高電位電源と低電位電源との間に二つのＭＯＳトランジスタを直列接続し、高電位電源側ＭＯＳトランジスタに高電位側、低電位側ＭＯＳトランジスタに低電位側それぞれの前記差動回路の出力を受け、前記二つのＭＯＳトランジスタの接続部から前記プレート電圧を取り出す一つのプッシュプル出力回路と、
二つのＭＯＳトランジスタを直列接続し、一方に前記差動回路を構成するＭＯＳトランジスタのソース側、他方に当該差動回路のドレイン側それぞれを接続すると共に、前記二つのＭＯＳトランジスタのうち一方のゲートに前記基準電圧、他方のスイッチングトランジスタとしてのゲートに不感帯域制御信号それぞれを受け、かつ、当該不感帯域制御信号によりハイレベル信号またはローレベル信号を受け、チップ動作中に、受けた信号にしたがう前記スイッチングトランジスタの動作により前記出力電圧の不感帯域幅をオン／オフして切り替える少なくとも一つの不感帯域制御回路と
を備えることを特徴とするプレート電圧発生回路。 - 請求項２において、前記プッシュプル出力回路は、高電位側に第１のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴ、第２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴを備えることを特徴とするプレート電圧発生回路。
- 請求項３において、前記差動回路は、
高電位側にｐチャネルＭＯＳＦＥＴによる第３および第４のＭＯＳトランジスタが第４のＭＯＳトランジスタを入力側として形成する第１のカレントミラー回路と、その低電位側にｎチャネルＭＯＳＦＥＴによる第５および第６のＭＯＳトランジスタが形成する第１の差動対と、更にその低電位側に第１の定電流源とを備え、前記第５のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第１のカレントミラー回路の入力側に接続される前記第６のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第１のカレントミラー回路の出力側を前記プッシュプル出力回路の第１のＭＯＳトランジスタのゲートに接続する第１の差動回路と、
低電位側にｎチャネルＭＯＳＦＥＴによる第９および第１０のＭＯＳトランジスタが第１０のＭＯＳトランジスタを入力側として形成する第２のカレントミラー回路と、その高電位側にｐチャネルＭＯＳＦＥＴによる第７および第８のＭＯＳトランジスタが形成する第２の差動対と、更にその高電位側に第２の定電流源とを備え、前記第７のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第２のカレントミラー回路の入力側に接続される前記第８のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記第２のカレントミラー回路の出力側を前記プッシュプル出力回路の第２のＭＯＳトランジスタのゲートに接続する第２の差動回路と
で構成されることを特徴とするプレート電圧発生回路。 - 請求項４において、前記不感帯域制御回路は、
第１１のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴ、第１２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴそれぞれを前記第１１のＭＯＳトランジスタを高電位側とし直列接続して前記第１の差動回路の一方のＭＯＳトランジスタに並列に接続し、前記第１１のＭＯＳトランジスタではゲートに第１の不感帯域制御信号を、かつ前記第１２のＭＯＳトランジスタではゲートに前記基準電圧をそれぞれ接続する第１の不感帯域制御回路と、
第１３のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴ、第１４のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴそれぞれを前記第１４のＭＯＳトランジスタを低電位側とし直列接続して前記第２の差動回路の一方のＭＯＳトランジスタに並列に接続し、前記第１４のＭＯＳトランジスタではゲートに第２の不感帯域制御信号を、かつ前記第１３のＭＯＳトランジスタではゲートに前記基準電圧をそれぞれ接続する第２の不感帯域制御回路と
で構成されることを特徴とするプレート電圧発生回路。 - 請求項５において、前記二つの不感帯域制御回路は、それぞれが並列をなす前記差動回路の差動対で対応するＭＯＳトランジスタを、カレントミラー回路の入力側または出力側のＭＯＳトランジスタに統一することを特徴とするプレート電圧発生回路。
- 請求項５または請求項６において、前記二つの不感帯域制御回路はいずれか一方のみで構成され、かつ接続される不感帯域制御回路および差動回路では、ゲートに基準電圧を接続する二つのＭＯＳトランジスタとゲートに出力電圧を接続するＭＯＳトランジスタとの定数比を小さく設定し、このうち差動対に含まれるＭＯＳトランジスタは他のＭＯＳトランジスタに対して定数を小さく設定することを特徴とするプレート電圧発生回路。
- 請求項４において、前記不感帯域制御回路は、
第３１および第３２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴそれぞれを前記第３１のＭＯＳトランジスタを高電位側とし直列接続して前記第１の差動回路の一方のＭＯＳトランジスタに並列に接続し、前記第３１のＭＯＳトランジスタではゲートに前記基準電圧を、かつ前記第３２のＭＯＳトランジスタではゲートに第１の不感帯域制御信号をそれぞれ接続する第１の不感帯域制御回路と、
第３３および第３４のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴそれぞれを前記第３４のＭＯＳトランジスタを低電位側とし直列接続して前記第２の差動回路の一方のＭＯＳトランジスタに並列に接続し、前記第３３のＭＯＳトランジスタではゲートに第２の不感帯域制御信号を、かつ前記第３４のＭＯＳトランジスタではゲートに前記基準電圧をそれぞれ接続する第２の不感帯域制御回路と
で構成されることを特徴とするプレート電圧発生回路。 - 請求項３において、前記差動回路は、
高電位側にｐチャネルＭＯＳＦＥＴによる第３および第４のＭＯＳトランジスタが第４のＭＯＳトランジスタを入力側として形成するカレントミラー回路と、その低電位側にｎチャネルＭＯＳＦＥＴによる第５および第６のＭＯＳトランジスタが第６のＭＯＳトランジスタをカレントミラー回路の入力側にして形成する差動対と、更に低電位側にゲートを高電位電源に接続しそれぞれのソースを前記第５および第６のＭＯＳトランジスタのソースにそれぞれ接続する一対のｎチャネルＭＯＳＦＥＴによる第４１および第４２のＭＯＳトランジスタと、更にその低電位側に第３の定電流源とを備え、前記第５のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第６のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記カレントミラー回路の出力側を前記プッシュプル出力回路の第１のＭＯＳトランジスタのゲートに接続する第３の差動回路と、
低電位側にｎチャネルＭＯＳＦＥＴによる第９および第１０のＭＯＳトランジスタが第１０のＭＯＳトランジスタを入力側として形成するカレントミラー回路と、その高電位側でｐチャネルＭＯＳＦＥＴによる第７および第８のＭＯＳトランジスタが第８のＭＯＳトランジスタをカレントミラー回路の入力側にして形成する差動対と、更に高電位側にゲートを低電位電源に接続しそれぞれのドレインを前記第７および第８のＭＯＳトランジスタのソースにそれぞれ接続する一対のｐチャネルＭＯＳＦＥＴによる第５１および第５２のＭＯＳトランジスタと、更にその高電位側に第４の定電流源とを備え、前記第７のＭＯＳトランジスタのゲートに前記基準電圧を接続し、前記第８のＭＯＳトランジスタのゲートに前記出力電圧を接続する一方、前記カレントミラー回路の出力側を前記プッシュプル出力回路の第２のＭＯＳトランジスタのゲートに接続する第４の差動回路と
で構成されることを特徴とするプレート電圧発生回路。 - 請求項９において、前記不感帯域制御回路は、
第３１および第３２のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴそれぞれを直列接続すると共に前記第３の差動回路における差動対の出力側でＭＯＳトランジスタＭ５とＭＯＳトランジスタＭ４１との直列回路に並列接続し、前記第３１のＭＯＳトランジスタのゲートに基準電圧を、また前記第３２のＭＯＳトランジスタではゲートに第１の不感帯域制御信号をそれぞれ接続する第３の不感帯域制御回路と、
第３３および第３４のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴそれぞれを直列接続すると共に前記第４の差動回路における差動対の出力側でＭＯＳトランジスタＭ７とＭＯＳトランジスタＭ５１との直列回路に並列接続し、前記第３３のＭＯＳトランジスタではゲートに第２の不感帯域制御信号を、前記第３４のＭＯＳトランジスタではゲートに前記基準電圧をそれぞれ接続する第４の不感帯域制御回路と
で構成されることを特徴とするプレート電圧発生回路。 - 請求項１０において、前記不感帯域制御回路は、更に、
第３５および第３６のＭＯＳトランジスタとしてｎチャネルＭＯＳＦＥＴそれぞれを直列接続すると共に前記第３の差動回路における差動対の入力側でＭＯＳトランジスタＭ６とＭＯＳトランジスタＭ４２との直列回路に並列接続し、前記第３５のＭＯＳトランジスタではゲートに出力電圧を、また前記第３６のＭＯＳトランジスタではゲートに第３の不感帯域制御信号をそれぞれ接続する第５の不感帯域制御回路と、
第３７および第３８のＭＯＳトランジスタとしてｐチャネルＭＯＳＦＥＴそれぞれを直列接続すると共に前記第４の差動回路における差動対の入力側でＭＯＳトランジスタＭ８とＭＯＳトランジスタＭ５２との直列回路に並列接続し、前記第３７のＭＯＳトランジスタではゲートに第４の不感帯域制御信号を、前記第３８のＭＯＳトランジスタではゲートに前記出力電圧をそれぞれ接続する第６の不感帯域制御回路と
で構成されることを特徴とするプレート電圧発生回路。
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