JP3849835B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3849835B2 JP3849835B2 JP17662999A JP17662999A JP3849835B2 JP 3849835 B2 JP3849835 B2 JP 3849835B2 JP 17662999 A JP17662999 A JP 17662999A JP 17662999 A JP17662999 A JP 17662999A JP 3849835 B2 JP3849835 B2 JP 3849835B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- differential
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば電源電圧を分圧して形成された中間電圧発生回路を内蔵したダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）を含む半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭでは、ビット線をプリチャージするためやメモリセルプレートをバイアスするためにビット線電圧ＶＤＬの半分の電圧ＨＶＤＬを発生する回路が必要である。近年ＤＲＡＭの大容量化が進み、ギガビットスケールのものが設計されるようになった。このような大容量ＤＲＡＭでは、ビット線やメモリセルプレートの容量は数１００ｎＦに達するために大きな電流が供給可能な回路方式が求められている。
【０００３】
図６に従来のビット線プリチャージ電圧発生回路の例を示す。本回路は、１９９０年電子情報通信学会秋季全国大会予稿集５−２５２頁に記載されている。本回路は基本的にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるプツシュプル方式の負荷駆動回路とそれらを個々に駆動する２つの誤差増幅用差動アンプＡ１とＡ２から構成される。そして、それらの差動アンプＡ１とＡ２はさらに小さな差動アンプＡ３とＡ４の出力によりその動作電流がそれぞれ制御される構成となっている。
【０００４】
上記回路には、その出力電圧Ｖｏｕｔを決める基準電圧として、電源電圧Ｖｃｃを抵抗により分圧した２種の電圧が入力される。このうち、低い電圧Ｖ１はＰチャンネル型ＭＯＳＦＥＴを駆動する差動アンプＡ１に入力される。高い方の電圧Ｖ２はＮチャンネル型ＭＯＳＦＥＴを駆動する差動アンプＡ２に入力される。これにより、この回路の出力電圧と出力電流の関係には、図２に示すように中心部に不惑帯ができる。これは上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを通して定常的な貫通電流を防止するためである。
【０００５】
本回路では、さらに上記差動アンプＡ１，Ａ２よりデバイスのサイズも電流も小さな差動アンプＡ３，Ａ４が設けられている。これらの小さな差動アンプＡ３，Ａ４の一方の入力端子（＋）には、本回路の出力電圧Ｖｏｕｔが供給される。上記小さな差動アンプＡ３の一方の入力端子（−）には、Ｐチャンネル型ＭＯＳＦＥＴに対応したものにおいては上記電圧Ｖ１よりも更に低い電圧Ｖ３が供給され、Ｎチャンネル型ＭＯＳＦＥＴに対応したものにおいては上記電圧Ｖ２よりも更に高い電圧Ｖ４が入力される。
【０００６】
負荷電流が流れて出力電圧Ｖｏｕｔが上記小さな差動アンプＡ３の入力電圧Ｖ３よりも低下した場合、その出力信号がロウレベルとなってＮＡＮＤゲート回路の出力をハイレベルにする。これにより、Ｐチャンネル型ＭＯＳＦＥＴのゲート電圧を形成する差動アンプの動作電流を増大させ速やかに上記Ｐチャンネル型ＭＯＳＦＥＴのゲート電圧をロウレベル側に引き下げる。その結果、出力電圧Ｖｏｕｔは上昇してもとのレベルに復帰する。逆に、負荷電流が流れこんで出力電圧Ｖｏｕｔが上記小さな差動アンプＡ３の入力電圧Ｖ４よりも上昇した場合、その出力信号がハイレベルとなってＮＯＲゲート回路の出力をロウレベルにする。これにより、Ｎチャンネル型ＭＯＳＦＥＴのゲート電圧を形成する差動アンプＡ２の動作電流を増大させ速やかに上記Ｎチャンネル型ＭＯＳＦＥＴのゲート電圧をハイレベル側に引き上げる。その結果、出力電圧Ｖｏｕｔは低下してもとのレベルに復帰する。
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の回路では不惑帯を発生するためや電流切り換えレベル検知のために、４種もの正確な参照電圧Ｖ１〜Ｖ４を必要とするため抵抗が不可欠である。上記抵抗に流れる電流を小さくするために、大きな抵抗値の抵抗素子が必要となって比較的大きな面積を必要とするという問題がある。また、電流切り換えレベル検知のために、常に電流を流しておく必要があるのでその分消費電流が大きくなってしまうという問題を有するものである。
【０００８】
この発明の目的は、回路の簡素化と低消費電力化を実現した中間電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、低消費電力で高応答性の中間電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、チップ内に外部電源電圧ＶＤＤまたはそれを元に内部で発生した電圧の半分の電圧を発生する電圧発生回路を含む半導体集積回路において、該電圧発生回路は基準電圧と、プッシュプル出力回路の出力電圧を比較して上記プッシュプル出力回路の出力トランジスタを駆動する２組の差動回路から構成され、該差動回路にオフセットを持たせて上記プッシュプル出力回路に貫通電流が流れるのを防止する。上記オフセットは、差動対ＭＯＳＦＥＴのそのチャネル幅とチャネル長の比あるいは、しきい電圧が異なるようにすることにより形成する。該差動回路のバイアス電流を負荷電流に比例するようにする。
【００１０】
【発明の実施の形態】
図１には、この発明に係る電圧発生回路の一実施例の回路図が示されている。同図において、Ｐチャンネル型ＭＯＳＦＥＴは、チャンネル部分に矢印を付すことによりＮチャンネル型ＭＯＳＦＥＴと区別される。この実施例の電圧発生回路は、特に制限されないが、ダイナミック型ＲＡＭのビット線プリチャージ電圧発生回路として用いられる。
【００１１】
この実施例の電圧発生回路は、直接形態のＭＯＳＦＥＴＱ１９とＱ２０からなる分圧回路により形成された内部電圧ＶＤＬ（又は電源電圧ＶＤＤ）を１／２に分圧し、これの分圧電圧ＨＶＤＬを基準電圧として実質的に等しくされた出力電圧ＶＭＰ（ＶＰＬ）を形成する。上記出力電圧ＶＭＰは、Ｐチャンネル型の出力ＭＯＳＦＥＴＭ１とＮチャンネル型の出力ＭＯＳＦＥＴＭ１０からなる相補型のプッシュプル回路を通して出力される。
【００１２】
上記出力ＭＯＳＦＥＴＭ１とＭ１０は、差動回路Ｎ−ＡＭＰとＰ−ＡＭＰの出力電流により駆動される。この場合、出力電圧ＶＭＰが上記基準電圧ＨＶＤＬに等しくなるとき、両出力ＭＯＳＦＥＴＭ１とＭ１０を通して電源電圧ＶＤＤと回路の接地電位との間で大きな貫通電流が流れてしまうのを防止するために、本願発明では次のような工夫がなされている。
【００１３】
上記差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにオフセットΔＶが設定される。つまり、出力電圧ＶＭＰが基準電圧ＨＶＤＬより低いときには、差動回路Ｎ−ＡＭＰから出力ＭＯＳＦＥＴＭ１のゲート電圧Ｎ１をロウレベルにするような出力電流が形成されて、出力ＭＯＳＦＥＴＭ１をオン状態として出力ノードＮ１０に電流を供給して出力電圧ＶＭＰを高くする。このとき、オフセットΔＶより、出力電圧ＶＭＰ＋ΔＶ＞ＨＶＤＬになると、差動回路Ｎ−ＡＭＰは出力ＭＯＳＦＥＴＭ１のゲート電圧Ｎ１をハイレベルに引き上げるような出力電流を流すので、上記Ｐチャンネル型の出力ＭＯＳＦＥＴＭ１はオフ状態にされる。
【００１４】
逆に、出力電圧ＶＭＰが基準電圧ＨＶＤＬより高いときには、差動回路Ｐ−ＡＭＰから出力ＭＯＳＦＥＴＭ１０のゲート電圧Ｎ７をハイレベルにするような出力電流が形成されて、出力ＭＯＳＦＥＴＭ１０をオン状態として出力ノードＮ１０の電流を吸収して出力電圧ＶＭＰを低くする。このとき、オフセットΔＶより、出力電圧ＶＭＰ＋ΔＶ＜ＨＶＤＬになると、差動回路Ｐ−ＡＭＰは出力ＭＯＳＦＥＴＭ１０のゲート電圧Ｎ７をロウレベルに引き上げるような出力電流を流すので、上記Ｎチャンネル型の出力ＭＯＳＦＥＴＭ１０はオフ状態にされる。
【００１５】
この結果、ＨＶＤＬ＝ＶＭＰが等しいときには、上記のようなオフセットΔＶの存在によって、両出力ＭＯＳＦＥＴＭ１とＭ１０はオフ状態にされる。つまり、上記両差動回路Ｎ−ＡＭＰとＰ−ＡＭＰは、出力電圧ＶＭＰの変化を検知してを基準電圧ＨＶＤＬに等しく設定する際に、上記のようなオフセットΔＶの存在よって一方の出力ＭＯＳＦＥＴＭ１（又はＭ１０）がオン状態のときには、他方の出力ＭＯＳＦＥＴＭ１０（又はＭ１）がオフ状態になるように制御することとなり、図２に示した特性図のようにオフッセトΔＶに対応した不感帯を設けるようにすることができる。
【００１６】
具体的には、差動回路Ｎ−ＡＭＰにおいて、基準電圧ＨＶＤＬが入力される差動ＭＯＳＦＥＴＭ７のチャネル幅ＷＮ１を出力電圧ＶＭＰが供給される差動ＭＯＳＦＥＴＭ６のチャンネル幅ＷＮ２より小さくしている（ＭＮ１＜ＷＮ２）。これにより、差動回路Ｎ−ＡＭＰと出力ＭＯＳＦＥＴＭ１で構成される電圧フォロワの出力電圧はＨＶＤＬよりやや低くされてオフセットΔＶが持たせられる。同様に差動回路Ｐ−ＡＭＰにおいて、基準電圧ＨＶＤＬが入力される差動ＭＯＳＦＥＴＭ１６のチャネル幅ＷＰ１を出力電圧ＶＭＰが供給される差動ＭＯＳＦＥＴＭ１５のチャンネル幅ＷＰ２より小さくしている（ＭＰ１＜ＷＰ２）。これにより、差動回路Ｐ−ＡＭＰと出力ＭＯＳＦＥＴＭ１０で構成される電圧フォロワの出力電圧はＨＶＤＬよりやや高く設定されて上記オフセットΔＶが持たせられる。このようにして、図２に示すような不惑帯を有する出力電圧−出力電流特性となる。この不惑帯により、先に述べた従来技術と同様に、貫通電流を防ぐことが出来る。
【００１７】
上記差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにおいて、差動ＭＯＳＦＥＴＭ６とＭ７及びＭ１５とＭ１６のしきい値電圧はそれぞれ等しく、電流ミラー形態の負荷ＭＯＳＦＥＴＭ５とＭ４、Ｍ１３とＭ１４は、そのサイズ比が等しくされて入出力電流比は１：１のように設定されるものである。
【００１８】
この実施例では、上記のように差動回路Ｎ−ＡＭＰとＰ−ＡＭＰに流れるバイアス電流が負荷電流に比例するようにする回路が追加されている。つまり、差動回路Ｎ−ＡＭＰにおいては、出力ＭＯＳＦＥＴＭ１とゲートとソースがそれぞれ共通接続されたＭＯＳＦＥＴＭ２が上記出力ＭＯＳＦＥＴＭ１に流れる出力電流をモニタする電流検出回路として設けられ、かかる検出電流はＮチャンネル型ＭＯＳＦＥＴＭ３とＭ８からなる電流ミラー回路を介して、上記差動ＭＯＳＦＥＴＭ６とＭ７の共通ソースに流れるようにされる。つまり、差動回路Ｎ−ＡＭＰのバイアス電流（動作電流）は、ＭＯＳＦＥＴＭ９で形成された定電流に、上記電流ミラー回路のＭＯＳＦＥＴＭ８で形成された負荷電流に比例した電流が加えられる。
【００１９】
同様に、差動回路Ｐ−ＡＭＰにおいても、出力ＭＯＳＦＥＴＭ１０とゲートとソースがそれぞれ共通接続されたＭＯＳＦＥＴＭ１１が上記出力ＭＯＳＦＥＴＭ１０に流れる出力電流をモニタする電流検出回路として設けられ、かかる検出電流はＰチャンネル型ＭＯＳＦＥＴＭ１２とＭ１７からなる電流ミラー回路を介して、上記差動ＭＯＳＦＥＴＭ１５とＭ１６の共通ソースに流れるようにされる。この結果、差動回路Ｐ−ＡＭＰのバイアス電流（動作電流）は、ＭＯＳＦＥＴＭ１８で形成された定電流に、上記電流ミラー回路のＭＯＳＦＥＴＭ１７で形成された負荷電流に比例した電流が加えられる。
【００２０】
上記のような回路を付加することにより、パワーオン時や負荷動作時のように負荷電流が増加して出力電圧ＶＭＰと基準電圧ＨＶＤＬの差分が大きいとき、差動回路の電流が増加して高速に応答できるようになっている。また、この実施例回路では、従来技術のように出力の変動量をセンスするためのアンプが不要なのでその分消費電流も小さくできるという利点がある。
【００２１】
この実施例では、差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにオフセットを持たせるこめに、差動ＭＯＳＦＥＴのしきい値電圧や電流ミラー比を等しくして、差動ＭＯＳＦＥＴのチャネル幅が異なるようにしたが、チャネル幅とチャネル長の比を異なるようにしても同様な効果が得られる。あるいは、差動ＭＯＳＦＥＴのしきい値電圧を異ならせるもの、あるいは電流ミラー回路からなる負荷回路の電流ミラー比を異なるようにしても同様な効果が得られる。
【００２２】
以上のように、本発明によれば、基準電圧は１つでよいので同図に示すようにＭＯＳＦＥＴＭ１９とＭ２０のような簡単な分圧回路を使用することができる。ここで、ＭＯＳＦＥＴは一般にシート抵抗が高いのでこの回路は、回路の単純さと合わせて非常に小さなレイアウト面積で実現できる。
【００２３】
以上説明したように、半導体集積回路内に外部電源電圧ＶＤＤまたはそれを元に内部で発生した電圧ＶＤＬの半分の電圧ＨＶＤＬを発生する回路を含む半導体集積回路において、該電圧発生回路は基準電圧と該出力電圧を比較する２組の差動回路とそれらの出力によりそれぞれ制御される負荷に電流を供給するＰチャンネル型の出力ＭＯＳＦＥＴおよび負荷からの電流を吸収するＮチャンネル型の出力ＭＯＳＦＥＴから構成して該差動回路にオフセットを持たせてることにより、従来のようなレベルの異なる２種の基準電圧を不要にできる。差動回路の差動ＭＯＳＦＥＴ共通ソースに付加された電流源の電流値を負荷電流に比例するようにすることにより、待機時には誤差増幅用差動回路以外に電流を流すことなく、パワーオン時や負荷動作時にのみ差動回路の電流が増加するようになるので、待機時電流を小さくすることができる。
【００２４】
図３は、本発明が適用されるシステムＬＳＩの一実施例の全体の回路ブロック図で有る。実施例の半導体集積回路装置ＣＨＩＰは、図示のような複数の回路ブロック、すなわち入出力回路Ｉ／Ｏ、基板バイアス制御回路ＶＢＢＣ、制御回路ＵＬＣ、リードオンリメモリＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ変換器ＡＤＣ、割り込み制御回路ＩＶＣ、クロック発生回路ＣＧＣを有するシステムパワーマネジメント回路ＳＰＭＣ、中央処理部ＣＰＵ、スタティックメモリＳＲＡＭ、ＤＭＡコントローラＤＭＡＣ、ダイナミック型メモリＤＲＡＭを含む。
【００２５】
それらの回路ブロックは、内部バスＢＵＳ、制御バスＣＢＵＳに結合されている。それらは半導体集積回路装置を構成すべき図示しない半導体基板に搭載される。上記システムパワーマネジメント回路ＳＰＭＣは、システムＬＳＩに搭載される各モジュールにおいて、消費される電力を制御する機能を有する。
【００２６】
半導体集積回路装置は、入出力回路Ｉ／Ｏにつながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、負論理レベルのようなリセット信号ｒｅｓｂが供給される外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３と、第２動作制御信号ｃｐｍｑが供給される第２動作制御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給されるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外部端子Ｔ６、Ｔ７、Ｔ８とを持つ。
【００２７】
特に制限されないが、電源電圧ｖｄｄは、内部回路ブロックの動作のための電源電圧とされ、１．８ボルト±０．１５ボルトのような値を取る。電源電圧ｖｃｃｄｒは、半導体集積回路装置に要求される入出力レベルに応じて、主として入出力回路Ｉ／Ｏのために設定される電源電圧であり、３．３ボルト±０．３ボルト、２．５ボルト±０．２５ボルト、及び１．８ボルト±０．１５ボルトのような値のうちの一つを取るようにされる。電位ｖｓｓは、いわゆるアース電位と称されるような回路の基準電位である。
【００２８】
図示の半導体集積回路装置は、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００２９】
半導体集積回路装置は、特に制限されないが、１．８ボルト±０．１５ボルトのような低電源電圧ｖｄｄの基でも十分な動作特性を示すように、低電源電圧可能なＣＭＯＳ構造の半導体集積回路装置とされる。
【００３０】
半導体集積回路装置に搭載されるダイナミック型メモリは、上記電源電圧ｖｄｄによって動作されても良い。しかし、この実施例の半導体集積回路装置には、ダイナミック型メモリのために、上記電源電圧ｖｄｄとともに、上記電源電圧ｖｄｄによって動作される電圧発生回路から発生される高電源電圧も利用される。ダイナミック型メモリにおいては、ダイナミック型メモリセルを選択するロウデコーダのような回路はかかる高電源電圧にて動作され、半導体集積回路装置の内部バスＢＵＳとの間に信号を入出力するような回路は低電源電圧ｖｄｄのような電源電圧によって動作される。この構成は、ダイナミック型メモリセルに与えられる情報としての電荷量を増大させる。これにより、ダイナミック型メモリの情報保持時間特性をより良好にできる。同様に、センスアンプを前記のような昇圧電圧ｖｂｓを用いたオーバードライブ方式で駆動することにより、高速な読み出し動作が可能になる。
【００３１】
中央処理部ＣＰＵは、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわち中央処理部ＣＰＵは、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【００３２】
中央処理部ＣＰＵは、リードオンリメモリＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。中央処理装置ＣＰＵは、入出力回路Ｉ／Ｏを介して入力される外部データの取り込み、制御回路ＵＬＣに対するデータの入出力、リードオンリメモリＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換器ＤＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換器によってＡ／Ｄ変換されたデータの読み出し、スタティック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡＭへのデータの読み出し、書込み、ＤＭＡコントローラＤＭＡＣの動作制御等を行う。制御バスＣＢＵＳは、中央処理部ＣＰＵによる図示の回路ブロックの動作制御のために利用され、またＤＭＡコントローラＤＭＡＣなどの回路ブロックからの状態指示信号を中央処理部ＣＰＵに伝えるために使用される。
【００３３】
中央処理部ＣＰＵは、また割り込み制御回路ＩＶＣにおける指示レジスタＲＧ５などにセットされた動作制御信号を内部バスＢＵＳを介して参照し、必要な処理を行う。中央処理部ＣＰＵは、クロック発生回路ＣＧＣから発生されるシステムクロック信号Ｃ２を受けそのシステムクロック信号Ｃ２によって決められる動作タイミング、周期をもって動作される。
【００３４】
中央処理部ＣＰＵは、クロック発生回路ＣＧＣからのシステムクロック信号Ｃ２の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても、以前のデータを保持する。
【００３５】
割り込み制御回路ＩＶＣは、外部端子Ｔ１に負論理レベルのようなリセット信号を受け、外部端子Ｔ３を介して第１動作信号ｃｍｑを受け、外部端子Ｔ４を介して第２動作制御信号ｃｐｍｑを受け、また、外部端子Ｔ２に、半導体集積回路装置の動作状態を指示する状態指示信号を出力する。割り込み制御回路ＩＶＣは、かかるリセット信号ｒｅｓｂ、動作制御信号ｃｍｑ、ｃｐｍｑ及び状態指示信号に対応してそれぞれの位置のビットが設定されるようなレジスタＲＧ５を持つ。
【００３６】
レジスタＲＧ５における状態指示信号は、内部バスＢＵＳを介して中央処理部ＣＰＵによって更新される。外部端子Ｔ３、Ｔ４を介してレジスタＲＧ５にセットされた動作制御信号ｃｍｑ、ｃｐｍｑは、前述のように、内部バスＢＵＳを介し中央処理部ＣＰＵによって参照される。
【００３７】
特に制限されないが、割り込み制御回路ＩＶＣは、その内部にダイナミック型メモリのリフレッシュ動作のための図示しないリフレッシュアドレスカウンタを持つ。割り込み制御回路ＩＶＣにおけるかかるリフレッシュアドレスカウンタは、第１、第２動作制御信号ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示されているなら、すなわち半導体集積回路装置に対して動作モードか、動作スタンバイモードが指示されているなら、クロック発生回路ＣＧＣからのシステムクロック信号に基づいて歩進され、周期的に更新されるリフレッシュアドレス情報を形成する。
【００３８】
クロック発生回路ＣＧＣは、外部端子Ｔ５を介して外部クロック信号ｃｌｋを受け、その外部クロック信号ｃｌｋに対応した周期のシステムクロック信号Ｃ２を形成する。なお、図１２では、クロック発生回路ＣＧＣと中央制御部ＣＰＵとの間の信号線が単純化されて表現されているけれども、システムクロック信号Ｃ２は、中央制御部ＣＰＵ内の図示しない回路の順序立った動作のために、一般的なプロセッサに対するクロック信号と同様に、多相信号からなると理解されたい。
【００３９】
クロック発生回路ＣＧＣによるシステムクロック信号Ｃ２の発生は、割り込み制御回路ＩＶＣからの第１及び第２動作制御信号ｃｍｑ、ｃｐｍｑに応答するモード信号ＭＯＤＥ２やイニシャル動作指示信号ＩＮＴＬのような制御信号Ｃ１及び中央処理部ＣＰＵからの制御信号Ｃ３によって制御される。動作制御信号ｃｍｑによって完全スタンバイ動作が指示されたなら、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、完全スタンバイ動作へ移行するための必要な処理動作が行われ、次いで、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック発生動作停止のための制御信号Ｃ３が発生される。
【００４０】
動作制御信号ｃｐｍｑによって動作スタンバイ動作が指示された場合は上記完全スタンバイ動作と同様に、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、動作スタンバイ動作へ移行するための必要な処理動作が行われる。この場合のその後の動作は、上記完全スタンバイ動作の場合とは異なり、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック信号の選択的出力のための制御信号Ｃ３が発生される。
【００４１】
入出力回路Ｉ／Ｏは、外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の外部端子を介して外部から供給される信号を受け、また外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。入出力回路Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタＲＧ４と図示しないデータレジスタとを持つ。
【００４２】
制御レジスタＲＧ４は、中央処理部ＣＰＵによって選択され、かつ中央処理部ＣＰＵによって、当該入出力回路Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間のデータの転送のために利用される。外部端子Ｔｉｏ１ないしＴｉｏｎのビット幅すなわち端子数と、内部バスＢＵＳのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、中央処理部ＣＰＵによる動作制御に従ってビット数変換を行う。
【００４３】
入出力回路Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、入出力回路Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記中央処理部ＣＰＵと同様に低消費電力状態にされることになる。
【００４４】
制御回路ＵＬＣは、電子システムの必要に応じて適宜に設けられる制御回路である。この制御回路ＵＬＣとしては、例えば、ハードデイスク装置におけるモータサーボコントロール、ヘッドのトラッキング制御、誤り訂正処理や、画像、音声処理における画像や音声データの圧縮伸長処理のようなのような実現すべき電子システムに応じて適宜に設けられる。制御回路のＵＬＣは、中央処理部ＣＰＵと同様にその動作がシステムクロック信号によって制御される。
【００４５】
リードオンリメモリＲＯＭは、前述のように、中央処理装置ＣＰＵによって読み出され実効されるべき命令、固定データを記憶する。
【００４６】
Ｄ／Ａ変換器ＤＡＣは、内部バスＢＵＳを介して供給されるところのアナログ信号に変換すべきデジタルデータを受けるレジスタＲＧ２を持ち、かかるデジタルデータに基づいてアナログ信号を形成する。レジスタＲＧ２は、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってデジタルデータがセットされる。Ｄ／Ａ変換器ＤＡＣのＤ／Ａ変換開始タイミング、Ｄ／Ａ変換結果の出力タイミングのようなＤ／Ａ変換動作は、システムクロック信号によって制御される。Ｄ／Ａ変換器ＤＡＣによって形成されたアナログ信号は、特に制限されないが、内部バスＢＵＳ及び入出力回路Ｉ／Ｏを介して外部端子Ｔ１ないしＴｎの所望の端子に供給される。尚、ここでは上記外部端子Ｔ１ないしＴｎを入出力兼用端子（ピン）としているが、入力用端子と出力用端子に分離して設けてもよい。
【００４７】
Ｄ／Ａ変換器ＤＡＣは、その詳細を図示しないけれども、高精度ＤＡ変換が必要とされる場合は、得るべきアナログ量の基準とするような基準電圧源もしくは基準電流源を持つようにされる。かかる基準電圧源もしくは基準電流源は、一種のアナログ回路を構成するとみなされ、第２モード及び第３モード、すなわち完全スタンバイモード、及び動作スタンバイにおいて無視し得ない電流を消費してしまう危険性を持つ。それ故にそのような場合の消費電流の低減を可能にするよう、かかる基準電圧源もしくは基準電流源に対しては、上記第２モード、第３モードにおいて、スイッチオフするようなＭＯＳＦＥＴスイッチを設定される。
【００４８】
Ａ／Ｄ変換器ＡＤＣは、外部端子Ｔ１ないしＴｎのうちの所望の端子と入出力回路Ｉ／Ｏと内部バスＢＵＳを介して供給されるようなアナログ信号を受け、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってそのＡ／Ｄ変換の開始が制御され、システムクロック信号Ｃ２に従うようなクロック制御のもとで上記アナログ信号をデイジタル信号に変換し、得られたデジタル信号をレジスタＲＧ１にセットする。
【００４９】
Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場合は、デジタル変換すべき量子化レベルの基準とされるような基準電圧源もしくは基準電流源を持つようにされる。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もしくは基準電流源もまた完全スタンバイモード、及び動作スタンバイモードにおいて無視し得ない電流を消費する危険性を持つ。それ故にその場合には、上記同様なＭＯＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電流源に適用される。
【００５０】
スタテイック型メモリＳＲＡＭは、そのメモリセルとして、その詳細は図示しないが、ＣＭＯＳスタテック型メモリセル、すなわちＣＭＯＳラッチ回路とそれに対するデータ入出力のための一対の伝送デートＭＯＳＦＥＴとからなるような構成のメモリセルを持つ。ＣＭＯＳスタテック型メモリセルは、スタテックに情報を保持し、かつ情報保持のために、著しく小さい動作電流しか必要しないという特徴を持つ。
【００５１】
かかるスタテイック型メモリＳＲＡＭは、実質上は、ＣＭＯＳスタテイック型ランダム・アクセス・メモリを構成するようにされる。すなわち、スタテイック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭＯＳスタテック型メモリセルからなるメモリアレイと、内部バスＢＵＳを介して供給されるようなロウアドレス信号をデコードしそれによってメモリアレイにおけるワード線を選択するロウ系アドレス・デコード・ドライブ回路と、カラムアドレス信号をデコードしそれによってカラム・デコード信号を形成するカラム系アドレスデコード回路と、かかるカラム・デコード信号によって動作されメモリアレイにおけるデータ線を選択しそれを共通データ線に結合させるカラムスイッチ回路と、共通データ線に結合された入出力回路と、読み出し書込み制御回路とを含む構成とされる。
【００５２】
メモリアレイに関連するかかるアドレス・デコード・ドライブ回路のような回路すなわちメモリアレイ周辺回路は、ＣＭＯＳスタテック回路から構成される。それ故に、スタテック型メモリセルＳＲＡＭは、読み出し、書込み動作が行われない情報保持動作のみだけなら、比較的低消費電力状態に置かれるととなる。なお、ＣＭＯＳスタティック型メモリは、メモリセルサイズが比較的大きくなり、その記憶容量に対する全体のサイズが比較的大きくなってしまうという考慮すべき特徴を持ち、大きな記憶容量にすることが比較的困難である。
【００５３】
ＤＭＡコントローラ、すなわちダイレクト・メモリ・アクセス・コントローラＤＭＡＣは、中央処理部ＣＰＵによってその動作が制御され、中央処理部ＣＰＵによって指示された回路ブロック間の内部バスＢＵＳを介するデータ転送を、中央処理部ＣＰＵになり代わって制御する。ＤＭＡコントローラＤＭＡＣの詳細は、独立の半導体集積回路装置として構成されるＤＭＡコントローラと実質的に同じ構成にし得るので更にの詳細な説明は行わないが、その内部のレジスタＲＧ７等に、中央処理部ＣＰＵによってセットされる転送元情報、転送先情報、データ転送量情報等の設定情報に基づいてデータ転送制御を行う。
【００５４】
ダイナミック型メモリＤＲＡＭは、そのメモリセルすなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。このダイナミック型メモリＤＲＡＭは、次に説明する。
【００５５】
図４は、この発明が適用される半導体集積回路装置に搭載されるダイナミック型メモリ（以下、単にＤＲＡＭという）の一実施例のブロック図を示している。このＤＲＡＭは、例えば上記システムＬＳＩ（半導体集積回路装置）における一つのモジュールないしは機能ユニットを構成する。
【００５６】
図示のＤＲＡＭは、特に制限されないが、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能される。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路、タイミング発生回路及びカラムセレクタＴＣ１、ロウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１からなる。
【００５７】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−Ｉ／Ｏは、内部バスＢＵＳに結合されるポートをその内部に持つ。
【００５８】
ＤＲＡＭは、また、配線群ＶＬ＆ＣＬを介して基板バイアス制御回路ＶＢＢＣに結合される基板バイアス切替回路ＶＢＢＭ、内部電源回路ＩＭＶＣ、内部動作制御信号ｍｑ、ｐｍｑ、リセット信号ｒｅｓｂ、及び制御バスＣＢＵＳを介しての各種動作制御信号を受けるメモリ制御回路ＭＭＣ、及び電源初期化回路ＶＩＮＴＣを持つ。上記内部電源回路ＩＭＶＣには、前記昇圧回路、負電圧発生回路のようなチャージポンプ回路も含まれる。
【００５９】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ１）は、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタ（ＴＣ１）はバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００６０】
図示のＤＲＡＭにおいて、上記メモリマットやその選択回路等は、独立のＣＭＯＳ型半導体集積回路装置として構成される公知のＤＲＡＭのそれとほとんど同じにされる。それ故にその内部構成についての詳細な説明は避けることとするが、その概略を説明すると以下のようになる。
【００６１】
メモリセルアレイＭＡ１のようなメモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。
【００６２】
メモリセルを構成する選択ＭＯＳＦＥＴは、Ｐ型単結晶シリコンからなるような半導体基板上に形成されたＰ型ウエル領域ＰＷＥＬＬ１にそのＮ型ソース領域及びＮ型ドレイン領域が形成されたような構造をとる。特に制限されないが、比較的低不純物濃度にされたＮ型分離用半導体領域によって半導体基板から電気的に分離されるようにされている。かかる分離領域は回路の電源端子ｖｄｄのような正電位にされる。上記Ｎ型分離用半導体領域は、α粒子などに起因してＰ型半導体基板中に発生するような望ましくないキャリヤから、Ｐ型ウエル領域ＰＷＥＬＬ１を保護するように作用する。
【００６３】
メモリセルが形成されるＰ型ウエル領域ＰＷＥＬＬ１は、ＤＲＡＭ内の内部電源回路ＩＭＶＣによって形成される負電位の基板バイアス電圧ｖｂｂが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００６４】
Ｐ型ウエル領域ＰＷＥＬＬ１上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位ｖｐｌが与えられる。
【００６５】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣによって形成されるところの回路の電源電圧ｖｄｄの半分に等しいような中間電位にされる。このような電圧変換回路ＩＭＶＣにおいて、前記図１の実施例のような電圧発生回路が採用される。
【００６６】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位ｖｐｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００６７】
タイミング発生及びカラムセレクタＴＣ１のようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路ＣＳ１のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００６８】
ロウデコーダＲＤ１のようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００６９】
ビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ｖｄｄのほぼ半分の電圧に等しいようなレベルにプリチャージする。このビット線プリチャージ回路に供給されるプリチャージ電圧は、前記図１の実施例のような電圧発生回路が採用される。
【００７０】
センスアンプＳＡ０、ＳＡ１のようなセンスアンプは、ロウデコーダが活性化された後にＴＣ１のようなタイミング発生及びカラムセレクタ回路から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００７１】
単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のｐＭＯＳと、同様にゲート・ドレインが交差接続された一対のｎＭＯＳとをもつ。一対のｐＭＯＳのドレイン及び一対のｎＭＯＳのドレインは対応する対のビット線に結合される。一対のｐＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位が与えられる。同様に一対のｎＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００７２】
上記動作電圧は、ビット線のハイレベルに対応した例えば電源電圧ｖｄｄと、それよりも電圧にされた昇圧電圧ｖｂｓとが用いられる。センスアンプが増幅動作を開始し、ハイレベルに立ち上げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記昇圧電圧ｖｂｓによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式が採用される。上記ビット線の電位が所望の電位ｖｄｄ付近に到達すると、センスアンプの動作電圧は本来のビット線のハイレベルに対応した電源電圧ｖｄｄに切り替えられる。
【００７３】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、メモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００７４】
カラムスイッチ回路ＣＳ１のようなカラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線が選択され、メモリ内部バスＩＯＢに結合される。
【００７５】
メモリ入出力回路Ｍ−ＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路Ｍ−ＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００７６】
メモリ制御回路ＭＣＣは、半導体集積回路装置の内部第１、第２動作制御信号ｍｑ、ｐｍｑ、及びリセット信号ｒｅｓｂを受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、特に制限されないが、第１動作制御信号ｍｑ及び第２動作制御信号ｐｍｑを受け、それに応じて内部動作制御信号ｂｂｃｚを形成する第１制御論理回路ＭＳＷと、第１動作制御信号ｍｑ及びリセット信号ｒｅｓｂを受けそれに応じて実質的な初期化制御信号ｉｎｔｇｂを形成する第２制御論理回路ＶＩＮＴとを持つ。
【００７７】
基板バイアス切替回路ＶＢＢＭは、基板バイアス制御回路ＶＢＢＣから線群ＶＬ＆ＣＬを介して種々のバイアス電圧ｖｂｐ、ｖｂｎ、ｖｂｐｇ、ｖｂｎｇ、及び制御信号ｖｂｃｐ、ｖｂｃｎを受け、またメモリ制御回路ＭＣＣから制御信号ｂｂｃｚを受け、それらバイアス電圧と、制御信号による動作制御のもとでＤＲＡＭ内の所要の回路部にバイアス電圧を供給する。
【００７８】
電圧変換回路ＩＭＶＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳＳとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ｖｂｂ、プレート電圧ｖｐｌ及びワード線の選択レベルを設定するための昇圧電圧ｖｄｈ、センスアンプのオーバードライブ用の昇圧電圧ｖｂｓのような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ｖｂｂは、モジュールとしてのＤＲＡＭ内の該回路ＩＭＶＣ内において形成される。負電位レベルのバイアス電圧ｖｂｂ及び昇圧電圧ｖｄｈ，ｖｂｓを形成する回路は、上記のように低電源電圧でも所望の負電圧を形成するよう工夫されている。
【００７９】
この実施例のようにバイアス電圧ｖｂｂを独立的に形成する構成は、ダイナミック型メモリセルから読み出される情報信号が微小レベルであり、その微小レベルを乱さないようにｐ型ウエル領域ｐｗｅｌｌ１の電位変動を抑制する上で有利である。かかるバイアス電圧ｖｂｂ形成用の回路は、メモリセルアレイからそのｐ型ウエル領域ｐｗｅｌｌ１に流れる不所望なリーク電流が一般的に小さいものであり、それに応じその出力能力も比較的小さいもので良いことから、それ自体の消費電力も十分に小さくし得るものである。
【００８０】
電源初期化回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる動作制御のもとで、ＤＲＡＭ回路の初期化を行う。電源初期化回路ＶＩＮＴＣの構成例及び初期化動作の詳細は、本願発明には直接関係がないでのその詳細な説明は省略する。
【００８１】
上の記載において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に替えたり、オキサイドを他の絶縁体に替えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００８２】
図５には、上記メモリセルアレイとワード線選択回路の一実施例の回路図が示されている。同図においては、メモリアレイ部に含まれるビット線のイコライズ＆プリチャージ回路も合わせて描かれている。同図のメモリマットは、上記バンクアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表として例示的に示されている。バンク（メモリマット）＃ｊに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋１，ＷＬｎが代表として例示的に示されている。
【００８３】
ワード線ＷＬ０とビット線ＢＬｍとの交点に設けられたメモリセルを例にして説明すると、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、記憶キャパシタＣｓの一方の電極である蓄積ノードＮｓに接続される。そして、記憶キャパシタＣｓの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧ＶＰＬが印加される。このプレート電圧ＶＰＬは、前記図１のよな電圧発生回路で形成される。
【００８４】
上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。例えば、ワード線ＷＬｍとそれと隣接するワード線ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線のうちの一方のビット線ＢＬｍとの交点にメモリセルが設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの他方のビット線／ＢＬｍとの交点にメモリセルが設けられる。このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する２本のワード線を一対として、かかる２本のワード線毎にそれぞれ設けられる２個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。
【００８５】
上記相補ビット線ＢＬｍ，／ＢＬｍには、イコライズ＆プリチャージ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレベルとロウレベル（又はロウレベルとハイレベル）を短絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧ＶＭＰを上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給される。つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号ＢＬＥＱｊがハイレベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャージとイコライズ動作を行わせる。上記ハーフプリチャージ電圧ＶＭＰは、前記図１の電圧発生回路が用いられる。
【００８６】
上記複数のワード線ＷＬ０〜ＷＬｎに対応して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられる。同図では、そのうちワード線ＷＬｍに対応したワード線駆動回路ＷＤｍの具体的回路が代表として例示的に示されている。上記ワード線駆動回路ＷＤｍには、そのソースが前記昇圧回路からなる昇圧電源ＶＤＨに接続されたＰチャンネル型ＭＯＳＦＥＴＱ６と、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成されたＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥＴＱ６とＱ７のドレインが共通接続され出力端子を構成し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥＴＱ６とＱ７のゲートは、共通接続されて入力端子を構成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選択信号が供給される。
【００８７】
上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の入力端子と上記昇圧電源ＶＤＨとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられる。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の出力端子に接続される。上記プリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＷＰＨが供給される。このプリチャージ信号ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨを動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号ＷＰＨを形成する。
【００８８】
上記ＭＯＳＦＥＴＱ１４は、レベルリミッタ用のＭＯＳＦＥＴである。図示しないセンスアンプが電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電源電圧Ｖｄｄ＋Ｖthに形成される。ここで、Ｖthはアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄのようなハイレベルの信号をレベル損失なくキャパシタＣｓに伝えるようにされる。
【００８９】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 所定の基準電圧が第１の入力端子に供給された第１と第２の差動回路の出力電圧がそれぞれゲートに供給され、ソースに上記基準電圧より大きくされた第１電圧と小さくされた第２電圧がそれぞれ供給され、ドレインが出力端子に接続された第１導電型と第２導電型の第１と第２の出力ＭＯＳＦＥＴより上記基準電圧に対応した出力電圧を形成し、上記第１と第２の差動回路のオフセットにより上記第１と第２の出力ＭＯＳＦＥＴが共にオン状態になるのを防止することにより、レベルの異なる２種の基準電圧が不要となり、回路の簡素化と低消費電力化を図ることができるという効果が得られる。
【００９０】
（２） 上記第１電圧を電源電圧とし、上記第２電圧は回路の接地電位として所定の基準電圧は、上記電源電圧を１／２にした電圧とすることにより、電源電圧に対して１／２に設定された内部電圧が簡単な構成でしかも低消費電力で形成することが出来るという効果が得られる。
【００９１】
（３） 上記第１又は第２の差動回路のバイアス電流を出力電流に比例した帰還経路を設けることにより、待機時には誤差増幅用差動回路以外に電流を流すことなく、パワーオン時や負荷動作時にのみ差動回路の電流が増加するようになるので、高感度化を図りつつ待機時電流を小さくすることができるという効果が得られる。
【００９２】
（４） 第１と第２の差動回路のオフセットは、差動対の入力ＭＯＳＦＥＴのチャンネル幅とチャンネル長の比又はしきい値電圧が異なるようにして設定することにより、簡単でしかも所望のオフセットの設定可能になるという効果が得られる。
【００９３】
（５） ダイナミック型ＲＡＭにおける相補ビット線に与えられるプリチャージ電圧又は上記メモリセルの他方電極に与えられる所定の電圧を形成することより、ダイナミック型ＲＡＭの回路の簡素化と低消費電力化を図ることができるという効果が得られる。
【００９４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、中間電圧は、電源電圧又はこれを元に内部で形成された降圧電圧を前記のような抵抗手段の他キャパシタを用いて形成したものであってもよい。あるいは、シリコンバンドギャップを利用して形成された定電圧又は、この定電圧を基に形成された定電流を利用して上記基準電圧を形成されるものであってもよい。この発明は、半導体集積回路装置に搭載される中間電圧発生回路として広く利用できるものである。
【００９５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、所定の基準電圧が第１の入力端子に供給された第１と第２の差動回路の出力電圧がそれぞれゲートに供給され、ソースに上記基準電圧より大きくされた第１電圧と小さくされた第２電圧がそれぞれ供給され、ドレインが出力端子に接続された第１導電型と第２導電型の第１と第２の出力ＭＯＳＦＥＴより上記基準電圧に対応した出力電圧を形成し、上記第１と第２の差動回路のオフセットにより上記第１と第２の出力ＭＯＳＦＥＴが共にオン状態になるのを防止することにより、レベルの異なる２種の基準電圧が不要となり、回路の簡素化と低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係る電圧発生回路の一実施例を示す回路図である。
【図２】この発明と従来の電圧発生回路の動作を説明するための特性図である。
【図３】本発明が適用されるシステムＬＳＩの一実施例を示す全体の回路ブロック図である。
【図４】この発明が適用される半導体集積回路装置に搭載されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図５】図４のダイナミック型ＲＡＭのメモリセルアレイ部の一実施例を示す回路図である。
【図６】従来のビット線プリチャージ電圧発生回路の一例を示す回路図である。
【符号の説明】
Ｍ１〜Ｍ２０…ＭＯＳＦＥＴ、Ｎ−ＡＭＰ，Ｐ−ＡＭＰ…差動回路、
ＩＯ…入出力回路、ＶＢＢＣ…基板バイアス制御回路、ＵＬＣ…制御回路、ＲＯＭ…リードオンリメモリ、ＤＡＣ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換器、ＩＶＣ…割り込み制御回路、ＣＧＣ…クロック発生回路、ＣＰＵ…中央処理装置、ＳＲＡＭ…スタティックメモリ、ＤＭＡＣ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモリ、ＢＵＳ…内部バス、
ＣＬＣ…論理回路、ＶＬ＆ＣＬ…配線群、ＭＡ…メモリアレイ、ＳＡ…センスアンプ、ＣＳ…カラムスイッチ、ＴＣ…カラムセクレタ、ＲＤ…ロウデコーダ、Ｍ−ＩＯ…メモリ入出力回路、ＶＢＢＭ…基板バイアス切替回路、ＩＭＶＣ…内部電源回路、ＭＭＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回路、ＩＭＶＣ…電圧変換回路、ＡＤＣＢ…アドレス、制御バス、
Ａ１〜Ａ４…差動アンプ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば電源電圧を分圧して形成された中間電圧発生回路を内蔵したダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）を含む半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭでは、ビット線をプリチャージするためやメモリセルプレートをバイアスするためにビット線電圧ＶＤＬの半分の電圧ＨＶＤＬを発生する回路が必要である。近年ＤＲＡＭの大容量化が進み、ギガビットスケールのものが設計されるようになった。このような大容量ＤＲＡＭでは、ビット線やメモリセルプレートの容量は数１００ｎＦに達するために大きな電流が供給可能な回路方式が求められている。
【０００３】
図６に従来のビット線プリチャージ電圧発生回路の例を示す。本回路は、１９９０年電子情報通信学会秋季全国大会予稿集５−２５２頁に記載されている。本回路は基本的にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるプツシュプル方式の負荷駆動回路とそれらを個々に駆動する２つの誤差増幅用差動アンプＡ１とＡ２から構成される。そして、それらの差動アンプＡ１とＡ２はさらに小さな差動アンプＡ３とＡ４の出力によりその動作電流がそれぞれ制御される構成となっている。
【０００４】
上記回路には、その出力電圧Ｖｏｕｔを決める基準電圧として、電源電圧Ｖｃｃを抵抗により分圧した２種の電圧が入力される。このうち、低い電圧Ｖ１はＰチャンネル型ＭＯＳＦＥＴを駆動する差動アンプＡ１に入力される。高い方の電圧Ｖ２はＮチャンネル型ＭＯＳＦＥＴを駆動する差動アンプＡ２に入力される。これにより、この回路の出力電圧と出力電流の関係には、図２に示すように中心部に不惑帯ができる。これは上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを通して定常的な貫通電流を防止するためである。
【０００５】
本回路では、さらに上記差動アンプＡ１，Ａ２よりデバイスのサイズも電流も小さな差動アンプＡ３，Ａ４が設けられている。これらの小さな差動アンプＡ３，Ａ４の一方の入力端子（＋）には、本回路の出力電圧Ｖｏｕｔが供給される。上記小さな差動アンプＡ３の一方の入力端子（−）には、Ｐチャンネル型ＭＯＳＦＥＴに対応したものにおいては上記電圧Ｖ１よりも更に低い電圧Ｖ３が供給され、Ｎチャンネル型ＭＯＳＦＥＴに対応したものにおいては上記電圧Ｖ２よりも更に高い電圧Ｖ４が入力される。
【０００６】
負荷電流が流れて出力電圧Ｖｏｕｔが上記小さな差動アンプＡ３の入力電圧Ｖ３よりも低下した場合、その出力信号がロウレベルとなってＮＡＮＤゲート回路の出力をハイレベルにする。これにより、Ｐチャンネル型ＭＯＳＦＥＴのゲート電圧を形成する差動アンプの動作電流を増大させ速やかに上記Ｐチャンネル型ＭＯＳＦＥＴのゲート電圧をロウレベル側に引き下げる。その結果、出力電圧Ｖｏｕｔは上昇してもとのレベルに復帰する。逆に、負荷電流が流れこんで出力電圧Ｖｏｕｔが上記小さな差動アンプＡ３の入力電圧Ｖ４よりも上昇した場合、その出力信号がハイレベルとなってＮＯＲゲート回路の出力をロウレベルにする。これにより、Ｎチャンネル型ＭＯＳＦＥＴのゲート電圧を形成する差動アンプＡ２の動作電流を増大させ速やかに上記Ｎチャンネル型ＭＯＳＦＥＴのゲート電圧をハイレベル側に引き上げる。その結果、出力電圧Ｖｏｕｔは低下してもとのレベルに復帰する。
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の回路では不惑帯を発生するためや電流切り換えレベル検知のために、４種もの正確な参照電圧Ｖ１〜Ｖ４を必要とするため抵抗が不可欠である。上記抵抗に流れる電流を小さくするために、大きな抵抗値の抵抗素子が必要となって比較的大きな面積を必要とするという問題がある。また、電流切り換えレベル検知のために、常に電流を流しておく必要があるのでその分消費電流が大きくなってしまうという問題を有するものである。
【０００８】
この発明の目的は、回路の簡素化と低消費電力化を実現した中間電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、低消費電力で高応答性の中間電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、チップ内に外部電源電圧ＶＤＤまたはそれを元に内部で発生した電圧の半分の電圧を発生する電圧発生回路を含む半導体集積回路において、該電圧発生回路は基準電圧と、プッシュプル出力回路の出力電圧を比較して上記プッシュプル出力回路の出力トランジスタを駆動する２組の差動回路から構成され、該差動回路にオフセットを持たせて上記プッシュプル出力回路に貫通電流が流れるのを防止する。上記オフセットは、差動対ＭＯＳＦＥＴのそのチャネル幅とチャネル長の比あるいは、しきい電圧が異なるようにすることにより形成する。該差動回路のバイアス電流を負荷電流に比例するようにする。
【００１０】
【発明の実施の形態】
図１には、この発明に係る電圧発生回路の一実施例の回路図が示されている。同図において、Ｐチャンネル型ＭＯＳＦＥＴは、チャンネル部分に矢印を付すことによりＮチャンネル型ＭＯＳＦＥＴと区別される。この実施例の電圧発生回路は、特に制限されないが、ダイナミック型ＲＡＭのビット線プリチャージ電圧発生回路として用いられる。
【００１１】
この実施例の電圧発生回路は、直接形態のＭＯＳＦＥＴＱ１９とＱ２０からなる分圧回路により形成された内部電圧ＶＤＬ（又は電源電圧ＶＤＤ）を１／２に分圧し、これの分圧電圧ＨＶＤＬを基準電圧として実質的に等しくされた出力電圧ＶＭＰ（ＶＰＬ）を形成する。上記出力電圧ＶＭＰは、Ｐチャンネル型の出力ＭＯＳＦＥＴＭ１とＮチャンネル型の出力ＭＯＳＦＥＴＭ１０からなる相補型のプッシュプル回路を通して出力される。
【００１２】
上記出力ＭＯＳＦＥＴＭ１とＭ１０は、差動回路Ｎ−ＡＭＰとＰ−ＡＭＰの出力電流により駆動される。この場合、出力電圧ＶＭＰが上記基準電圧ＨＶＤＬに等しくなるとき、両出力ＭＯＳＦＥＴＭ１とＭ１０を通して電源電圧ＶＤＤと回路の接地電位との間で大きな貫通電流が流れてしまうのを防止するために、本願発明では次のような工夫がなされている。
【００１３】
上記差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにオフセットΔＶが設定される。つまり、出力電圧ＶＭＰが基準電圧ＨＶＤＬより低いときには、差動回路Ｎ−ＡＭＰから出力ＭＯＳＦＥＴＭ１のゲート電圧Ｎ１をロウレベルにするような出力電流が形成されて、出力ＭＯＳＦＥＴＭ１をオン状態として出力ノードＮ１０に電流を供給して出力電圧ＶＭＰを高くする。このとき、オフセットΔＶより、出力電圧ＶＭＰ＋ΔＶ＞ＨＶＤＬになると、差動回路Ｎ−ＡＭＰは出力ＭＯＳＦＥＴＭ１のゲート電圧Ｎ１をハイレベルに引き上げるような出力電流を流すので、上記Ｐチャンネル型の出力ＭＯＳＦＥＴＭ１はオフ状態にされる。
【００１４】
逆に、出力電圧ＶＭＰが基準電圧ＨＶＤＬより高いときには、差動回路Ｐ−ＡＭＰから出力ＭＯＳＦＥＴＭ１０のゲート電圧Ｎ７をハイレベルにするような出力電流が形成されて、出力ＭＯＳＦＥＴＭ１０をオン状態として出力ノードＮ１０の電流を吸収して出力電圧ＶＭＰを低くする。このとき、オフセットΔＶより、出力電圧ＶＭＰ＋ΔＶ＜ＨＶＤＬになると、差動回路Ｐ−ＡＭＰは出力ＭＯＳＦＥＴＭ１０のゲート電圧Ｎ７をロウレベルに引き上げるような出力電流を流すので、上記Ｎチャンネル型の出力ＭＯＳＦＥＴＭ１０はオフ状態にされる。
【００１５】
この結果、ＨＶＤＬ＝ＶＭＰが等しいときには、上記のようなオフセットΔＶの存在によって、両出力ＭＯＳＦＥＴＭ１とＭ１０はオフ状態にされる。つまり、上記両差動回路Ｎ−ＡＭＰとＰ−ＡＭＰは、出力電圧ＶＭＰの変化を検知してを基準電圧ＨＶＤＬに等しく設定する際に、上記のようなオフセットΔＶの存在よって一方の出力ＭＯＳＦＥＴＭ１（又はＭ１０）がオン状態のときには、他方の出力ＭＯＳＦＥＴＭ１０（又はＭ１）がオフ状態になるように制御することとなり、図２に示した特性図のようにオフッセトΔＶに対応した不感帯を設けるようにすることができる。
【００１６】
具体的には、差動回路Ｎ−ＡＭＰにおいて、基準電圧ＨＶＤＬが入力される差動ＭＯＳＦＥＴＭ７のチャネル幅ＷＮ１を出力電圧ＶＭＰが供給される差動ＭＯＳＦＥＴＭ６のチャンネル幅ＷＮ２より小さくしている（ＭＮ１＜ＷＮ２）。これにより、差動回路Ｎ−ＡＭＰと出力ＭＯＳＦＥＴＭ１で構成される電圧フォロワの出力電圧はＨＶＤＬよりやや低くされてオフセットΔＶが持たせられる。同様に差動回路Ｐ−ＡＭＰにおいて、基準電圧ＨＶＤＬが入力される差動ＭＯＳＦＥＴＭ１６のチャネル幅ＷＰ１を出力電圧ＶＭＰが供給される差動ＭＯＳＦＥＴＭ１５のチャンネル幅ＷＰ２より小さくしている（ＭＰ１＜ＷＰ２）。これにより、差動回路Ｐ−ＡＭＰと出力ＭＯＳＦＥＴＭ１０で構成される電圧フォロワの出力電圧はＨＶＤＬよりやや高く設定されて上記オフセットΔＶが持たせられる。このようにして、図２に示すような不惑帯を有する出力電圧−出力電流特性となる。この不惑帯により、先に述べた従来技術と同様に、貫通電流を防ぐことが出来る。
【００１７】
上記差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにおいて、差動ＭＯＳＦＥＴＭ６とＭ７及びＭ１５とＭ１６のしきい値電圧はそれぞれ等しく、電流ミラー形態の負荷ＭＯＳＦＥＴＭ５とＭ４、Ｍ１３とＭ１４は、そのサイズ比が等しくされて入出力電流比は１：１のように設定されるものである。
【００１８】
この実施例では、上記のように差動回路Ｎ−ＡＭＰとＰ−ＡＭＰに流れるバイアス電流が負荷電流に比例するようにする回路が追加されている。つまり、差動回路Ｎ−ＡＭＰにおいては、出力ＭＯＳＦＥＴＭ１とゲートとソースがそれぞれ共通接続されたＭＯＳＦＥＴＭ２が上記出力ＭＯＳＦＥＴＭ１に流れる出力電流をモニタする電流検出回路として設けられ、かかる検出電流はＮチャンネル型ＭＯＳＦＥＴＭ３とＭ８からなる電流ミラー回路を介して、上記差動ＭＯＳＦＥＴＭ６とＭ７の共通ソースに流れるようにされる。つまり、差動回路Ｎ−ＡＭＰのバイアス電流（動作電流）は、ＭＯＳＦＥＴＭ９で形成された定電流に、上記電流ミラー回路のＭＯＳＦＥＴＭ８で形成された負荷電流に比例した電流が加えられる。
【００１９】
同様に、差動回路Ｐ−ＡＭＰにおいても、出力ＭＯＳＦＥＴＭ１０とゲートとソースがそれぞれ共通接続されたＭＯＳＦＥＴＭ１１が上記出力ＭＯＳＦＥＴＭ１０に流れる出力電流をモニタする電流検出回路として設けられ、かかる検出電流はＰチャンネル型ＭＯＳＦＥＴＭ１２とＭ１７からなる電流ミラー回路を介して、上記差動ＭＯＳＦＥＴＭ１５とＭ１６の共通ソースに流れるようにされる。この結果、差動回路Ｐ−ＡＭＰのバイアス電流（動作電流）は、ＭＯＳＦＥＴＭ１８で形成された定電流に、上記電流ミラー回路のＭＯＳＦＥＴＭ１７で形成された負荷電流に比例した電流が加えられる。
【００２０】
上記のような回路を付加することにより、パワーオン時や負荷動作時のように負荷電流が増加して出力電圧ＶＭＰと基準電圧ＨＶＤＬの差分が大きいとき、差動回路の電流が増加して高速に応答できるようになっている。また、この実施例回路では、従来技術のように出力の変動量をセンスするためのアンプが不要なのでその分消費電流も小さくできるという利点がある。
【００２１】
この実施例では、差動回路Ｎ−ＡＭＰとＰ−ＡＭＰにオフセットを持たせるこめに、差動ＭＯＳＦＥＴのしきい値電圧や電流ミラー比を等しくして、差動ＭＯＳＦＥＴのチャネル幅が異なるようにしたが、チャネル幅とチャネル長の比を異なるようにしても同様な効果が得られる。あるいは、差動ＭＯＳＦＥＴのしきい値電圧を異ならせるもの、あるいは電流ミラー回路からなる負荷回路の電流ミラー比を異なるようにしても同様な効果が得られる。
【００２２】
以上のように、本発明によれば、基準電圧は１つでよいので同図に示すようにＭＯＳＦＥＴＭ１９とＭ２０のような簡単な分圧回路を使用することができる。ここで、ＭＯＳＦＥＴは一般にシート抵抗が高いのでこの回路は、回路の単純さと合わせて非常に小さなレイアウト面積で実現できる。
【００２３】
以上説明したように、半導体集積回路内に外部電源電圧ＶＤＤまたはそれを元に内部で発生した電圧ＶＤＬの半分の電圧ＨＶＤＬを発生する回路を含む半導体集積回路において、該電圧発生回路は基準電圧と該出力電圧を比較する２組の差動回路とそれらの出力によりそれぞれ制御される負荷に電流を供給するＰチャンネル型の出力ＭＯＳＦＥＴおよび負荷からの電流を吸収するＮチャンネル型の出力ＭＯＳＦＥＴから構成して該差動回路にオフセットを持たせてることにより、従来のようなレベルの異なる２種の基準電圧を不要にできる。差動回路の差動ＭＯＳＦＥＴ共通ソースに付加された電流源の電流値を負荷電流に比例するようにすることにより、待機時には誤差増幅用差動回路以外に電流を流すことなく、パワーオン時や負荷動作時にのみ差動回路の電流が増加するようになるので、待機時電流を小さくすることができる。
【００２４】
図３は、本発明が適用されるシステムＬＳＩの一実施例の全体の回路ブロック図で有る。実施例の半導体集積回路装置ＣＨＩＰは、図示のような複数の回路ブロック、すなわち入出力回路Ｉ／Ｏ、基板バイアス制御回路ＶＢＢＣ、制御回路ＵＬＣ、リードオンリメモリＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ変換器ＡＤＣ、割り込み制御回路ＩＶＣ、クロック発生回路ＣＧＣを有するシステムパワーマネジメント回路ＳＰＭＣ、中央処理部ＣＰＵ、スタティックメモリＳＲＡＭ、ＤＭＡコントローラＤＭＡＣ、ダイナミック型メモリＤＲＡＭを含む。
【００２５】
それらの回路ブロックは、内部バスＢＵＳ、制御バスＣＢＵＳに結合されている。それらは半導体集積回路装置を構成すべき図示しない半導体基板に搭載される。上記システムパワーマネジメント回路ＳＰＭＣは、システムＬＳＩに搭載される各モジュールにおいて、消費される電力を制御する機能を有する。
【００２６】
半導体集積回路装置は、入出力回路Ｉ／Ｏにつながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、負論理レベルのようなリセット信号ｒｅｓｂが供給される外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３と、第２動作制御信号ｃｐｍｑが供給される第２動作制御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給されるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外部端子Ｔ６、Ｔ７、Ｔ８とを持つ。
【００２７】
特に制限されないが、電源電圧ｖｄｄは、内部回路ブロックの動作のための電源電圧とされ、１．８ボルト±０．１５ボルトのような値を取る。電源電圧ｖｃｃｄｒは、半導体集積回路装置に要求される入出力レベルに応じて、主として入出力回路Ｉ／Ｏのために設定される電源電圧であり、３．３ボルト±０．３ボルト、２．５ボルト±０．２５ボルト、及び１．８ボルト±０．１５ボルトのような値のうちの一つを取るようにされる。電位ｖｓｓは、いわゆるアース電位と称されるような回路の基準電位である。
【００２８】
図示の半導体集積回路装置は、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００２９】
半導体集積回路装置は、特に制限されないが、１．８ボルト±０．１５ボルトのような低電源電圧ｖｄｄの基でも十分な動作特性を示すように、低電源電圧可能なＣＭＯＳ構造の半導体集積回路装置とされる。
【００３０】
半導体集積回路装置に搭載されるダイナミック型メモリは、上記電源電圧ｖｄｄによって動作されても良い。しかし、この実施例の半導体集積回路装置には、ダイナミック型メモリのために、上記電源電圧ｖｄｄとともに、上記電源電圧ｖｄｄによって動作される電圧発生回路から発生される高電源電圧も利用される。ダイナミック型メモリにおいては、ダイナミック型メモリセルを選択するロウデコーダのような回路はかかる高電源電圧にて動作され、半導体集積回路装置の内部バスＢＵＳとの間に信号を入出力するような回路は低電源電圧ｖｄｄのような電源電圧によって動作される。この構成は、ダイナミック型メモリセルに与えられる情報としての電荷量を増大させる。これにより、ダイナミック型メモリの情報保持時間特性をより良好にできる。同様に、センスアンプを前記のような昇圧電圧ｖｂｓを用いたオーバードライブ方式で駆動することにより、高速な読み出し動作が可能になる。
【００３１】
中央処理部ＣＰＵは、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわち中央処理部ＣＰＵは、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【００３２】
中央処理部ＣＰＵは、リードオンリメモリＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。中央処理装置ＣＰＵは、入出力回路Ｉ／Ｏを介して入力される外部データの取り込み、制御回路ＵＬＣに対するデータの入出力、リードオンリメモリＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換器ＤＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換器によってＡ／Ｄ変換されたデータの読み出し、スタティック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡＭへのデータの読み出し、書込み、ＤＭＡコントローラＤＭＡＣの動作制御等を行う。制御バスＣＢＵＳは、中央処理部ＣＰＵによる図示の回路ブロックの動作制御のために利用され、またＤＭＡコントローラＤＭＡＣなどの回路ブロックからの状態指示信号を中央処理部ＣＰＵに伝えるために使用される。
【００３３】
中央処理部ＣＰＵは、また割り込み制御回路ＩＶＣにおける指示レジスタＲＧ５などにセットされた動作制御信号を内部バスＢＵＳを介して参照し、必要な処理を行う。中央処理部ＣＰＵは、クロック発生回路ＣＧＣから発生されるシステムクロック信号Ｃ２を受けそのシステムクロック信号Ｃ２によって決められる動作タイミング、周期をもって動作される。
【００３４】
中央処理部ＣＰＵは、クロック発生回路ＣＧＣからのシステムクロック信号Ｃ２の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても、以前のデータを保持する。
【００３５】
割り込み制御回路ＩＶＣは、外部端子Ｔ１に負論理レベルのようなリセット信号を受け、外部端子Ｔ３を介して第１動作信号ｃｍｑを受け、外部端子Ｔ４を介して第２動作制御信号ｃｐｍｑを受け、また、外部端子Ｔ２に、半導体集積回路装置の動作状態を指示する状態指示信号を出力する。割り込み制御回路ＩＶＣは、かかるリセット信号ｒｅｓｂ、動作制御信号ｃｍｑ、ｃｐｍｑ及び状態指示信号に対応してそれぞれの位置のビットが設定されるようなレジスタＲＧ５を持つ。
【００３６】
レジスタＲＧ５における状態指示信号は、内部バスＢＵＳを介して中央処理部ＣＰＵによって更新される。外部端子Ｔ３、Ｔ４を介してレジスタＲＧ５にセットされた動作制御信号ｃｍｑ、ｃｐｍｑは、前述のように、内部バスＢＵＳを介し中央処理部ＣＰＵによって参照される。
【００３７】
特に制限されないが、割り込み制御回路ＩＶＣは、その内部にダイナミック型メモリのリフレッシュ動作のための図示しないリフレッシュアドレスカウンタを持つ。割り込み制御回路ＩＶＣにおけるかかるリフレッシュアドレスカウンタは、第１、第２動作制御信号ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示されているなら、すなわち半導体集積回路装置に対して動作モードか、動作スタンバイモードが指示されているなら、クロック発生回路ＣＧＣからのシステムクロック信号に基づいて歩進され、周期的に更新されるリフレッシュアドレス情報を形成する。
【００３８】
クロック発生回路ＣＧＣは、外部端子Ｔ５を介して外部クロック信号ｃｌｋを受け、その外部クロック信号ｃｌｋに対応した周期のシステムクロック信号Ｃ２を形成する。なお、図１２では、クロック発生回路ＣＧＣと中央制御部ＣＰＵとの間の信号線が単純化されて表現されているけれども、システムクロック信号Ｃ２は、中央制御部ＣＰＵ内の図示しない回路の順序立った動作のために、一般的なプロセッサに対するクロック信号と同様に、多相信号からなると理解されたい。
【００３９】
クロック発生回路ＣＧＣによるシステムクロック信号Ｃ２の発生は、割り込み制御回路ＩＶＣからの第１及び第２動作制御信号ｃｍｑ、ｃｐｍｑに応答するモード信号ＭＯＤＥ２やイニシャル動作指示信号ＩＮＴＬのような制御信号Ｃ１及び中央処理部ＣＰＵからの制御信号Ｃ３によって制御される。動作制御信号ｃｍｑによって完全スタンバイ動作が指示されたなら、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、完全スタンバイ動作へ移行するための必要な処理動作が行われ、次いで、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック発生動作停止のための制御信号Ｃ３が発生される。
【００４０】
動作制御信号ｃｐｍｑによって動作スタンバイ動作が指示された場合は上記完全スタンバイ動作と同様に、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、動作スタンバイ動作へ移行するための必要な処理動作が行われる。この場合のその後の動作は、上記完全スタンバイ動作の場合とは異なり、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック信号の選択的出力のための制御信号Ｃ３が発生される。
【００４１】
入出力回路Ｉ／Ｏは、外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の外部端子を介して外部から供給される信号を受け、また外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。入出力回路Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタＲＧ４と図示しないデータレジスタとを持つ。
【００４２】
制御レジスタＲＧ４は、中央処理部ＣＰＵによって選択され、かつ中央処理部ＣＰＵによって、当該入出力回路Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間のデータの転送のために利用される。外部端子Ｔｉｏ１ないしＴｉｏｎのビット幅すなわち端子数と、内部バスＢＵＳのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、中央処理部ＣＰＵによる動作制御に従ってビット数変換を行う。
【００４３】
入出力回路Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、入出力回路Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記中央処理部ＣＰＵと同様に低消費電力状態にされることになる。
【００４４】
制御回路ＵＬＣは、電子システムの必要に応じて適宜に設けられる制御回路である。この制御回路ＵＬＣとしては、例えば、ハードデイスク装置におけるモータサーボコントロール、ヘッドのトラッキング制御、誤り訂正処理や、画像、音声処理における画像や音声データの圧縮伸長処理のようなのような実現すべき電子システムに応じて適宜に設けられる。制御回路のＵＬＣは、中央処理部ＣＰＵと同様にその動作がシステムクロック信号によって制御される。
【００４５】
リードオンリメモリＲＯＭは、前述のように、中央処理装置ＣＰＵによって読み出され実効されるべき命令、固定データを記憶する。
【００４６】
Ｄ／Ａ変換器ＤＡＣは、内部バスＢＵＳを介して供給されるところのアナログ信号に変換すべきデジタルデータを受けるレジスタＲＧ２を持ち、かかるデジタルデータに基づいてアナログ信号を形成する。レジスタＲＧ２は、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってデジタルデータがセットされる。Ｄ／Ａ変換器ＤＡＣのＤ／Ａ変換開始タイミング、Ｄ／Ａ変換結果の出力タイミングのようなＤ／Ａ変換動作は、システムクロック信号によって制御される。Ｄ／Ａ変換器ＤＡＣによって形成されたアナログ信号は、特に制限されないが、内部バスＢＵＳ及び入出力回路Ｉ／Ｏを介して外部端子Ｔ１ないしＴｎの所望の端子に供給される。尚、ここでは上記外部端子Ｔ１ないしＴｎを入出力兼用端子（ピン）としているが、入力用端子と出力用端子に分離して設けてもよい。
【００４７】
Ｄ／Ａ変換器ＤＡＣは、その詳細を図示しないけれども、高精度ＤＡ変換が必要とされる場合は、得るべきアナログ量の基準とするような基準電圧源もしくは基準電流源を持つようにされる。かかる基準電圧源もしくは基準電流源は、一種のアナログ回路を構成するとみなされ、第２モード及び第３モード、すなわち完全スタンバイモード、及び動作スタンバイにおいて無視し得ない電流を消費してしまう危険性を持つ。それ故にそのような場合の消費電流の低減を可能にするよう、かかる基準電圧源もしくは基準電流源に対しては、上記第２モード、第３モードにおいて、スイッチオフするようなＭＯＳＦＥＴスイッチを設定される。
【００４８】
Ａ／Ｄ変換器ＡＤＣは、外部端子Ｔ１ないしＴｎのうちの所望の端子と入出力回路Ｉ／Ｏと内部バスＢＵＳを介して供給されるようなアナログ信号を受け、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってそのＡ／Ｄ変換の開始が制御され、システムクロック信号Ｃ２に従うようなクロック制御のもとで上記アナログ信号をデイジタル信号に変換し、得られたデジタル信号をレジスタＲＧ１にセットする。
【００４９】
Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場合は、デジタル変換すべき量子化レベルの基準とされるような基準電圧源もしくは基準電流源を持つようにされる。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もしくは基準電流源もまた完全スタンバイモード、及び動作スタンバイモードにおいて無視し得ない電流を消費する危険性を持つ。それ故にその場合には、上記同様なＭＯＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電流源に適用される。
【００５０】
スタテイック型メモリＳＲＡＭは、そのメモリセルとして、その詳細は図示しないが、ＣＭＯＳスタテック型メモリセル、すなわちＣＭＯＳラッチ回路とそれに対するデータ入出力のための一対の伝送デートＭＯＳＦＥＴとからなるような構成のメモリセルを持つ。ＣＭＯＳスタテック型メモリセルは、スタテックに情報を保持し、かつ情報保持のために、著しく小さい動作電流しか必要しないという特徴を持つ。
【００５１】
かかるスタテイック型メモリＳＲＡＭは、実質上は、ＣＭＯＳスタテイック型ランダム・アクセス・メモリを構成するようにされる。すなわち、スタテイック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭＯＳスタテック型メモリセルからなるメモリアレイと、内部バスＢＵＳを介して供給されるようなロウアドレス信号をデコードしそれによってメモリアレイにおけるワード線を選択するロウ系アドレス・デコード・ドライブ回路と、カラムアドレス信号をデコードしそれによってカラム・デコード信号を形成するカラム系アドレスデコード回路と、かかるカラム・デコード信号によって動作されメモリアレイにおけるデータ線を選択しそれを共通データ線に結合させるカラムスイッチ回路と、共通データ線に結合された入出力回路と、読み出し書込み制御回路とを含む構成とされる。
【００５２】
メモリアレイに関連するかかるアドレス・デコード・ドライブ回路のような回路すなわちメモリアレイ周辺回路は、ＣＭＯＳスタテック回路から構成される。それ故に、スタテック型メモリセルＳＲＡＭは、読み出し、書込み動作が行われない情報保持動作のみだけなら、比較的低消費電力状態に置かれるととなる。なお、ＣＭＯＳスタティック型メモリは、メモリセルサイズが比較的大きくなり、その記憶容量に対する全体のサイズが比較的大きくなってしまうという考慮すべき特徴を持ち、大きな記憶容量にすることが比較的困難である。
【００５３】
ＤＭＡコントローラ、すなわちダイレクト・メモリ・アクセス・コントローラＤＭＡＣは、中央処理部ＣＰＵによってその動作が制御され、中央処理部ＣＰＵによって指示された回路ブロック間の内部バスＢＵＳを介するデータ転送を、中央処理部ＣＰＵになり代わって制御する。ＤＭＡコントローラＤＭＡＣの詳細は、独立の半導体集積回路装置として構成されるＤＭＡコントローラと実質的に同じ構成にし得るので更にの詳細な説明は行わないが、その内部のレジスタＲＧ７等に、中央処理部ＣＰＵによってセットされる転送元情報、転送先情報、データ転送量情報等の設定情報に基づいてデータ転送制御を行う。
【００５４】
ダイナミック型メモリＤＲＡＭは、そのメモリセルすなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。このダイナミック型メモリＤＲＡＭは、次に説明する。
【００５５】
図４は、この発明が適用される半導体集積回路装置に搭載されるダイナミック型メモリ（以下、単にＤＲＡＭという）の一実施例のブロック図を示している。このＤＲＡＭは、例えば上記システムＬＳＩ（半導体集積回路装置）における一つのモジュールないしは機能ユニットを構成する。
【００５６】
図示のＤＲＡＭは、特に制限されないが、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能される。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路、タイミング発生回路及びカラムセレクタＴＣ１、ロウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１からなる。
【００５７】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−Ｉ／Ｏは、内部バスＢＵＳに結合されるポートをその内部に持つ。
【００５８】
ＤＲＡＭは、また、配線群ＶＬ＆ＣＬを介して基板バイアス制御回路ＶＢＢＣに結合される基板バイアス切替回路ＶＢＢＭ、内部電源回路ＩＭＶＣ、内部動作制御信号ｍｑ、ｐｍｑ、リセット信号ｒｅｓｂ、及び制御バスＣＢＵＳを介しての各種動作制御信号を受けるメモリ制御回路ＭＭＣ、及び電源初期化回路ＶＩＮＴＣを持つ。上記内部電源回路ＩＭＶＣには、前記昇圧回路、負電圧発生回路のようなチャージポンプ回路も含まれる。
【００５９】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ１）は、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタ（ＴＣ１）はバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００６０】
図示のＤＲＡＭにおいて、上記メモリマットやその選択回路等は、独立のＣＭＯＳ型半導体集積回路装置として構成される公知のＤＲＡＭのそれとほとんど同じにされる。それ故にその内部構成についての詳細な説明は避けることとするが、その概略を説明すると以下のようになる。
【００６１】
メモリセルアレイＭＡ１のようなメモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。
【００６２】
メモリセルを構成する選択ＭＯＳＦＥＴは、Ｐ型単結晶シリコンからなるような半導体基板上に形成されたＰ型ウエル領域ＰＷＥＬＬ１にそのＮ型ソース領域及びＮ型ドレイン領域が形成されたような構造をとる。特に制限されないが、比較的低不純物濃度にされたＮ型分離用半導体領域によって半導体基板から電気的に分離されるようにされている。かかる分離領域は回路の電源端子ｖｄｄのような正電位にされる。上記Ｎ型分離用半導体領域は、α粒子などに起因してＰ型半導体基板中に発生するような望ましくないキャリヤから、Ｐ型ウエル領域ＰＷＥＬＬ１を保護するように作用する。
【００６３】
メモリセルが形成されるＰ型ウエル領域ＰＷＥＬＬ１は、ＤＲＡＭ内の内部電源回路ＩＭＶＣによって形成される負電位の基板バイアス電圧ｖｂｂが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００６４】
Ｐ型ウエル領域ＰＷＥＬＬ１上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位ｖｐｌが与えられる。
【００６５】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣによって形成されるところの回路の電源電圧ｖｄｄの半分に等しいような中間電位にされる。このような電圧変換回路ＩＭＶＣにおいて、前記図１の実施例のような電圧発生回路が採用される。
【００６６】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位ｖｐｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００６７】
タイミング発生及びカラムセレクタＴＣ１のようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路ＣＳ１のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００６８】
ロウデコーダＲＤ１のようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００６９】
ビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ｖｄｄのほぼ半分の電圧に等しいようなレベルにプリチャージする。このビット線プリチャージ回路に供給されるプリチャージ電圧は、前記図１の実施例のような電圧発生回路が採用される。
【００７０】
センスアンプＳＡ０、ＳＡ１のようなセンスアンプは、ロウデコーダが活性化された後にＴＣ１のようなタイミング発生及びカラムセレクタ回路から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００７１】
単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のｐＭＯＳと、同様にゲート・ドレインが交差接続された一対のｎＭＯＳとをもつ。一対のｐＭＯＳのドレイン及び一対のｎＭＯＳのドレインは対応する対のビット線に結合される。一対のｐＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位が与えられる。同様に一対のｎＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００７２】
上記動作電圧は、ビット線のハイレベルに対応した例えば電源電圧ｖｄｄと、それよりも電圧にされた昇圧電圧ｖｂｓとが用いられる。センスアンプが増幅動作を開始し、ハイレベルに立ち上げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記昇圧電圧ｖｂｓによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式が採用される。上記ビット線の電位が所望の電位ｖｄｄ付近に到達すると、センスアンプの動作電圧は本来のビット線のハイレベルに対応した電源電圧ｖｄｄに切り替えられる。
【００７３】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、メモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００７４】
カラムスイッチ回路ＣＳ１のようなカラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線が選択され、メモリ内部バスＩＯＢに結合される。
【００７５】
メモリ入出力回路Ｍ−ＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路Ｍ−ＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００７６】
メモリ制御回路ＭＣＣは、半導体集積回路装置の内部第１、第２動作制御信号ｍｑ、ｐｍｑ、及びリセット信号ｒｅｓｂを受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、特に制限されないが、第１動作制御信号ｍｑ及び第２動作制御信号ｐｍｑを受け、それに応じて内部動作制御信号ｂｂｃｚを形成する第１制御論理回路ＭＳＷと、第１動作制御信号ｍｑ及びリセット信号ｒｅｓｂを受けそれに応じて実質的な初期化制御信号ｉｎｔｇｂを形成する第２制御論理回路ＶＩＮＴとを持つ。
【００７７】
基板バイアス切替回路ＶＢＢＭは、基板バイアス制御回路ＶＢＢＣから線群ＶＬ＆ＣＬを介して種々のバイアス電圧ｖｂｐ、ｖｂｎ、ｖｂｐｇ、ｖｂｎｇ、及び制御信号ｖｂｃｐ、ｖｂｃｎを受け、またメモリ制御回路ＭＣＣから制御信号ｂｂｃｚを受け、それらバイアス電圧と、制御信号による動作制御のもとでＤＲＡＭ内の所要の回路部にバイアス電圧を供給する。
【００７８】
電圧変換回路ＩＭＶＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳＳとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ｖｂｂ、プレート電圧ｖｐｌ及びワード線の選択レベルを設定するための昇圧電圧ｖｄｈ、センスアンプのオーバードライブ用の昇圧電圧ｖｂｓのような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ｖｂｂは、モジュールとしてのＤＲＡＭ内の該回路ＩＭＶＣ内において形成される。負電位レベルのバイアス電圧ｖｂｂ及び昇圧電圧ｖｄｈ，ｖｂｓを形成する回路は、上記のように低電源電圧でも所望の負電圧を形成するよう工夫されている。
【００７９】
この実施例のようにバイアス電圧ｖｂｂを独立的に形成する構成は、ダイナミック型メモリセルから読み出される情報信号が微小レベルであり、その微小レベルを乱さないようにｐ型ウエル領域ｐｗｅｌｌ１の電位変動を抑制する上で有利である。かかるバイアス電圧ｖｂｂ形成用の回路は、メモリセルアレイからそのｐ型ウエル領域ｐｗｅｌｌ１に流れる不所望なリーク電流が一般的に小さいものであり、それに応じその出力能力も比較的小さいもので良いことから、それ自体の消費電力も十分に小さくし得るものである。
【００８０】
電源初期化回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる動作制御のもとで、ＤＲＡＭ回路の初期化を行う。電源初期化回路ＶＩＮＴＣの構成例及び初期化動作の詳細は、本願発明には直接関係がないでのその詳細な説明は省略する。
【００８１】
上の記載において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に替えたり、オキサイドを他の絶縁体に替えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００８２】
図５には、上記メモリセルアレイとワード線選択回路の一実施例の回路図が示されている。同図においては、メモリアレイ部に含まれるビット線のイコライズ＆プリチャージ回路も合わせて描かれている。同図のメモリマットは、上記バンクアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表として例示的に示されている。バンク（メモリマット）＃ｊに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋１，ＷＬｎが代表として例示的に示されている。
【００８３】
ワード線ＷＬ０とビット線ＢＬｍとの交点に設けられたメモリセルを例にして説明すると、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、記憶キャパシタＣｓの一方の電極である蓄積ノードＮｓに接続される。そして、記憶キャパシタＣｓの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧ＶＰＬが印加される。このプレート電圧ＶＰＬは、前記図１のよな電圧発生回路で形成される。
【００８４】
上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。例えば、ワード線ＷＬｍとそれと隣接するワード線ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線のうちの一方のビット線ＢＬｍとの交点にメモリセルが設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの他方のビット線／ＢＬｍとの交点にメモリセルが設けられる。このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する２本のワード線を一対として、かかる２本のワード線毎にそれぞれ設けられる２個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。
【００８５】
上記相補ビット線ＢＬｍ，／ＢＬｍには、イコライズ＆プリチャージ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレベルとロウレベル（又はロウレベルとハイレベル）を短絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧ＶＭＰを上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給される。つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号ＢＬＥＱｊがハイレベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャージとイコライズ動作を行わせる。上記ハーフプリチャージ電圧ＶＭＰは、前記図１の電圧発生回路が用いられる。
【００８６】
上記複数のワード線ＷＬ０〜ＷＬｎに対応して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられる。同図では、そのうちワード線ＷＬｍに対応したワード線駆動回路ＷＤｍの具体的回路が代表として例示的に示されている。上記ワード線駆動回路ＷＤｍには、そのソースが前記昇圧回路からなる昇圧電源ＶＤＨに接続されたＰチャンネル型ＭＯＳＦＥＴＱ６と、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成されたＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥＴＱ６とＱ７のドレインが共通接続され出力端子を構成し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥＴＱ６とＱ７のゲートは、共通接続されて入力端子を構成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選択信号が供給される。
【００８７】
上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の入力端子と上記昇圧電源ＶＤＨとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられる。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の出力端子に接続される。上記プリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＷＰＨが供給される。このプリチャージ信号ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨを動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号ＷＰＨを形成する。
【００８８】
上記ＭＯＳＦＥＴＱ１４は、レベルリミッタ用のＭＯＳＦＥＴである。図示しないセンスアンプが電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電源電圧Ｖｄｄ＋Ｖthに形成される。ここで、Ｖthはアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄのようなハイレベルの信号をレベル損失なくキャパシタＣｓに伝えるようにされる。
【００８９】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 所定の基準電圧が第１の入力端子に供給された第１と第２の差動回路の出力電圧がそれぞれゲートに供給され、ソースに上記基準電圧より大きくされた第１電圧と小さくされた第２電圧がそれぞれ供給され、ドレインが出力端子に接続された第１導電型と第２導電型の第１と第２の出力ＭＯＳＦＥＴより上記基準電圧に対応した出力電圧を形成し、上記第１と第２の差動回路のオフセットにより上記第１と第２の出力ＭＯＳＦＥＴが共にオン状態になるのを防止することにより、レベルの異なる２種の基準電圧が不要となり、回路の簡素化と低消費電力化を図ることができるという効果が得られる。
【００９０】
（２） 上記第１電圧を電源電圧とし、上記第２電圧は回路の接地電位として所定の基準電圧は、上記電源電圧を１／２にした電圧とすることにより、電源電圧に対して１／２に設定された内部電圧が簡単な構成でしかも低消費電力で形成することが出来るという効果が得られる。
【００９１】
（３） 上記第１又は第２の差動回路のバイアス電流を出力電流に比例した帰還経路を設けることにより、待機時には誤差増幅用差動回路以外に電流を流すことなく、パワーオン時や負荷動作時にのみ差動回路の電流が増加するようになるので、高感度化を図りつつ待機時電流を小さくすることができるという効果が得られる。
【００９２】
（４） 第１と第２の差動回路のオフセットは、差動対の入力ＭＯＳＦＥＴのチャンネル幅とチャンネル長の比又はしきい値電圧が異なるようにして設定することにより、簡単でしかも所望のオフセットの設定可能になるという効果が得られる。
【００９３】
（５） ダイナミック型ＲＡＭにおける相補ビット線に与えられるプリチャージ電圧又は上記メモリセルの他方電極に与えられる所定の電圧を形成することより、ダイナミック型ＲＡＭの回路の簡素化と低消費電力化を図ることができるという効果が得られる。
【００９４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、中間電圧は、電源電圧又はこれを元に内部で形成された降圧電圧を前記のような抵抗手段の他キャパシタを用いて形成したものであってもよい。あるいは、シリコンバンドギャップを利用して形成された定電圧又は、この定電圧を基に形成された定電流を利用して上記基準電圧を形成されるものであってもよい。この発明は、半導体集積回路装置に搭載される中間電圧発生回路として広く利用できるものである。
【００９５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、所定の基準電圧が第１の入力端子に供給された第１と第２の差動回路の出力電圧がそれぞれゲートに供給され、ソースに上記基準電圧より大きくされた第１電圧と小さくされた第２電圧がそれぞれ供給され、ドレインが出力端子に接続された第１導電型と第２導電型の第１と第２の出力ＭＯＳＦＥＴより上記基準電圧に対応した出力電圧を形成し、上記第１と第２の差動回路のオフセットにより上記第１と第２の出力ＭＯＳＦＥＴが共にオン状態になるのを防止することにより、レベルの異なる２種の基準電圧が不要となり、回路の簡素化と低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係る電圧発生回路の一実施例を示す回路図である。
【図２】この発明と従来の電圧発生回路の動作を説明するための特性図である。
【図３】本発明が適用されるシステムＬＳＩの一実施例を示す全体の回路ブロック図である。
【図４】この発明が適用される半導体集積回路装置に搭載されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図５】図４のダイナミック型ＲＡＭのメモリセルアレイ部の一実施例を示す回路図である。
【図６】従来のビット線プリチャージ電圧発生回路の一例を示す回路図である。
【符号の説明】
Ｍ１〜Ｍ２０…ＭＯＳＦＥＴ、Ｎ−ＡＭＰ，Ｐ−ＡＭＰ…差動回路、
ＩＯ…入出力回路、ＶＢＢＣ…基板バイアス制御回路、ＵＬＣ…制御回路、ＲＯＭ…リードオンリメモリ、ＤＡＣ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換器、ＩＶＣ…割り込み制御回路、ＣＧＣ…クロック発生回路、ＣＰＵ…中央処理装置、ＳＲＡＭ…スタティックメモリ、ＤＭＡＣ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモリ、ＢＵＳ…内部バス、
ＣＬＣ…論理回路、ＶＬ＆ＣＬ…配線群、ＭＡ…メモリアレイ、ＳＡ…センスアンプ、ＣＳ…カラムスイッチ、ＴＣ…カラムセクレタ、ＲＤ…ロウデコーダ、Ｍ−ＩＯ…メモリ入出力回路、ＶＢＢＭ…基板バイアス切替回路、ＩＭＶＣ…内部電源回路、ＭＭＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回路、ＩＭＶＣ…電圧変換回路、ＡＤＣＢ…アドレス、制御バス、
Ａ１〜Ａ４…差動アンプ。
Claims (5)
- 所定の基準電圧が第１の入力端子に供給された第１と第２の差動回路と、
上記第１の差動回路の出力電圧がゲートに供給され、ソースに上記基準電圧より大きくされた第１電圧が供給され、ドレインが出力端子に接続された第１導電型の第１の出力ＭＯＳＦＥＴと、
上記第２の差動回路の出力電圧がゲートに供給され、ソースに上記基準電圧より小さくされた第２電圧が供給され、ドレインが上記出力端子に接続された第２導電型の第２の出力ＭＯＳＦＥＴとを備え、
上記第１と第２の差動回路の第２の入力端子には上記出力端子と接続されて、上記出力端子から上記基準電圧に対応した出力電圧を形成し、
上記第１と第２の差動回路にオフセットを持たせて、かかるオフセットにより上記第１と第２の出力ＭＯＳＦＥＴが共にオン状態になるのを防止するようにしてなる電圧発生回路と含み、
上記第１又は第２の差動回路は、出力電流に比例したバイアス電流を流すカレントミラー回路からなる電流帰還経路を有する半導体集積回路装置。 - 請求項１において、
上記第１電圧は電源電圧であり、上記第２電圧は回路の接地電位であり、
上記所定の基準電圧は、上記電源電圧を１／２にした電圧であることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
第１と第２の差動回路のオフセットは、差動対の入力ＭＯＳＦＥＴのしきい値電圧が同じで、そのチャンネル幅とチャンネル長の比が異なるようにして設定されるものであることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
第１と第２の差動回路のオフセットは、差動対の入力ＭＯＳＦＥＴのチャンネル幅とチャンネル長の比が等しくし、そのしきい値電圧を異なるようにして設定されるものであることを特徴とする半導体集積回路装置。 - 請求項３又は４において、
複数のワード線と複数の相補ビット線対と、
上記ワード線と上記相補ビット線の一方との間に設けられ、ゲートが上記ワード線に接続され、一方のソース，ドレインが対応する上記一方の相補ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが一方の電極に接続され、他方の電極に所定の電圧が印加されてなる記憶キャパシタからなるダイナミック型メモリセルと、
上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、動作電圧側の増幅部を構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、接地電位側の増幅部を構成する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセンスアンプを含むダイナミック型ＲＡＭを更に備え、
上記電圧発生回路は、
上記相補ビット線に与えられるプリチャージ電圧又は上記ダイナミック型メモリセルの他方電極に与えられる所定の電圧を形成することを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17662999A JP3849835B2 (ja) | 1999-06-23 | 1999-06-23 | 半導体集積回路装置 |
| US09/599,733 US6339318B1 (en) | 1999-06-23 | 2000-06-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17662999A JP3849835B2 (ja) | 1999-06-23 | 1999-06-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001006361A JP2001006361A (ja) | 2001-01-12 |
| JP3849835B2 true JP3849835B2 (ja) | 2006-11-22 |
Family
ID=16016932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17662999A Expired - Fee Related JP3849835B2 (ja) | 1999-06-23 | 1999-06-23 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6339318B1 (ja) |
| JP (1) | JP3849835B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445245B1 (en) * | 2000-10-06 | 2002-09-03 | Xilinx, Inc. | Digitally controlled impedance for I/O of an integrated circuit device |
| IT1319037B1 (it) * | 2000-10-27 | 2003-09-23 | St Microelectronics Srl | Circuito di lettura di memorie non volatili |
| JP2002324393A (ja) * | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6548995B1 (en) * | 2002-01-17 | 2003-04-15 | Silicon Storage Technology, Inc. | High speed bias voltage generating circuit |
| KR100464435B1 (ko) * | 2002-11-08 | 2004-12-31 | 삼성전자주식회사 | 저 전력의 하프 전압 발생 장치 |
| KR100485796B1 (ko) * | 2003-01-23 | 2005-04-28 | 삼성전자주식회사 | 부스팅 회로 |
| US7078965B2 (en) * | 2004-04-26 | 2006-07-18 | World Energy Labs (2), Inc. | Servo balancing among driver devices |
| JP4299596B2 (ja) * | 2003-06-30 | 2009-07-22 | エルピーダメモリ株式会社 | プレート電圧発生回路 |
| TWI355792B (en) * | 2003-08-29 | 2012-01-01 | Rohm Co Ltd | Power supply and electronic device having same |
| JP4176002B2 (ja) * | 2003-12-15 | 2008-11-05 | 株式会社リコー | 定電圧電源装置 |
| GB0413152D0 (en) * | 2004-06-14 | 2004-07-14 | Texas Instruments Ltd | Duty cycle controlled CML-CMOS converter |
| CN100351131C (zh) * | 2004-08-26 | 2007-11-28 | 上海百顺锁业有限公司 | 一种自行车转向锁的锁紧件 |
| DE102004043034A1 (de) | 2004-09-06 | 2006-03-09 | Infineon Technologies Ag | Integrierte Schaltung zur Regelung eines Spannungsgenerators |
| US7102393B2 (en) * | 2004-09-30 | 2006-09-05 | Exar Corporation | Detection of a closed loop voltage |
| US20060077002A1 (en) * | 2004-10-08 | 2006-04-13 | White Richard T | Apparatus and methods for saving power and reducing noise in integrated circuits |
| KR100693783B1 (ko) * | 2004-11-04 | 2007-03-12 | 주식회사 하이닉스반도체 | 내부전원 발생장치 |
| US20070069808A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Internal voltage generator |
| JP2008005138A (ja) * | 2006-06-21 | 2008-01-10 | Nec Electronics Corp | 半導体装置及び信号処理システム |
| US8488396B2 (en) * | 2010-02-04 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual rail static random access memory |
| US8222918B1 (en) * | 2010-09-21 | 2012-07-17 | Xilinx, Inc. | Output driver and method of operating the same |
| US8559906B2 (en) * | 2011-06-24 | 2013-10-15 | Northrop Grumman Systems Corporation | System and method for providing a carbon nanotube mixer |
| JP7200850B2 (ja) | 2019-06-27 | 2023-01-10 | 株式会社デンソー | 回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690655B2 (ja) | 1987-12-18 | 1994-11-14 | 株式会社東芝 | 中間電位発生回路 |
| US5019729A (en) * | 1988-07-27 | 1991-05-28 | Kabushiki Kaisha Toshiba | TTL to CMOS buffer circuit |
| EP0452675B1 (en) * | 1990-03-15 | 1996-05-22 | Fujitsu Limited | Buffer circuit for logic level conversion |
| JPH0442313A (ja) | 1990-06-08 | 1992-02-12 | Toshiba Corp | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 |
| JPH04119589A (ja) * | 1990-09-11 | 1992-04-21 | Toshiba Corp | 中間電位発生回路およびこれを用いたダイナミック型半導体記憶装置 |
| EP1564947B1 (en) * | 1993-11-29 | 2006-12-27 | Fujitsu Limited | Electronic system for terminating bus lines |
| US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
-
1999
- 1999-06-23 JP JP17662999A patent/JP3849835B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-23 US US09/599,733 patent/US6339318B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001006361A (ja) | 2001-01-12 |
| US6339318B1 (en) | 2002-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3849835B2 (ja) | 半導体集積回路装置 | |
| US6906575B2 (en) | Semiconductor integrated circuit device | |
| US6285622B1 (en) | Semiconductor device | |
| US4775959A (en) | Semiconductor integrated circuit device having back-bias voltage generator | |
| US7227769B2 (en) | Semiconductor memory | |
| US7606097B2 (en) | Array sense amplifiers, memory devices and systems including same, and methods of operation | |
| JPH10135424A (ja) | 半導体集積回路装置 | |
| US10825487B2 (en) | Apparatuses and methods for generating a voltage in a memory | |
| JPH10312685A (ja) | 半導体記憶装置 | |
| JPH02101694A (ja) | 半導体記憶装置と半導体記憶装置の動作方法 | |
| JPH0935475A (ja) | 半導体メモリ装置のサブワードラインドライバ | |
| JPH09147557A (ja) | 半導体記憶装置および半導体装置 | |
| JP2000207884A (ja) | 半導体集積回路装置 | |
| US8111570B2 (en) | Devices and methods for a threshold voltage difference compensated sense amplifier | |
| KR100224959B1 (ko) | 다이나믹 랜덤 액세스 메모리 | |
| TW459230B (en) | Static RAM having word line driving circuitry shared by all the memory cells provided therein | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| EP0195631A2 (en) | Semiconductor memory | |
| US6614270B2 (en) | Potential detecting circuit having wide operating margin and semiconductor device including the same | |
| KR960005351B1 (ko) | 반도체 메모리 소자 | |
| JP3410914B2 (ja) | 半導体集積回路 | |
| US5023842A (en) | Semiconductor memory having improved sense amplifiers | |
| KR100335267B1 (ko) | 센싱전류의소모를줄이는반도체메모리장치 | |
| US5331595A (en) | Semiconductor memory device having IO line pair to be equalized and divided into blocks and operating method thereof | |
| JP4127452B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060823 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |