JP4207865B2 - インピーダンス変換回路、駆動回路及び制御方法 - Google Patents

Description

本発明は、インピーダンス変換回路、駆動回路及びインピーダンス変換回路の制御方法に関する。

従来より、携帯電話機等の電子機器に用いられる液晶パネル（広義には電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

さて、アクティブマトリクス方式の液晶パネルでは、該液晶パネルのデータ線を駆動するデータドライバ（広義には駆動回路）の中に、出力バッファとしてインピーダンス変換回路を設けることが望ましい。インピーダンス変換回路は、演算増幅器を含み、高い駆動能力により、データ線に安定して電圧供給することができる。

このインピーダンス変換回路は、階調データ（広義にはデータ）に対応した階調電圧をデータ線に供給する。この際、予め生成された複数の階調電圧の中から階調データに対応した階調電圧を選択し、該階調電圧が入力されたインピーダンス変換回路がデータ線を駆動する。

このようにデータ線を駆動するインピーダンス変換回路は、データ線毎に設けられる。そのため、複数のインピーダンス変換回路は、データ線の並び方向に対し、図２２に示すように配置される。

図２２の場合では、基準電圧発生回路８００が、６ビットの階調データに対応した複数の階調電圧Ｖ０〜Ｖ６３を発生する。基準電圧発生回路８００は、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を抵抗素子により分圧し、複数の階調電圧Ｖ０〜Ｖ６３を生成する。

こうして生成された複数の階調電圧Ｖ０〜Ｖ６３を各インピーダンス変換回路に供給するために、複数の階調電圧が供給される階調電圧信号線群が、データ線の並び方向に延びるように配置される。各インピーダンス変換回路の入力は、階調データに対応して階調電圧信号線群のいずれかに電気的に接続される。
特開２００３−２３３３５４号公報

ところで、液晶パネルの表示画像の高品質化のため、多階調化が要求される。この多階調化は、階調電圧の種類を増加させることを意味する。従って、図２２に示す階調電圧信号線群の信号線数が増加することを意味する。そのため、多階調化が進むと、図２２に示す階調電圧信号線群の配線領域幅ＷＤがますます大きくなる。

例えば１ドット当たりの階調データが６ビットの場合（６４階調の場合）に、配線領域幅ＷＤを考える。例えば図２３（Ｂ）に示す場合には、隣接する階調電圧信号線の配線間容量が最小となるように、各階調電圧信号線が交互に１層配線層、２層配線層が用いられる。この場合、図２３（Ａ）に示すように、各信号線の幅が１．２５μｍ、デザインルール上の配線間が０．３μｍであるものとする。このとき、配線領域幅ＷＤは、ほぼ１００μｍ（≒１．２５μｍ×６４＋０．３μｍ×６３）となる。そのため、１ドット当たりの階調データのビット数を増やして例えば２５６階調とした場合、配線領域幅ＷＤは、ほぼ４００μｍにまで達してしまう。

このように階調電圧信号線群の配線領域は、データ線の並び方向に延びる一方、その幅は多階調化に伴って大きくなる。このようにデータドライバの全体の面積に対し、階調電圧信号線群の配線領域が占める割合が高い。そのため、多階調化に伴い、階調電圧信号線群の配線領域が占める割合がますます高くなり、レイアウト面積の増大等によって高コスト化を招く。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調数を維持しながら階調電圧信号線数を削減できるインピーダンス変換回路、駆動回路及びインピーダンス変換回路の制御方法を提供することにある。

上記課題を解決するために本発明は、（ｊ＋ｋ）（ｊ、ｋは正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧を入力電圧として受け、該入力電圧の電位を変化させた２^ｋ種類の電圧のうち前記階調データの下位ｋビットのデータに対応した電圧を出力電圧として出力するインピーダンス変換回路に関係する。

本発明においては、（ｊ＋ｋ）ビットの階調データの上位ｊビットのデータに対応した２^ｊ種類の電圧のいずれかを入力電圧として受け、インピーダンス変換回路が、該入力電圧を基準に、２^ｋ種類の電圧の中から階調データの下位ｋビットに対応した電圧を出力電圧とする。このため、入力電圧を、２^ｊ種類の階調電圧の中から選択できればよい。これにより、階調数を維持しながら階調電圧信号線数を削減できるので、発生させるべき階調電圧の種類を減らすことができる。そして、発生した階調電圧が供給される階調電圧信号線の数を削減でき、配線領域幅を狭くすることができるようになる。この結果、階調電圧信号線群の配線領域の占める割合を低く抑えることができる。即ち、階調数が多くなっても、インピーダンス変換回路が適用されたデータドライバのチップ面積を小さくでき、低コスト化を図ることができる。

また本発明に係るインピーダンス変換回路では、その入力に前記入力電圧が供給されるボルテージフォロワ接続された演算増幅器と、前記演算増幅器の出力を前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧を基準に前記演算増幅器の不感帯幅だけ異なる電圧を前記出力電圧として出力することができる。

また本発明に係るインピーダンス変換回路では、前記演算増幅器が、各トランジスタのソースに第１の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、前記第１の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定され、前記第２の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定されてもよい。

本発明に係る演算増幅器は、本来であれば出力の不感帯がないように設計される。しかしながら本発明においては、意図的に不感帯が存在する構成を採用してこの不感帯を積極的に利用するようにしたので、簡素な構成で、１つの入力電圧に対して２種類の出力電圧を出力できるようになる。そのため、このインピーダンス変換回路をデータドライバのインピーダンス変換手段に適用することで、発生させるべき階調電圧の種類を２分の１に削減できるようになる。

また本発明に係るインピーダンス変換回路では、その入力に前記入力電圧が供給され前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに対応した不感帯幅が定められるボルテージフォロワ接続された演算増幅器と、前記演算増幅器の出力を前記階調データの前記下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧に対して前記演算増幅器の不感帯幅だけ異なる電圧を前記出力電圧として出力することができる。

また本発明に係るインピーダンス変換回路では、前記演算増幅器が、各トランジスタのソースに第１の電流源から電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、前記第１の差動トランジスタ対の前記入力側トランジスタの第１の入力側電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第１の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて前記第１の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更し、前記第２の差動トランジスタ対の前記入力側トランジスタの第２の入力側電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第２の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて前記第２の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更することができる。

本発明によれば、差動トランジスタ対を構成する電流駆動能力の差を階調データに基づいて変更することで、不感帯幅を変更できるようにしたので、簡素な構成で１つの入力電圧に対して４種類以上の電圧を出力できるインピーダンス変換回路を提供できる。これにより、このインピーダンス変換回路が適用されたデータドライバのチップ面積を更に小さくでき、より一層の低コスト化を図ることができるようになる。

また本発明に係るインピーダンス変換回路では、前記第１導電型差動増幅回路が、そのゲートに前記入力電圧が供給される第１の補助トランジスタを含み、前記第１の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第１の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続され又は電気的に遮断されてもよい。

また本発明に係るインピーダンス変換回路では、前記第２導電型差動増幅回路が、そのゲートに前記入力電圧が供給される第２の補助トランジスタを含み、前記第２の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第２の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されてもよい。

また本発明に係るインピーダンス変換回路では、前記第１導電型差動増幅回路が、そのゲートに前記出力電圧が供給される第３の補助トランジスタを含み、前記第３の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第１の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されてもよい。

また本発明に係るインピーダンス変換回路では、前記第２導電型差動増幅回路が、そのゲートに前記出力電圧が供給される第４の補助トランジスタを含み、前記第４の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第２の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されてもよい。

本発明においては、階調データの下位（ｋ−１）ビットのデータに基づいて、差動トランジスタ対を構成するトランジスタのいずれかと並列に接続又は遮断され、入力電圧又は出力電圧がゲート電圧となる補助トランジスタが設けられる。これにより、差動トランジスタ対を構成する両トランジスタの電流駆動能力の差を容易に変更できるようになる。このため、簡素な構成で、１つの入力電圧に対して４種類以上の電圧を出力できるインピーダンス変換回路を提供できる。

また本発明に係るインピーダンス変換回路では、前記出力電圧設定回路が、プリチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも高電位のプリチャージ電圧に設定し、ディスチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも低電位のディスチャージ電圧に設定することができる。

また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、上記のいずれか記載のインピーダンス変換回路とを含み、前記出力電圧を、前記複数のデータ線のいずれかに供給する駆動回路に関係する。

また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、上記のいずれか記載のインピーダンス変換回路とを含み、駆動期間の初めの第１の期間において、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージし、前記駆動期間の前記第１の期間後の第２の期間において、前記演算増幅器が前記出力電圧を、前記複数のデータ線のいずれかに供給すること駆動回路に関係する。

また本発明に係る駆動回路では、更に、第１及び第２の電源電圧の間の電圧を分圧した２^ｊ種類の電圧を生成する基準電圧発生回路を含むことができる。

本発明によれば、階調数を維持しながら階調電圧信号線数を削減できるインピーダンス変換回路を含む駆動回路を提供できる。そのため、駆動回路のチップ面積を小さくでき、該駆動回路の低コスト化を実現させることができる。

また本発明は、ｐ（ｐは２以上の正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、２^ｐ種類の電圧の中から前記階調データの上位（ｐ−１）ビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージした後に、前記演算増幅器が、前記入力電圧に対して前記演算増幅器の不感帯幅だけ異なる電圧を出力するインピーダンス変換回路の制御方法に関係する。

また本発明は、（ｊ＋ｋ）（ｊ、ｋは正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージした後に、前記演算増幅器が、前記入力電圧を基準に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに対応した不感帯幅だけ異なる電圧を出力電圧として出力するインピーダンス変換回路の制御方法に関係する。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態のインピーダンス変換回路が適用された液晶装置のブロック図の例を示す。

この液晶装置（広義には表示装置）５１０は、液晶パネル（広義には表示パネル）５１２、データドライバ（データ線駆動回路）５２０、走査ドライバ（走査線駆動回路）５３０、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで液晶パネル（広義には表示パネル、電気光学装置）５１２は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線）と、複数の走査線及び複数のデータ線により特定される複数の画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極は走査線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はデータ線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極（コモン電極）ＶＣＯＭとの間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられるコモン電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データドライバ５２０は、階調データに基づいて液晶パネル５１２のデータ線Ｓ_１〜Ｓ_Ｎを駆動する。一方、走査ドライバ５３０は、液晶パネル５１２の走査線Ｇ_１〜Ｇ_Ｍを順次走査する。

コントローラ５４０は、図示しない中央演算処理装置（Central Processing Unit）等のホストにより設定された内容に従って、データドライバ５２０、走査ドライバ５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データドライバ５２０及び走査ドライバ５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭのコモン電圧の極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧や、対向電極ＶＣＯＭのコモン電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データドライバ５２０、走査ドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部を液晶パネル５１２上に形成してもよい。

１．１ データ線駆動回路
図２に、図１のデータドライバ５２０の構成例を示す。

データドライバ５２０は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、基準電圧発生回路５２７、ＤＡＣ５２８（ディジタル・アナログ変換回路。広義には電圧選択回路）、出力バッファ５２９を含む。

シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）（広義には、ディジタルデータ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。

基準電圧発生回路５２７は、各基準電圧（階調電圧）が各階調データに対応した複数の基準電圧（階調電圧）を生成する。基準電圧発生回路５２７は、ガンマ補正抵抗を含み、ガンマ補正抵抗の両端の電圧を抵抗素子により分圧した電圧を階調電圧として出力する。従って、抵抗素子の抵抗比を変更することで、階調データに対応した階調電圧を調整でき、いわゆるガンマ補正を実現できる。

ＤＡＣ５２８は、各データ線に供給すべきアナログの階調電圧を生成する。具体的にはＤＡＣ５２８は、基準電圧発生回路５２７で生成された複数の階調電圧の中から、ラインラッチ５２６からのデジタルの階調データ（ディジタルデータ）に基づいて、いずれか１つの階調電圧を選択し、デジタルの階調データ（ディジタルデータ）に対応するアナログの階調電圧として出力する。

出力バッファ５２９は、ＤＡＣ５２８からの階調電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、データ線毎に設けられたインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎを含み、各インピーダンス変換回路が、ＤＡＣ５２８からの階調電圧をインピーダンス変換して、各データ線に出力する。各インピーダンス変換回路は、ボルテージフォロワ接続の演算増幅器（オペアンプ）を用いて構成される。

１．２ 走査ドライバ
図３に、図１の走査ドライバ５３０の構成例を示す。

走査ドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２． インピーダンス変換回路
本実施形態におけるインピーダンス変換回路を用いることで、階調数を維持しながら階調電圧信号線数を削減できる。

図４に、本実施形態におけるデータドライバの要部の構成例を示す。但し、図２に示すデータドライバ５２０と同一部分には同一符号を付し、適宜説明を省略する。

基準電圧発生回路５２７は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、システム電源電圧ＶＤＤ（第１の電源電圧）とシステム接地電源電圧ＶＳＳ（第２の電源電圧）の間の電圧を抵抗分割した電圧を階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳとして出力する。

階調電圧信号線ＧＶＬ０、ＧＶＬｗ、・・・、ＧＶＬｘ、・・・、ＧＶＬｙ、ＧＶＬｚには、それぞれ階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳが供給される。

ＤＡＣ５２８は、データ線毎に設けられた第１〜第ＮのデコーダＤＥＣ_１〜ＤＥＣ_Ｎを含む。各デコーダは、データ線に対応した（ｊ＋ｋ）（ｊ、ｋは正の整数）ビットの階調データのうち上位ｊビットのデータに対応した階調電圧を、階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳの中から選択する。例えば、各デコーダは、いわゆるＲＯＭにより構成され、階調データの上位ｊビットのデータ及びその反転データに基づいて、基準電圧発生回路５２７からの階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳのいずれか１つを選択する。

出力バッファ５２９は、データ線毎に設けられたインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎを含む。インピーダンス変換回路ＩＰＣ_ｈ（１≦ｈ≦Ｎ、ｈは整数）には、入力電圧として、第ｈのデコーダＤＥＣ_ｈが選択した階調電圧が供給される。即ちインピーダンス変換回路ＩＰＣ_ｈには、２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給される。そして、インピーダンス変換回路ＩＰＣ_ｈは、この入力電圧の電位を変化させた２^ｋ種類の電圧のうち階調データの下位ｋビットのデータに対応した電圧を出力電圧としてデータ線Ｓ_ｈに出力する。

こうすることで、ＤＡＣ５２８の各デコーダに接続される階調電圧信号線群の信号線数は、図２２では例えば２^{（ｊ＋ｋ）}であるのに対し、本実施形態では２^ｊにできる。

図５に、１ドット当たりの階調データの構成例を示す。

データ線毎に、図５に示す階調データが生成される。そして、この階調データが、６ビットで構成され、最上位ビットをＤ５、最下位ビットをＤ０とする。このような構成を有する階調データにより、１ドット当たり６４階調を表現できる。

図６に、本実施形態におけるインピーダンス変換回路の動作の一例を示す。

図６では、図４に示すインピーダンス変換回路が、例えば６ビットの階調データのうち最下位１ビットのデータに対応した電圧を出力電圧として出力する場合の動作例を示している。即ち、ｋが１の場合を示している。この場合、図４のインピーダンス変換回路は、２^１種類の電圧の中からいずれか１つを出力電圧として出力する。

６４階調を表現する場合、インピーダンス変換回路は、階調電圧Ｖ０〜Ｖ６３を出力する必要がある。このときインピーダンス変換回路の入力電圧は、階調電圧Ｖ０Ｓ、Ｖ２Ｓ、Ｖ４Ｓ、・・・、Ｖ６０Ｓ、Ｖ６２Ｓのいずれか１つであればよい。従って、インピーダンス変換回路の入力電圧を選択するデコーダに、階調電圧Ｖ０Ｓ〜Ｖ６２Ｓが供給される階調電圧信号線群が接続されればよい。即ち、基準電圧発生回路５２７が発生する階調電圧数が３２であればよい。

図７に、本実施形態におけるインピーダンス変換回路の動作の他の例を示す。

図７では、図４に示すインピーダンス変換回路が、例えば６ビットの階調データのうち下位２ビットのデータに対応した電圧を出力電圧として出力する場合の動作例を示している。即ち、ｋが２の場合を示している。この場合、図４のインピーダンス変換回路は、２^２種類の電圧の中からいずれか１つを出力電圧として出力すればよい。

６４階調を表現する場合、インピーダンス変換回路の入力電圧は、階調電圧Ｖ０Ｓ、Ｖ４Ｓ、Ｖ８Ｓ、・・・、Ｖ５６Ｓ、Ｖ６０Ｓのいずれか１つであればよい。従って、インピーダンス変換回路の入力電圧を選択するデコーダに、階調電圧Ｖ０Ｓ〜Ｖ６０Ｓが供給される階調電圧信号線群が接続されればよい。即ち、基準電圧発生回路５２７が発生する階調電圧数が１６であればよい。

図８に、本実施形態におけるデータドライバの階調特性の一例を示す。

図８では、本実施形態におけるデータドライバ５２０に、図７に示す動作を行うインピーダンス変換回路を適用する場合を示している。この場合、横軸である階調数（＝６４）を維持しながら、縦軸である階調電圧信号線群に供給される階調電圧数を削減できる。

このようにインピーダンス変換回路は、（ｊ＋ｋ）ビットの階調データに対応して、２^{（ｊ＋ｋ）}種類の階調電圧の中のいずれかをデータ線に供給できる。そして、インピーダンス変換回路が該階調データの下位ｋビットに対応した階調電圧を出力するようにしたので、デコーダは、２^ｊ種類の階調電圧の中から階調電圧を選択できればよい。そのため、基準電圧発生回路５２７が発生する階調電圧数を減らすことができるので、階調電圧信号線の数を削減でき、図４に示す配線領域幅ＷＤ１を狭くすることができるようになる。従って、階調電圧信号線群の配線領域の占める割合を低く抑えることができるので、階調数が多くなってもチップ面積の小さいデータドライバを提供できるようになる。

２．１ 第１の構成例
本実施形態の第１の構成例におけるインピーダンス変換回路は、ｋが１の場合の動作を実現する。

図９に、本実施形態の第１の構成例におけるインピーダンス変換回路の構成の概要のブロック図を示す。図９では、インピーダンス変換回路ＩＰＣ_１の構成例を示すが、他のインピーダンス変換回路ＩＰＣ_２〜ＩＰＣ_Ｎの構成も同様である。

インピーダンス変換回路ＩＰＣ_１への入力電圧は、第１のデコーダＤＥＣ_１によって選択される。第１のデコーダＤＥＣ_１は、上述のように基準電圧発生回路５２７が発生した３２種類の階調電圧Ｖ０Ｓ、Ｖ２Ｓ、・・・、Ｖ６０Ｓ、Ｖ６２Ｓの中から、階調データの上位５ビットのデータ及びその反転データに基づいていずれか１つを選択し、インピーダンス変換回路ＩＰＣ_１の入力電圧Ｖｉｎとして出力する。

インピーダンス変換回路ＩＰＣ_１は、ボルテージフォロワ接続された演算増幅器ＯＰ_１と、出力電圧設定回路ＯＶＳ_１とを含む。ボルテージフォロワ接続された演算増幅器ＯＰ_１の入力に、入力電圧Ｖｉｎが供給される。この演算増幅器ＯＰ_１は、データ線Ｓ_１を駆動する。このボルテージフォロワ接続された演算増幅器ＯＰ_１は、入力電圧Ｖｉｎを基準に、不感帯と呼ばれる所定の電圧だけ異なる電圧を出力電圧とする。そして、演算増幅器ＯＰ_１は、パワーセーブ信号ＰＳに基づき、その出力の駆動を停止したり、開始したりする。

出力電圧設定回路ＯＶＳ_１は、演算増幅器ＯＰ_１の出力を、階調データの最下位ビットのデータＤ０に基づいてプリチャージ又はディスチャージする。図９では、プリチャージされたときには、演算増幅器ＯＰ_１の出力をプリチャージ電圧としてシステム電源電圧ＶＤＤに設定し、ディスチャージされたときには演算増幅器ＯＰ_１の出力をディスチャージ電圧としてシステム接地電源電圧ＶＳＳに設定している。ここで、プリチャージ電圧は入力電圧Ｖｉｎより高い電圧であればよい。またディスチャージ電圧は入力電圧Ｖｉｎより低い電圧であればよい。

出力電圧設定回路ＯＶＳ_１は、プリチャージトランジスタｐｒｅＴｒとディスチャージトランジスタｄｉｓＴｒとを含む。プリチャージトランジスタｐｒｅＴｒは、ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。ディスチャージトランジスタｄｉｓＴｒは、ｎ型ＭＯＳトランジスタにより構成される。プリチャージトランジスタｐｒｅＴｒのソースにはプリチャージ電圧が供給され、そのドレインは演算増幅器ＯＰ_１の出力に接続される。ディスチャージトランジスタｄｉｓＴｒのソースにはディスチャージ電圧が供給され、そのドレインは演算増幅器ＯＰ_１の出力に接続される。

図９においてパワーセーブ信号ＰＳ（又はその反転信号ＸＰＳ）によって演算増幅器ＯＰ_１の出力の駆動の停止制御を行う場合には、パワーセーブ信号ＰＳと階調データの最下位ビットのデータＤ０との論理演算結果であるプリチャージ制御信号ＰＣがプリチャージトランジスタｐｒｅＴｒのゲートに供給される。またパワーセーブ信号ＰＳと階調データの最下位ビットのデータＤ０との論理演算結果であるディスチャージ制御信号ＤＣがディスチャージトランジスタｄｉｓＴｒのゲートに供給される。プリチャージトランジスタｐｒｅＴｒ及びディスチャージトランジスタｄｉｓＴｒは、同時にソース・ドレイン間が導通状態とならないように制御される。

図１０に、図９のインピーダンス変換回路ＩＰＣ_１の動作例のタイミング図を示す。

図１０では、図１の液晶パネル５１２の１水平走査期間（広義には駆動期間）を１Ｈとしている。そして、駆動期間の初めの出力設定期間（第１の期間）において、演算増幅器ＯＰ_１がその出力の駆動を停止し、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージ又はディスチャージする。より具体的には、パワーセーブ信号ＰＳがＨレベルとなって、階調データの最下位ビットのデータＤ０が「０」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をディスチャージする。或いは、パワーセーブ信号ＰＳがＨレベルとなって、階調データの最下位ビットのデータＤ０が「１」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージする。

そして、当該駆動期間中の出力設定期間後のオペアンプ駆動期間（第２の期間）において、演算増幅器ＯＰ_１がその出力の駆動を開始して、入力電圧Ｖｉｎに対して演算増幅器ＯＰ_１の不感帯幅ΔＶａ（ΔＶｂ）だけ異なる電圧を出力電圧として出力する。より具体的には、パワーセーブ信号ＰＳがＬレベルとなって、プリチャージ電圧から変化して、入力電圧Ｖｉｎを基準に不感帯幅ΔＶｂだけ高い電圧を出力電圧として出力する。或いはパワーセーブ信号ＰＳがＬレベルとなって、ディスチャージ電圧から変化して、入力電圧Ｖｉｎを基準に不感帯幅ΔＶａだけ低い電圧を出力電圧として出力する。

例えば入力電圧Ｖｉｎを階調電圧Ｖ４Ｓとしたとき、ディスチャージされたときには階調電圧Ｖ４Ｓに対して、不感帯幅ΔＶａだけ低い電圧が階調電圧Ｖ４として出力される。また、プリチャージされたときには階調電圧Ｖ４Ｓに対して、不感帯幅ΔＶｂだけ高い電圧が階調電圧Ｖ５として出力される。

図１１に、本実施形態の第１の構成例における演算増幅器ＯＰ_１の構成例の回路図を示す。図１１では、演算増幅器ＯＰ_１の他に、出力電圧設定回路ＯＶＳ_１の構成も示している。

演算増幅器ＯＰ_１は、ｐ型（広義には第１導電型）差動増幅回路１００と、ｎ型（広義には第２導電型）差動増幅回路１１０と、出力回路１２０とを含む。

ｐ型差動増幅回路１００は、ｐ型の第１の差動トランジスタ対ＤＴ１と、第１のカレントミラー回路ＣＭ１とを含む。第１の差動トランジスタ対ＤＴ１は、ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２を有する。トランジスタＰＴ１、ＰＴ２のソースには、第１の電流源ＣＳ１から定電流が供給される。第１の電流源ＣＳ１は、ドレインがトランジスタＰＴ１、ＰＴ２のソースに接続されるｐ型ＭＯＳトランジスタにより構成され、このｐ型ＭＯＳトランジスタのゲートには所定の定電流発生用の参照電圧Ｖｒｅｆｐが供給される。第１の電流源ＣＳ１を構成するｐ型ＭＯＳトランジスタのソースは、第１の電流源制御用のｐ型ＭＯＳトランジスタＣＣ１のドレインに接続される。このトランジスタＣＣ１のソースにはシステム電源電圧ＶＤＤが供給され、ゲートにはパワーセーブ信号ＰＳが供給される。このトランジスタＣＣ１をオンとすることで、第１の電流源ＣＳ１の定電流を発生させることができ、トランジスタＣＣ１をオフとすることで第１の電流源ＣＳ１の定電流発生を停止させることができる。トランジスタＰＴ１のゲートには、入力電圧Ｖｉｎが供給される。トランジスタＰＴ２のゲートには、出力電圧Ｖｏｕｔ_１が供給される。

第１のカレントミラー回路ＣＭ１は、トランジスタＰＴ１、ＰＴ２のドレイン電流を生成する。より具体的には第１のカレントミラー回路ＣＭ１は、ゲートが共通に接続されたｎ型ＭＯＳトランジスタＮＴ１、ＮＴ２を有し、トランジスタＮＴ１、ＮＴ２のソースにはシステム接地電源電圧ＶＳＳが供給される。トランジスタＮＴ１のドレインは、トランジスタＰＴ１のドレインに接続される。トランジスタＮＴ２のドレインは、トランジスタＰＴ２のドレイン及びトランジスタＮＴ２のゲートに接続される。

ｎ型差動増幅回路１１０は、ｎ型の第２の差動トランジスタ対ＤＴ２と、第２のカレントミラー回路ＣＭ２とを含む。第２の差動トランジスタ対ＤＴ２は、ｎ型ＭＯＳトランジスタＮＴ３、ＮＴ４を有する。トランジスタＮＴ３、ＮＴ４のソースには、第２の電流源ＣＳ２から定電流が供給される。第２の電流源ＣＳ２は、ドレインがトランジスタＮＴ３、ＮＴ４のソースに接続されるｎ型ＭＯＳトランジスタにより構成され、このｎ型ＭＯＳトランジスタのゲートには所定の定電流発生用の参照電圧Ｖｒｅｆｎが供給される。第２の電流源ＣＳ２を構成するｎ型ＭＯＳトランジスタのソースは、第２の電流源制御用のｎ型ＭＯＳトランジスタＣＣ２のドレインに接続される。このトランジスタＣＣ２のソースにはシステム接地電源電圧ＶＳＳが供給され、ゲートにはパワーセーブ信号ＰＳの反転信号ＸＰＳが供給される。このトランジスタＣＣ２をオンとすることで、第２の電流源ＣＳ２の定電流を発生させることができ、トランジスタＣＣ２をオフとすることで第２の電流源ＣＳ２の定電流発生を停止させることができる。トランジスタＮＴ３のゲートには、入力電圧Ｖｉｎが供給される。トランジスタＮＴ４のゲートには、出力電圧Ｖｏｕｔ_１が供給される。

第２のカレントミラー回路ＣＭ２は、トランジスタＮＴ３、ＮＴ４のドレイン電流を生成する。より具体的には第２のカレントミラー回路ＣＭ２は、ゲートが共通に接続されたｐ型ＭＯＳトランジスタＰＴ３、ＰＴ４を有し、トランジスタＰＴ３、ＰＴ４のソースにはシステム電源電圧ＶＤＤが供給される。トランジスタＰＴ３のドレインは、トランジスタＮＴ３のドレインに接続される。トランジスタＰＴ４のドレインは、トランジスタＮＴ４のドレイン及びトランジスタＰＴ４のゲートに接続される。

出力回路１２０は、第１の駆動トランジスタＤｔｒ１、第２の駆動トランジスタＤｔｒ２を含む。そして出力回路１２０は、第１及び第２の駆動トランジスタＤｔｒ１、Ｄｔｒ２のドレイン同士が接続され、この接続ノードの電圧を出力電圧Ｖｏｕｔ_１として出力する。

第１の駆動トランジスタＤｔｒ１は、ｎ型ＭＯＳトランジスタにより構成される。このｎ型ＭＯＳトランジスタのソースには、システム接地電源電圧ＶＳＳが供給される。また、このｎ型ＭＯＳトランジスタのゲート電圧は、第１の差動トランジスタ対ＤＴ１を構成するトランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力電圧Ｖｉｎがゲートに供給される入力側トランジスタ）のドレイン電圧に基づいて制御される。第１の駆動トランジスタＤｔｒ１のゲートには、プルダウン用ｎ型ＭＯＳトランジスタＰＤ１のドレインが接続される。このトランジスタＰＤ１のソースにはシステム接地電源電圧ＶＳＳが供給され、ゲートにはパワーセーブ信号ＰＳが供給される。従って、パワーセーブ信号ＰＳがＨレベルとなったとき、第１の駆動トランジスタＤｔｒ１のゲート電圧を固定し、第１の駆動トランジスタＤｔｒ１の動作を安定させることができる。

第２の駆動トランジスタＤｔｒ２は、ｐ型ＭＯＳトランジスタにより構成される。このｐ型ＭＯＳトランジスタのソースには、システム電源電圧ＶＤＤが供給される。また、このｐ型ＭＯＳトランジスタのゲート電圧は、第２の差動トランジスタ対ＤＴ２を構成するトランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力電圧Ｖｉｎがゲートに供給される入力側トランジスタ）のドレイン電圧に基づいて制御される。第２の駆動トランジスタＤｔｒ２のゲートには、プルアップ用ｐ型ＭＯＳトランジスタＰＵ１のドレインが接続される。このトランジスタＰＵ１のソースにはシステム電源電圧ＶＤＤが供給され、ゲートにはパワーセーブ信号ＰＳの反転信号ＸＰＳが供給される。従って、パワーセーブ信号ＰＳの反転信号ＸＰＳがＬレベルとなったとき、第２の駆動トランジスタＤｔｒ２のゲート電圧を固定し、第２の駆動トランジスタＤｔｒ２の動作を安定させることができる。

そして、第１の差動トランジスタ対ＤＴ１では、入力側トランジスタであるトランジスタＰＴ１の電流駆動能力が、トランジスタＰＴ２（第１の差動トランジスタ対ＤＴ１を構成するトランジスタの他方の出力側トランジスタ）の電流駆動能力より小さくなるように設定されている。従って、トランジスタＰＴ１、ＰＴ２のゲート電圧が同じ場合、トランジスタＰＴ２の方がトランジスタＰＴ１より駆動能力が大きい。このような第１の差動トランジスタ対ＤＴ１は、トランジスタのチャネル幅をＷ、トランジスタのチャネル長をＬとしたとき、例えばトランジスタＰＴ１のＷ／Ｌを、トランジスタＰＴ２のＷ／Ｌより小さくすればよい。

同様に、第２の差動トランジスタ対ＤＴ２の入力側トランジスタであるトランジスタＮＴ３の電流駆動能力が、トランジスタＮＴ４（第２の差動トランジスタ対ＤＴ２を構成するトランジスタの他方の出力側トランジスタ）の電流駆動能力より小さくなるように設定されている。従って、トランジスタＮＴ３、ＮＴ４のゲート電圧が同じ場合、トランジスタＮＴ４の方がトランジスタＮＴ３より駆動能力が大きい。このような第２の差動トランジスタ対ＤＴ２は、例えばトランジスタＮＴ３のＷ／Ｌを、トランジスタＮＴ４のＷ／Ｌより小さくすればよい。

こうすることで、演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１が、入力電圧Ｖｉｎに対して不感帯だけ異なる電圧とすることができる。この不感帯の幅は、各差動トランジスタ対を構成するトランジスタ間の電流駆動能力の差に対応する。

ボルテージフォロワ接続された演算増幅器は、上述のように差動トランジスタ対を含む。このような演算増幅器を設計する場合、一般的に差動トランジスタ対を構成する両トランジスタの電流駆動能力を同程度に設定する。これは、演算増幅器の出力の不感帯をなくし、インピーダンス変換手段として入力電圧と出力電圧とを等しくする必要があるからである。

図１１のｐ型差動増幅回路１００の構成を例に、一般的な設計例における動作を説明する。図１１のｐ型差動増幅回路１００の一般的な設計例では、トランジスタＰＴ１、ＰＴ２の電流駆動能力が等しい。図１１のｎ型差動増幅回路１１０の一般的な設計例では、トランジスタＮＴ３、ＮＴ４の電流駆動能力が等しい。

そして、入力電圧Ｖｉｎが下降すると出力電圧Ｖｏｕｔ_１も下降し、入力電圧Ｖｉｎが上昇すると出力電圧Ｖｏｕｔ_１も上昇する。そして、トランジスタＰＴ１、ＰＴ２の電流駆動能力を等しくすることで、両トランジスタのゲート電圧が等しくなるように制御され、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ_１とが等しくなる。またトランジスタＮＴ３、ＮＴ４の電流駆動能力を等しくすることで、両トランジスタのゲート電圧が等しくなるように制御され、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ_１とが等しくなる。

これに対して第１の構成例では、第１の差動トランジスタ対ＤＴ１を構成する両トランジスタの電流駆動能力を異ならせると共に、第２の差動トランジスタ対ＤＴ２を構成する両トランジスタの電流駆動能力を異ならせている。

まず図１２及び図１３を参照しながら、ディスチャージされたときの演算増幅器ＯＰ_１の動作について説明する。

図１２に、ディスチャージされたときの第１の構成例の演算増幅器ＯＰ_１及び出力電圧設定回路ＯＶＳ_１の構成を模式的に示す。但し、図１１と同一部分には同一符号を付し、適宜説明を省略する。

図１３に、ディスチャージされたときの第１の構成例の演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１の動作波形の一例を示す。

第１の構成例におけるｐ型差動増幅回路１００では、トランジスタＰＴ１の電流駆動能力がトランジスタＰＴ２の電流駆動能力より小さい。これらの電流を定めるのは、第１の電流源ＣＳ１である。第１の電流源ＣＳ１の電流値を仮に２０Ｉとすると、平衡状態において、トランジスタＰＴ１のドレイン電流が８Ｉ、トランジスタＰＴ２のドレイン電流が１２Ｉであるものとする。

一方、第１の構成例におけるｎ型差動増幅回路１１０では、トランジスタＮＴ３の電流駆動能力がトランジスタＮＴ４の電流駆動能力より小さい。これらの電流を定めるのは、第２の電流源ＣＳ２である。第２の電流源ＣＳ２の電流値を仮に２０Ｉとすると、平衡状態において、トランジスタＮＴ３のドレイン電流が８Ｉ、トランジスタＮＴ４のドレイン電流が１２Ｉであるものとする。

ここで、ディスチャージ制御信号ＤＣによって出力電圧Ｖｏｕｔ_１が、システム接地電源電圧ＶＳＳに設定されたものとする。このとき、ｐ型差動増幅回路１００では、トランジスタＰＴ２のドレイン電流が増加して例えば１５Ｉ、トランジスタＰＴ１のドレイン電流が５Ｉとなる。ところが第１のカレントミラー回路ＣＭ１では、トランジスタＮＴ１、ＮＴ２のドレイン電流が同じ（１５Ｉ）になるために、第１の駆動トランジスタＤｔｒ１のゲートから電流１０Ｉを引き込むことでバランスを保とうとする。従って、第１の駆動トランジスタＤｔｒ１のゲート電圧が下がり、第１の駆動トランジスタＤｔｒ１がオフ方向に制御（ドレイン電流がより流れなくなるように制御）される。

一方、ｎ型差動増幅回路１１０では、トランジスタＮＴ４のドレイン電流が減少して例えば５Ｉ、トランジスタＮＴ３のドレイン電流が１５Ｉとなる。ところが第２のカレントミラー回路ＣＭ２では、トランジスタＰＴ３、ＰＴ４のドレイン電流が同じ（５Ｉ）になるために、第２の駆動トランジスタＤｔｒ２のゲートから電流１０Ｉを引き込むことでバランスを保とうとする。従って、第２の駆動トランジスタＤｔｒ２のゲート電圧が下がり、第２の駆動トランジスタＤｔｒ２がオン方向に制御（ドレイン電流がより流れるように制御）される。

このとき、第２のカレントミラー回路ＣＭ２によりトランジスタＮＴ３、ＮＴ４のドレイン電流が同じになる状態で安定する。ここで、トランジスタＮＴ３、ＮＴ４がｎ型ＭＯＳトランジスタであり、トランジスタＮＴ４の電流駆動能力に比べてトランジスタＮＴ３の電流駆動能力が低い。そのため、トランジスタＮＴ３のゲート電圧である入力電圧ＶｉｎがトランジスタＮＴ４のゲート電圧である出力電圧Ｖｏｕｔより高い状態で安定することになる。この入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差が、不感帯ΔＶａとなる。そこで図６に示すように入力電圧Ｖｉｎを例えば階調電圧Ｖ０Ｓとしたとき、出力電圧Ｖｏｕｔ_１を階調電圧Ｖ１として出力できる。

次に、図１４及び図１５を参照しながら、プリチャージされたときの演算増幅器ＯＰ_１の動作について説明する。

図１４に、プリチャージされたときの第１の構成例の演算増幅器ＯＰ_１及び出力電圧設定回路ＯＶＳ_１の構成を模式的に示す。但し、図１１と同一部分には同一符号を付し、適宜説明を省略する。

図１５に、プリチャージされたときの第１の構成例の演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１の動作波形の一例を示す。

ここで、プリチャージ制御信号ＰＣによって出力電圧Ｖｏｕｔ_１が、システム電源電圧ＶＤＤに設定されたものとする。このとき、ｎ型差動増幅回路１１０では、トランジスタＮＴ４のドレイン電流が増加して例えば１５Ｉ、トランジスタＮＴ３のドレイン電流が５Ｉとなる。ところが第２のカレントミラー回路ＣＭ２では、トランジスタＰＴ３、ＰＴ４のドレイン電流が同じ（１５Ｉ）になるために、第２の駆動トランジスタＤｔｒ２のゲートに電流１０Ｉを流し込むことでバランスを保とうとする。従って、第２の駆動トランジスタＤｔｒ２のゲート電圧が上がり、第２の駆動トランジスタＤｔｒ２がオフ方向に制御される。

一方、ｐ型差動増幅回路１００では、トランジスタＰＴ２のドレイン電流が減少して例えば５Ｉ、トランジスタＰＴ１のドレイン電流が１５Ｉとなる。ところが第１のカレントミラー回路ＣＭ１では、トランジスタＮＴ１、ＮＴ２のドレイン電流が同じ（５Ｉ）になるために、第１の駆動トランジスタＤｔｒ１のゲートに電流１０Ｉを流し込むことでバランスを保とうとする。従って、第１の駆動トランジスタＤｔｒ１のゲート電圧が上がり、第１の駆動トランジスタＤｔｒ１がオン方向に制御される。

このとき、第１のカレントミラー回路ＣＭ１によりトランジスタＰＴ１、ＰＴ２のドレイン電流が同じになる状態で安定する。ここで、トランジスタＰＴ１、ＰＴ２がｐ型ＭＯＳトランジスタであり、トランジスタＰＴ２の電流駆動能力に比べてトランジスタＰＴ１の電流駆動能力が低い。そのため、トランジスタＰＴ１のゲート電圧である入力電圧Ｖｉｎが、トランジスタＰＴ２のゲート電圧である出力電圧Ｖｏｕｔより低い状態で安定することになる。この入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差が、不感帯ΔＶｂとなる。そこで図６に示すように入力電圧Ｖｉｎを例えば階調電圧Ｖ０Ｓとしたとき、出力電圧Ｖｏｕｔ_１を階調電圧Ｖ０として出力できる。

以上説明したように、本来であれば演算増幅器は、出力の不感帯がないように設計される。しかしながら、第１の構成例のインピーダンス変換回路では、２^ｐ（ｐは２以上の正の整数）種類の電圧の中から階調データの上位（ｐ−１）ビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージしている。その後、演算増幅器が、入力電圧に対して演算増幅器の不感帯幅だけ異なる電圧を出力する。このように第１の構成例におけるインピーダンス変換回路では、この不感帯を積極的に利用することで、１つの入力電圧に対して２種類の出力電圧を出力できる。このようなインピーダンス変換回路をデータドライバのインピーダンス変換手段に適用することで、基準電圧発生回路５２７が発生する階調電圧数を２分の１に削減できるようになる。

なお上述の「不感帯」は、以下の点で演算増幅器の一般的な「入出力オフセット」と異なる。「入出力オフセット」は、トランジスタの閾値のばらつきや、出力回路を構成する駆動トランジスタとカレントミラー回路を構成するトランジスタとの不適切なサイジングに起因して発生するものである。そのため、「入出力オフセット」があっても、プリチャージ電圧を基準に到達する電圧と、ディスチャージ電圧を基準に到達する電圧が等しくなる。これに対して上述の「不感帯」は、差動トランジスタ対を構成するトランジスタの電流駆動能力の差に起因するものであるため、プリチャージ電圧を基準に到達する電圧と、ディスチャージ電圧を基準に到達する電圧が異なる。

２．２ 第２の構成例
図１６に、本実施形態の第２の構成例におけるインピーダンス変換回路の構成の概要をのブロック図を示す。図１６では、インピーダンス変換回路ＩＰＣ_１の構成例を示すが、他のインピーダンス変換回路ＩＰＣ_２〜ＩＰＣ_Ｎの構成も同様である。

第２の構成例におけるインピーダンス変換回路ＩＰＣ_１は、ボルテージフォロワ接続された演算増幅器ＯＰ_１と、出力電圧設定回路ＯＶＳ_１とを含む。この演算増幅器ＯＰ_１の入力には、入力電圧Ｖｉｎが供給される。そして演算増幅器ＯＰ_１の出力は、階調データの下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて不感帯幅が定められる。

出力電圧設定回路ＯＶＳ_１は、演算増幅器ＯＰ_１の出力を、階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージする。例えばｋが２とすると、階調データの下位２ビットの最上位ビットであるデータＤ１に基づいてプリチャージ又はディスチャージを行う。

そして、演算増幅器ＯＰ_１がその出力の駆動を停止して、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージ又はディスチャージする。その後、演算増幅器ＯＰ_１がその出力の駆動を開始して、入力電圧Ｖｉｎに対して演算増幅器ＯＰ_１の不感帯幅だけ異なる電圧を出力電圧として出力する。

例えば、ｊが４、ｋが２とする。この場合、第１の構成例では、第１のデコーダＤＥＣ１が、３２種類の階調電圧Ｖ０Ｓ、Ｖ２Ｓ、・・・、Ｖ６０Ｓ、Ｖ６２Ｓの中から、階調データの上位５ビットのデータに基づいていずれか１つを選択し、インピーダンス変換回路ＩＰＣ_１の入力電圧Ｖｉｎとして出力していた。これに対して第２の構成例では、第１のデコーダＤＥＣ１が、１６種類の階調電圧Ｖ０Ｓ、Ｖ４Ｓ、・・・、Ｖ５６Ｓ、Ｖ６０Ｓの中から、階調データの上位４ビットのデータに基づいていずれか１つを選択し、インピーダンス変換回路ＩＰＣ_１の入力電圧Ｖｉｎとして出力する。このため、第２の構成例では、インピーダンス変換回路ＩＰＣ_１は、該入力電圧Ｖｉｎの電位を変化させた２^２種類の電圧の中から前階調データの下位２ビットのデータＤ１〜Ｄ０に対応した電圧を出力電圧Ｖｏｕｔ_１として出力するようになっている。

図１６においてパワーセーブ信号ＰＳ（又はその反転信号ＸＰＳ）によって演算増幅器ＯＰ_１の出力の駆動の停止制御を行う場合には、パワーセーブ信号ＰＳと階調データの下位ビットのデータＤ１との論理演算結果であるプリチャージ制御信号ＰＣがプリチャージトランジスタｐｒｅＴｒのゲートに供給される。またパワーセーブ信号ＰＳと階調データの下位ビットのデータＤ１との論理演算結果であるディスチャージ制御信号ＤＣがディスチャージトランジスタｄｉｓＴｒのゲートに供給される。プリチャージトランジスタｐｒｅＴｒ及びディスチャージトランジスタｄｉｓＴｒは、同時にソース・ドレイン間が導通状態とならないように制御される。

この場合、演算増幅器ＯＰ_１では、階調データの最下位ビットのデータＤ０に基づいて不感帯の幅を定められる。

なお出力電圧設定回路ＯＶＳ_１は、図９と同様であるため、説明を省略する。

このような第２の構成例においても、図１０に示す第１の構成例と同様のタイミングで動作する。

図１７に、図１６のインピーダンス変換回路ＩＰＣ_１の動作例のタイミング図を示す。

即ち、図１の液晶パネル５１２の１水平走査期間（広義には駆動期間）を１Ｈとしている。そして、駆動期間の初めの出力設定期間において、演算増幅器ＯＰ_１がその出力の駆動を停止し、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージ又はディスチャージする。より具体的には、パワーセーブ信号ＰＳがＨレベルとなって、階調データの下位ビットのデータＤ１が「０」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ１の出力をディスチャージする。或いは、パワーセーブ信号ＰＳがＨレベルとなって、階調データの最下位ビットのデータＤ１が「１」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ１の出力をプリチャージする。

そして、当該駆動期間中の出力設定期間後のオペアンプ駆動期間において、演算増幅器ＯＰ_１がその出力の駆動を開始して、入力電圧Ｖｉｎに対して演算増幅器ＯＰ_１の不感帯幅ΔＶａ１（ΔＶｂ１）だけ異なる電圧を出力電圧として出力する。この不感帯幅は、階調データの最下位ビットのデータＤ０によって定められる。

例えば入力電圧Ｖｉｎを階調電圧Ｖ４Ｓとしたとき、ディスチャージされたときには階調電圧Ｖ４Ｓに対して、不感帯幅ΔＶａ１だけ低い電圧が階調電圧Ｖ４として出力される。また、プリチャージされたときには階調電圧Ｖ４Ｓに対して、不感帯幅ΔＶｂ１だけ高い電圧が階調電圧Ｖ５として出力される。各不感帯幅は可変となるため、プリチャージ電圧を基準にオペアンプ駆動期間において到達する出力電圧Ｖｏｕｔ_１を２種類、ディスチャージ電圧を基準にオペアンプ駆動期間において到達する出力電圧Ｖｏｕｔ_１を２種類とすることができる。このため、入力電圧Ｖｉｎを基準に４種類の出力電圧Ｖｏｕｔ_１を出力できるようになる。

図１８に、本実施形態の第２の構成例における演算増幅器ＯＰ_１の構成例の回路図を示す。図１８では、演算増幅器ＯＰ_１の他に、出力電圧設定回路ＯＶＳ_１の構成も図示している。図１８では、ｋが２の場合を示している。

演算増幅器ＯＰ_１は、ｐ型（第１導電型）差動増幅回路２００と、ｎ型（第２導電型）差動増幅回路２１０と、出力回路１２０とを含む。出力回路１２０は、第１の構成例と同様であるため説明を省略する。なお図１８において、図１１と同一部分には同一符号を付し、適宜説明を省略する。

ｐ型差動増幅回路２００は、ｐ型の第１の差動トランジスタ対ＤＴ１と、第１のカレントミラー回路ＣＭ１とを含む。第１の差動トランジスタ対ＤＴ１及び第１のカレントミラー回路ＣＭ１は、図１１と同様であるため説明を省略する。

ｎ型差動増幅回路２１０は、ｎ型の第２の差動トランジスタ対ＤＴ２と、第２のカレントミラー回路ＣＭ２とを含む。第２の差動トランジスタ対ＤＴ２及び第２のカレントミラー回路ＣＭ２は、図１１と同様であるため説明を省略する。

そして第１の差動トランジスタ対ＤＴ１のトランジスタＰＴ１の電流駆動能力（入力側トランジスタの第１の入力側電流駆動能力）が、トランジスタＰＴ２の電流駆動能力（第１の差動トランジスタ対ＤＴ１を構成するトランジスタの他方の出力側トランジスタの第１の出力側電流駆動能力）より小さくなるように設定される。また、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＰＴ１、ＰＴ２の電流駆動能力の差（第１の入力側及び出力側電流駆動能力の差）を変更することで不感帯幅が変更される。

同様に、第２の差動トランジスタ対ＤＴ２のトランジスタＮＴ３の電流駆動能力（入力側トランジスタの第２の入力側電流駆動能力）が、トランジスタＮＴ４の電流駆動能力（第２の差動トランジスタ対ＤＴ２を構成するトランジスタの他方の出力側トランジスタの第２の出力側電流駆動能力）より小さくなるように設定される。また、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＮＴ３、ＮＴ４の電流駆動能力の差（第２の入力側及び出力側電流駆動能力の差）を変更することで不感帯幅が変更される。

このため、ｐ型差動増幅回路２００は、そのゲートに入力電圧Ｖｉｎが供給されるｐ型ＭＯＳトランジスタＰＴ１０（第１の補助トランジスタ）を含むことができる。トランジスタＰＴ１０のソース又はドレインは、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＰＴ１（第１の差動トランジスタ対ＤＴ１の入力側トランジスタ）のソース・ドレイン間に電気的に接続され又は電気的に遮断される。例えばトランジスタＰＴ１０のソース及びトランジスタＰＴ１のソースを、スイッチ素子ＳＷ１を介して接続するように構成することができる。

ここでトランジスタＰＴ１の電流駆動能力がトランジスタＰＴ２の電流駆動能力より小さい。そこで、スイッチ素子ＳＷ１をオン又はオフしても、入力側のトランジスタＰＴ１、ＰＴ１０の電流駆動能力が出力側のトランジスタＰＴ２の電流駆動能力より小さいままであるが、両者の電流駆動能力の差がスイッチ素子ＳＷ１をオフしたときよりオンしたときの方が小さくなるようにする。

またｎ型差動増幅回路２１０は、そのゲートに入力電圧Ｖｉｎが供給されるｎ型ＭＯＳトランジスタＮＴ１０（第２の補助トランジスタ）を含むことができる。トランジスタＮＴ１０のソース又はドレインは、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＮＴ３（第２の差動トランジスタ対ＤＴ２の入力側トランジスタ）のソース・ドレイン間に電気的に接続され又は電気的に遮断される。例えばトランジスタＮＴ１０のソース及びトランジスタＮＴ３のソースを、スイッチ素子ＳＷ２を介して接続するように構成することができる。

ここでトランジスタＮＴ３の電流駆動能力がトランジスタＮＴ４の電流駆動能力より小さい。そこで、スイッチ素子ＳＷ２をオン又はオフしても、入力側のトランジスタＮＴ３、ＮＴ１０の電流駆動能力が出力側のトランジスタＮＴ４の電流駆動能力より小さいままであるが、両者の電流駆動能力の差がスイッチ素子ＳＷ２をオフしたときよりオンしたときの方が小さくなるようにする。

なおトランジスタＰＴ１０及びトランジスタＮＴ１０のうち少なくとも１つが設けられても良い。

ｐ型差動増幅回路２００及びｎ型差動増幅回路２１０の動作は、それぞれスイッチ素子がオン又はオフされた状態で、図１２〜図１６で説明した第１の構成例と同様であるため説明は省略する。

図１９に、ｋが２の場合のスイッチ素子ＳＷ１、ＳＷ２の制御例の説明図を示す。

この場合、スイッチ素子ＳＷ１、ＳＷ２は、階調データの最下位ビットのデータＤ０に基づいてオンオフ制御される。図１９に示すように制御することで、差動トランジスタ対を構成する両トランジスタの電流駆動能力の差を変更できる。

そして、各差動増幅回路は、入力電圧Ｖｉｎに対して２種類の不感帯を持たせることができる。従って、入力電圧Ｖｉｎに対し、プリチャージ電圧から到達する出力電圧Ｖｏｕｔ_１を２種類、ディスチャージ電圧から到達する出力電圧Ｖｏｕｔ_１を２種類の計４種類に増やすことができる。

なお図１８では、差動トランジスタ対を構成する入力側トランジスタの電流駆動能力を変更していたが、これに限定されない。

図２０に、第２の構成例の変形例における演算増幅器ＯＰ_１の構成例の回路図を示す。図２０では、演算増幅器ＯＰ_１の他に、出力電圧設定回路ＯＶＳ_１の構成も図示している。但し、図２０において図１８と同一部分には同一符号を付し、適宜説明を省略する。図２０では、ｋが２の場合を示している。

本変形例における演算増幅器ＯＰ_１は、第２の変形例と同様に、ｐ型差動増幅回路３００、ｎ型差動増幅回路３１０、出力回路１２０を含む。出力回路１２０は、図１８に示す第２の構成例と同様である。

ｐ型差動増幅回路３００が図１８に示すｐ型差動増幅回路２００と異なる点は、第１の補助トランジスタとしてのトランジスタＰＴ１０（及びスイッチ素子ＳＷ３）が省略され、そのゲートに出力電圧Ｖｏｕｔ_１が供給される第３の補助トランジスタとしてのｐ型ＭＯＳトランジスタＰＴ２０が設けられている点である。トランジスタＰＴ２０のソース又はドレインは、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＰＴ２（第１の差動トランジスタ対ＤＴ１の出力側トランジスタ）のソース・ドレイン間に電気的に接続され又は電気的に遮断される。例えばトランジスタＰＴ２０のソース及びトランジスタＰＴ２のソースを、スイッチ素子ＳＷ３を介して接続するように構成することができる。

ここでトランジスタＰＴ１の電流駆動能力がトランジスタＰＴ２の電流駆動能力より小さい。そこで、スイッチ素子ＳＷ３をオンしてもオフしても、入力側のトランジスタＰＴ１の電流駆動能力が出力側のトランジスタＰＴ２、ＰＴ２０の電流駆動能力より小さいままであるが、両者の電流駆動能力の差がスイッチ素子ＳＷ３をオフしたときよりオンしたときの方が大きくなるようにする。

ｎ型差動増幅回路３１０が図１８に示すｎ型差動増幅回路２１０と異なる点は、第２の補助トランジスタとしてのトランジスタＮＴ１０（及びスイッチ素子ＳＷ２）が省略され、そのゲートに出力電圧Ｖｏｕｔ_１が供給される第４の補助トランジスタとしてのｎ型ＭＯＳトランジスタＮＴ２０が設けられている点である。トランジスタＮＴ２０のソース又はドレインは、階調データの下位２（＝ｋ）ビットのうち下位１（＝ｋ−１）ビットのデータに基づいて、トランジスタＮＴ４（第２の差動トランジスタ対ＤＴ２の出力側トランジスタ）のソース・ドレイン間に電気的に接続され又は電気的に遮断される。例えばトランジスタＮＴ２０のソース及びトランジスタＮＴ４のソースを、スイッチ素子ＳＷ４を介して接続するように構成することができる。

ここでトランジスタＮＴ３の電流駆動能力がトランジスタＮＴ４の電流駆動能力より小さい。そこで、スイッチ素子ＳＷ４をオン又はオフしても、入力側のトランジスタＮＴ３の電流駆動能力が出力側のトランジスタＮＴ４、ＮＴ２０の電流駆動能力より小さいままであるが、両者の電流駆動能力の差がスイッチ素子ＳＷ４をオフしたときよりオンしたときの方が大きくなるようにする。

なお第２の構成例では第１及び第２の補助トランジスタにより、第２の構成例の変形例では第３及び第４の補助トランジスタにより、各差動トランジスタ対を構成する両トランジスタの電流駆動能力の差を異ならせるようにしたが、本発明はこれに限定されるものではない。第１〜第４の補助トランジスタのうち少なくとも１つを用いて、入力側トランジスタの電流駆動能力が出力側トランジスタの電流駆動能力より小さくでき、且つ各差動トランジスタ対を構成する両トランジスタの電流駆動能力の差を異ならせるようにできればよい。

図２１に、ｋが２の場合のスイッチ素子ＳＷ３、ＳＷ４の制御例の説明図を示す。

この場合、スイッチ素子ＳＷ３、ＳＷ４は、階調データの最下位ビットのデータＤ０に基づいてオンオフ制御される。図２１に示すように制御することで、差動トランジスタ対を構成する両トランジスタの電流駆動能力の差を変更できる。

そして、各差動増幅回路は、入力電圧Ｖｉｎに対して２種類の不感帯を持たせることができる。従って、入力電圧Ｖｉｎに対し、プリチャージ電圧から到達する出力電圧Ｖｏｕｔ_１を２種類、ディスチャージ電圧から到達する出力電圧Ｖｏｕｔ_１を２種類の計４種類に増やすことができる。

以上説明したように、第２の構成例及びその変形例におけるインピーダンス変換回路でも、その不感帯を積極的に利用することで、１つの入力電圧に対して２種類の出力電圧を出力できる。このようなインピーダンス変換回路をデータドライバのインピーダンス変換手段に適用することで、基準電圧発生回路５２７が発生する階調電圧数を４分の１に削減できるようになる。

なお第２の構成例及びその変形例において、例えばｋが３の場合、第１〜第４の補助トランジスタは、階調データの下位３ビットのうち下位２ビットのデータＤ１、Ｄ０に基づいてオンオフ制御される。そして、階調データのデータＤ２に基づいてプリチャージ又はディスチャージが行われることになる。ｋがその他の値でも同様に実現できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態のインピーダンス変換回路が適用された液晶装置のブロック構成を示す図。 図１のデータドライバの構成例のブロック図。 図１の走査ドライバの構成例のブロック図。 本実施形態におけるデータドライバの要部の構成例の構成図。 １ドット当たりの階調データの構成例の説明図。 本実施形態におけるインピーダンス変換回路の動作の一例を示す図。 本実施形態におけるインピーダンス変換回路の動作の他の例を示す図。 本実施形態におけるデータドライバの階調特性の一例を示す図。 本実施形態の第１の構成例におけるインピーダンス変換回路の構成の概要を示すブロック図。 図９のインピーダンス変換回路の動作例のタイミング図。 本実施形態の第１の構成例における演算増幅器の構成例の回路図。 ディスチャージされたときの第１の構成例の演算増幅器及び出力電圧設定回路の構成の模式図。 図１２の演算増幅器の出力電圧の動作波形の一例を示す図。 プリチャージされたときの第１の構成例の演算増幅器及び出力電圧設定回路の構成の模式図。 図１４の演算増幅器の出力電圧の動作波形の一例を示す図。 本実施形態の第２の構成例におけるインピーダンス変換回路の構成の概要を示すブロック図。 図１６のインピーダンス変換回路の動作例のタイミング図。 本実施形態の第２の構成例における演算増幅器の構成例の回路図。 ｋが２の場合のスイッチ素子の制御例の説明図。 第２の構成例の変形例における演算増幅器の構成例の回路図。 ｋが２の場合のスイッチ素子の制御例の説明図。 各インピーダンス変換回路の配置方向とデータ線の並び方向との関係の説明図。 図２３（Ａ）、（Ｂ）は階調電圧信号線群の配線領域の説明図。

符号の説明

１００、２００、３００ ｐ型差動増幅回路、
１１０、２１０、３１０ ｎ型差動増幅回路、 １２０ 出力回路、
５１０ 液晶装置、 ５１２ 液晶パネル、 ５２０ データドライバ、
５２２ シフトレジスタ、 ５２４ データラッチ、 ５２６ ラインラッチ、
５２７ 基準電圧発生回路、 ５２８ ＤＡＣ、 ５２９ 出力バッファ、
５３０ 走査ドライバ、 ５４０ コントローラ、 ５４２ 電源回路、
ＣＭ１ 第１のカレントミラー回路、 ＣＭ２ 第２のカレントミラー回路、
ＣＳ１ 第１の電流源、 ＣＳ２ 第２の電流源、 ＤＣ ディスチャージ制御信号、
ＤＥＣ_１〜ＤＥＣ_Ｎ 第１〜第Ｎのデコーダ、 ＤＴ１ 第１の差動トランジスタ対、
ＤＴ２ 第２の差動トランジスタ対、 Ｄｔｒ１ 第１の駆動トランジスタ、
Ｄｔｒ２ 第２の駆動トランジスタ、 ＤＥＣ_１〜ＤＥＣ_Ｎ 第１〜第Ｎのデコーダ、
ＯＰ_１ 演算増幅器、 ＯＶＳ_１ 出力電圧設定回路、 ＰＣ プリチャージ制御信号、
ＰＳ パワーセーブ信号、 Ｖｉｎ 入力電圧、 Ｖｏｕｔ_１ 出力電圧、
ＶＳＳ システム接地電源電圧、 ＶＤＤ システム電源電圧、
ＸＰＳ パワーセーブ信号の反転信号、 ｐｒｅＴｒ プリチャージトランジスタ、
ｄｉｓＴｒ ディスチャージトランジスタ

Claims (14)

1. （ｊ＋１）（ｊは正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、
   その入力に、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給されるボルテージフォロワ接続された演算増幅器と、
   前記演算増幅器の出力を前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
   前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧を基準に前記演算増幅器の不感帯幅だけ異なる電圧を、出力電圧として出力することを特徴とするインピーダンス変換回路。
2. 請求項１において、
   前記演算増幅器が、
   各トランジスタのソースに第１の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、
   各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
   前記第１の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定され、
   前記第２の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定されていることを特徴とするインピーダンス変換回路。
3. （ｊ＋ｋ）（ｊ、ｋは正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、
   その入力に、２ ^ｊ 種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給され前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに対応した不感帯幅が定められるボルテージフォロワ接続された演算増幅器と、
   前記演算増幅器の出力を前記階調データの前記下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
   前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧を基準に前記演算増幅器の不感帯幅だけ異なる電圧を、出力電圧として出力することを特徴とするインピーダンス変換回路。
4. 請求項３において、
   前記演算増幅器が、
   各トランジスタのソースに第１の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、
   各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
   前記第１の差動トランジスタ対の前記入力側トランジスタの第１の入力側電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第１の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて前記第１の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更し、
   前記第２の差動トランジスタ対の前記入力側トランジスタの第２の入力側電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第２の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて前記第２の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更することを特徴とするインピーダンス変換回路。
5. 請求項４において、
   前記第１導電型差動増幅回路が、
   そのゲートに前記入力電圧が供給される第１の補助トランジスタを含み、
   前記第１の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第１の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続され又は電気的に遮断されることを特徴とするインピーダンス変換回路。
6. 請求項４又は５において、
   前記第２導電型差動増幅回路が、
   そのゲートに前記入力電圧が供給される第２の補助トランジスタを含み、
   前記第２の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第２の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。
7. 請求項４において、
   前記第１導電型差動増幅回路が、
   そのゲートに前記出力電圧が供給される第３の補助トランジスタを含み、
   前記第３の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第１の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。
8. 請求項４又は７において、
   前記第２導電型差動増幅回路が、
   そのゲートに前記出力電圧が供給される第４の補助トランジスタを含み、
   前記第４の補助トランジスタのソース又はドレインが、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて、前記第２の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。
9. 請求項１乃至８のいずれかにおいて、
   前記出力電圧設定回路が、
   プリチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも高電位のプリチャージ電圧に設定し、
   ディスチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも低電位のディスチャージ電圧に設定することを特徴とするインピーダンス変換回路。
10. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    ２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
    請求項１乃至９のいずれか記載のインピーダンス変換回路とを含み、
    前記出力電圧を、前記複数のデータ線のいずれかに供給することを特徴とする駆動回路。
11. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    ２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
    請求項１乃至９のいずれか記載のインピーダンス変換回路とを含み、
    駆動期間の初めの第１の期間において、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージし、
    前記駆動期間の前記第１の期間後の第２の期間において、前記演算増幅器が前記出力電圧を、前記複数のデータ線のいずれかに供給することを特徴とする駆動回路。
12. 請求項１０又は１１において、更に、
    第１及び第２の電源電圧の間の電圧を分圧した２^ｊ種類の電圧を生成する基準電圧発生回路を含むことを特徴とする駆動回路。
13. ｐ（ｐは２以上の正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
    ２^ｐ種類の電圧の中から前記階調データの上位（ｐ−１）ビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージした後に、
    前記演算増幅器が、前記入力電圧を基準に前記演算増幅器の不感帯幅だけ異なる電圧を出力することを特徴とするインピーダンス変換回路の制御方法。
14. （ｊ＋ｋ）（ｊ、ｋは正の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
    ２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージした後に、
    前記演算増幅器が、前記入力電圧を基準に、前記階調データの前記下位ｋビットのうち下位（ｋ−１）ビットのデータに対応した不感帯幅だけ異なる電圧を出力電圧として出力することを特徴とするインピーダンス変換回路の制御方法。

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