JP4172471B2 - 駆動回路、電気光学装置及び電子機器 - Google Patents

Description

本発明は、駆動回路、電気光学装置及び電子機器に関する。

従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

さて、アクティブマトリクス方式の液晶パネルでは、液晶パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅器（オペアンプ）を設けることが望ましい。

図２１に、公知の演算増幅器の構成を示す。

この演算増幅器では、ｐ型トランジスタＭ７、Ｍ８、ｎ型トランジスタＭ５、Ｍ６、及び電流源ＣＳｂを含むｐ型差動入力回路によりｎ型駆動トランジスタＭ１０を制御する。またｐ型トランジスタＭ１、Ｍ２、ｎ型トランジスタＭ３、Ｍ４、及び電流源ＣＳａを含むｎ型差動入力回路によりｐ型駆動トランジスタＭ９を制御する。

ｎ型差動入力回路に着目して、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合を考える。この場合、ｎ型トランジスタＭ４のインピーダンスがｎ型トランジスタＭ３より大きくなるため、ｐ型トランジスタＭ２、Ｍ１のゲート電圧が上昇し、ｐ型トランジスタＭ１のインピーダンスが大きくなる。そのため、ｐ型駆動トランジスタＭ９のゲート電圧が下降し、ｐ型駆動トランジスタＭ９はオンする方向に向かう。

ｐ型差動入力回路に着目すると、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合、ｐ型トランジスタＭ８のインピーダンスがｐ型トランジスタＭ７のインピーダンスより小さくなるため、ｎ型トランジスタＭ５、Ｍ６のゲート電圧が上昇し、ｎ型トランジスタＭ５のインピーダンスが小さくなる。そのため、ｎ型駆動トランジスタＭ１０のゲート電圧が下降し、ｎ型駆動トランジスタＭ１０がオフする方向に向かう。

このように、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合は、出力信号Ｖｏｕｔの電圧が大きくなる方向にｐ型駆動トランジスタＭ９、ｎ型駆動トランジスタＭ１０が動作する。なお、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より小さい場合は、上述と逆の動作を行う。以上のような動作の結果、演算増幅器では、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧とがほぼ等しくなる平衡状態に移行していく。
特開２００３−１５７０５４号公報

しかしながら、ｐ型差動入力回路では入力信号Ｖｉｎがゲート電圧としてｐ型トランジスタＭ７に供給され、ｎ型差動入力回路では入力信号Ｖｉｎがゲート電圧としてｎ型トランジスタＭ３に供給される。そのため、図２２に示すように、入力信号Ｖｉｎが、高電位側の電源電圧ＶＤＤ〜ＶＤＤ−｜Ｖｔｈｐ｜（Ｖｔｈｐは、ｐ型トランジスタＭ７の閾値電圧）の範囲Ｒ１と、低電位側の電源電圧ＶＳＳ〜ＶＳＳ＋Ｖｔｈｎ（Ｖｔｈｎは、ｎ型トランジスタＭ３の閾値電圧）の範囲Ｒ２では、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧とを等しくできない入力不感帯となる。これは、低電位側の電源電圧ＶＳＳ〜ＶＳＳ＋Ｖｔｈｎの範囲Ｒ２では、ｎ型トランジスタＭ３がオフ状態のままであるためｎ型差動入力回路が動作せず、高電位側の電源電圧ＶＤＤ〜ＶＤＤ−｜Ｖｔｈｐ｜の範囲Ｒ１では、ｐ型トランジスタＭ７がオフ状態のままであるためｐ型差動入力回路が動作しないからである。

例えば液晶表示パネルを、最大５ボルト振幅（Ｖｉｎ_Ｒ）の階調電圧を６４階調で駆動する場合を考える。この場合、各階調に応じた階調電圧を発生させるために５ボルト振幅を狭くすると階調表現に不都合が生じる。そこで、ｐ型トランジスタの閾値電圧Ｖｔｈｐ及びｎ型トランジスタの閾値電圧Ｖｔｈｎのばらつきを考慮して約１．９ボルトのオフセットを設けて、最大約６．９ボルト振幅（ＶＤＤ_Ｒ）の階調電圧を発生させていた。従って、データ線駆動回路の電源系が５ボルトのとき、約６．９ボルト振幅の階調電圧を発生させるために昇圧回路を設ける必要があった。昇圧回路としてチャージポンプ回路を採用する場合、昇圧用トランジスタや昇圧用コンデンサが更に必要となる上に、高電圧を考慮したレイアウトが必要となり、チップ面積の増大、実装上のコスト高、消費電力の増大を招いていた。特に、ロジック用電源としての５ボルト系の製造プロセスでは不十分であるため、７ボルト以上の高耐圧のトランジスタを用いる必要があり、製造プロセスのコスト高も招いていた。

更に、図２１に示す構成の演算増幅器では、入力不感帯の入力信号Ｖｉｎが入力されたとき、ｐ型駆動トランジスタＭ９及びｎ型駆動トランジスタＭ１０を制御できなくなり、貫通電流を抑える制御ができなかった。そのため、回路の安定性が悪くなり、消費電力が増大するという問題があった。

また演算増幅器の動作電流は、定常的に消費されてしまう。そのため、上述の入力不感帯が存在しないような回路構成を採用したとしても、電流経路の増加等に起因して、低消費電力化が図れないこともある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力で、駆動能力が高い駆動回路、電気光学装置及び電子機器を提供することにある。

また本発明の他の目的は、低消費電力で、且つ入力不感帯しない演算増幅器が適用された駆動回路、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置のデータ線を駆動するための駆動回路であって、
rail-to-rail動作又は非rail-to-rail動作により、第１〜第Ｐ（Ｐは４以上の整数）の階調値のいずれかに対応した階調電圧に基づいてデータ線を駆動する演算増幅器と、
階調データに基づいて、前記演算増幅器をrail-to-rail動作させるか、又は非rail-to-rail動作させるかを切り替える制御を行う演算増幅器制御部とを含み、
前記演算増幅器は、
前記階調データに対応した第ｓ（１≦ｓ≦Ｐ、ｓは整数）の階調値が第ｑ（１＜ｑ＜Ｐ、ｑは整数）〜第ｒ（ｑ＜ｒ＜Ｐ、ｒは整数）の階調値の範囲のとき、非rail-to-rail動作により前記第ｓの階調値に対応した階調電圧に基づいて前記データ線を駆動し、
前記第ｓの階調値が前記第ｑ〜第ｒの階調値の範囲以外のとき、rail-to-rail動作により前記第ｓの階調値に対応した階調電圧に基づいて前記データ線を駆動する駆動回路に関係する。

本発明においては、rail-to-rail動作又は非rail-to-rail動作の切り替えが可能な演算増幅器に対し、中間階調に対しては非rail-to-rail動作に切り替え、階調値の値の大きな範囲及び小さな範囲ではrail-to-rail動作に切り替えるように制御している。これにより、演算増幅器の電源電圧範囲を広げる必要がなくなるため、低消費電力化を図ることができるようになる。しかも、rail-to-rail動作には、何らかの補助電流が必要となるため、中間階調で非rail-to-rail動作に切り替えることにより、無駄な補助電流の消費を削減でき、より一層の低消費電力化を実現できる。

また本発明に係る駆動回路では、
前記演算増幅器制御部が、
前記階調データの上位２ビットのデータに基づいて、前記第ｑ〜第ｒの階調値の範囲の階調値について、前記演算増幅器をrail-to-rail動作させるか、非rail-to-rail動作させるかを切り替え、
前記演算増幅器制御部により前記第ｑ〜第ｒの階調値の範囲の階調値についてrail-to-rail動作するように切り替えられたとき、前記演算増幅器は、階調値にかかわらずrail-to-rail動作により前記データ線を駆動することができる。

本発明によれば、簡素な構成で、演算増幅器のrail-to-rail動作又は非rail-to-rail動作の切り替えが可能となる。

また本発明に係る駆動回路では、
前記第ｑの階調値に対応した階調電圧と第１の閾値とを比較すると共に、前記第ｒの階調値に対応した階調電圧と第２の閾値とを比較する比較処理を行う比較処理部を含み、
前記演算増幅器制御部は、
前記比較処理部の比較結果に基づいて、前記第ｑ〜第ｒの階調値の範囲の階調値について前記演算増幅器をrail-to-rail動作させるか、非rail-to-rail動作させるかを切り替え、
前記演算増幅器制御部により前記第ｑ〜第ｒの階調値の範囲の階調値についてrail-to-rail動作するように切り替えられたとき、前記演算増幅器は、階調値にかかわらずrail-to-rail動作により前記データ線を駆動することができる。

また本発明に係る駆動回路では、
前記演算増幅器制御部が、
前記第ｑの階調値に対応した階調電圧が第１の閾値以下、且つ前記第ｒの階調値に対応した階調電圧が第２の閾値以上であること、又は前記第ｒの階調値に対応した階調電圧が第１の閾値以上、且つ前記第ｑの階調値に対応した階調電圧が第２の閾値以下であることを条件に、前記第ｑ〜第ｒの階調値の範囲の階調値について前記演算増幅器を非rail-to-rail動作させるように切り替えることができる。

また本発明に係る駆動回路では、
前記演算増幅器の電源電圧範囲と前記データ線への出力振幅電圧とに対応して、前記第１及び第２の閾値が記憶される閾値記憶部を含み、
前記比較処理部が、
前記閾値記憶部の記憶情報に基づいて、前記比較処理を行うことができる。

上記のいずれかの発明によれば、階調特性に応じて、中間階調値について非rail-to-rail動作を行わせるか否かを決定できるので、本来rail-to-rail動作でデータ線を駆動すべき階調値に対して非rail-to-rail動作でデータ線を駆動した場合に生ずる画質の劣化を回避できる。

また本発明に係る駆動回路では、
前記出力振幅電圧を設定するための出力振幅電圧設定レジスタと、
前記出力振幅電圧に対するオフセット電圧を設定するためのオフセット電圧設定レジスタとを含み、
前記比較処理部が、
前記出力振幅電圧設定レジスタに設定された出力振幅電圧と、該出力振幅電圧と前記オフセット電圧設定レジスタに設定されたオフセット電圧との加算結果とに対応して前記閾値記憶部に記憶された記憶情報に基づいて、前記比較処理を行うことができる。

本発明によれば、動作条件に応じた最適な階調特性に従って、演算増幅器のrail-to-rail動作又は非rail-to-rail動作の切り替えが可能となる。

また本発明に係る駆動回路では、
前記演算増幅器が、
各トランジスタのソースが第１の電流源（ＣＳ１）に接続されると共に、入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路（ＣＭ１）とを有する第１の導電型差動増幅回路（１００）と、
各トランジスタのソースが第２の電流源（ＣＳ２）に接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路（ＣＭ２）とを有する第２の導電型差動増幅回路（１１０）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の差動トランジスタ対を構成する２つのトランジスタのドレインである第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の差動トランジスタ対を構成する２つのトランジスタのドレインである第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）と、
前記第１の出力ノード（ＮＤ１）の電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）と、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の出力ノード（ＮＤ２）の電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）とを有し、前記第１の駆動トランジスタ（ＮＴＯ１）のドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力する出力回路（１２０）とを含み、
前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第１の補助回路（１３０）が、
前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、
前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第２の補助回路（１４０）が、
前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御し、
前記演算増幅器制御部が、前記第１及び第２の補助回路の少なくとも１つの動作電流を停止又は制限することにより、前記演算増幅器が、非rail-to-rail動作を行うことができる。

本発明によれば、更に、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できるようになり、入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くす演算増幅器を含む駆動回路を提供できる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

なお、第１の差動トランジスタ対と第１の電流源との間、第２の差動トランジスタ対と第２の電流源との間、又は第１、第２の駆動トランジスタのドレイン間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る駆動回路では、
前記演算増幅器が、
入力信号（Ｖｉｎ）及び出力信号（Ｖｏｕｔ）の差分を増幅する第１の導電型差動増幅回路（１００）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）の差分を増幅する第２の導電型差動増幅回路（１１０）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第１の導電型差動増幅回路の第１の出力ノード（ＮＤ１）及び第１の反転出力ノード（ＮＸＤ１）のうち少なくとも一方を駆動する第１の補助回路（１３０）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて、前記第２の導電型差動増幅回路の第２の出力ノード（ＮＤ２）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する第２の補助回路（１４０）と、
前記第１及び第２の出力ノード（ＮＤ１、ＮＤ２）の電圧に基づいて前記出力信号（Ｖｏｕｔ）を生成する出力回路（１２０）とを含み、
前記第１の導電型差動増幅回路（１００）が、
一端に第１の電源電圧（ＶＤＤ）が供給される第１の電流源（ＣＳ１）と、
各トランジスタのソースが前記第１の電流源（ＣＳ１）の他端に接続され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対（ＰＴ１、ＰＴ２）と、
ゲート同士が互いに接続された第２の導電型の第１のトランジスタ対（ＮＴ１、ＮＴ２）を有する第１のカレントミラー回路（ＣＭ１）とを含み、
前記第１のトランジスタ対（ＮＴ１、ＮＴ２）を構成する各トランジスタのソースに第２の電源電圧（ＶＳＳ）が供給され、該各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続され、前記第１のトランジスタ対（ＮＴ１、ＮＴ２）を構成するトランジスタのうち前記第１の反転出力ノード（ＮＸＤ１）に接続されるトランジスタ（ＮＴ２）のドレイン及びゲートが接続され、
前記第２の導電型差動増幅回路（１１０）が、
一端に前記第２の電源電圧（ＶＳＳ）が供給される第２の電流源（ＣＳ２）と、
各トランジスタのソースが前記第２の電流源（ＣＳ２）の他端に接続され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対（ＮＴ３、ＮＴ４）と、
ゲート同士が互いに接続された第１の導電型の第２のトランジスタ対（ＰＴ３、ＰＴ４）を有する第２のカレントミラー回路（ＣＭ２）とを含み、
前記第２のトランジスタ対を構成する各トランジスタのソースに第１の電源電圧（ＶＤＤ）が供給され、該各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続され、前記第２のトランジスタ対（ＰＴ３、ＰＴ４）を構成するトランジスタのうち前記第２の反転出力ノード（ＮＸＤ２）に接続されるトランジスタのドレイン及びゲートが接続され、
前記出力回路（１２０）が、
前記第２の出力ノード（ＮＤ２）にそのゲートが接続された第１の導電型の第２の駆動トランジスタ（ＰＴＯ１）と、
前記第１の出力ノード（ＮＤ１）にそのゲートが接続され、前記第２の駆動トランジスタ（ＰＴＯ１）のドレインにそのドレインが接続された第２の導電型の第１の駆動トランジスタ（ＮＴＯ１）とを含み、該ドレインの電圧を前記出力信号（Ｖｏｕｔ）として出力し、
前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第１の補助回路（１３０）が、
前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動することで、前記第１の駆動トランジスタ（ＮＴＯ１）のゲート電圧を制御し、
前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第２の補助回路（１４０）が、
前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動することで、前記第２の駆動トランジスタ（ＰＴＯ１）のゲート電圧を制御し、
前記演算増幅器制御部が、前記第１及び第２の補助回路の少なくとも１つの動作電流を停止又は制限することにより、前記演算増幅器が、非rail-to-rail動作を行うことができる。

本発明によれば、出力回路を構成する第１及び第２の駆動トランジスタのゲート電圧が制御できるようになり、入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くす演算増幅器を含む駆動回路を提供できる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

なお、第１の差動トランジスタ対と第１の電流源との間、第１の差動トランジスタ対の各トランジスタのドレインと第１の出力ノード又は第１の反転出力ノードとの間、第２の差動トランジスタ対と第２の電流源との間、第２の差動トランジスタ対の各トランジスタのドレインと第２の出力ノード又は第２の反転出力ノードとの間、第１、第２の駆動トランジスタのドレイン間、第１の出力ノードと第１の駆動トランジスタのゲートとの間、第２の出力ノードと第２の駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る駆動回路では、
前記第１の補助回路が、
各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）に接続された第１の導電型の第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御する第１の電流制御回路（１３２）とを含み、
前記第１の差動トランジスタ対（ＰＴ１、ＰＴ２）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＰＴ１）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第１の電流制御回路（１３２）が、
前記第１の出力ノード（ＮＤ１）及び前記第１の反転出力ノード（ＮＸＤ１）の少なくとも一方を駆動するように前記第１及び第２の電流駆動トランジスタ（ＰＡ１、ＰＡ２）のゲート電圧を制御し、
前記演算増幅器制御部が、前記第１の電流制御回路の動作電流を停止又は制限する制御を行うことができる。

本発明によれば、第１及び第２の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第１の出力ノード又は第１の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第１の駆動トランジスタのゲート電圧を制御できるようになる。

なお第１又は第２の電流駆動トランジスタのドレインと第１の出力ノード又は第１の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る駆動回路では、
前記第２の補助回路（１４０）が、
各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）に接続された第２の導電型の第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）と、
前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）に基づいて前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御する第２の電流制御回路（１４２）とを含み、
前記第２の差動トランジスタ対（ＮＴ３、ＮＴ４）を構成するトランジスタのうち前記入力信号（Ｖｉｎ）がゲートに入力されるトランジスタ（ＮＴ３）のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第２の電流制御回路（１４２）が、
前記第２の出力ノード（ＮＤ２）及び前記第２の反転出力ノード（ＮＸＤ２）の少なくとも一方を駆動するように前記第３及び第４の電流駆動トランジスタ（ＮＡ３、ＮＡ４）のゲート電圧を制御し、
前記演算増幅器制御部が、前記第２の電流制御回路の動作電流を停止又は制限する制御を行うことができる。

本発明によれば、第３及び第４の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第２の出力ノード又は第２の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第２の駆動トランジスタのゲート電圧を制御できるようになる。

なお第３又は第４の電流駆動トランジスタのドレインと第２の出力ノード又は第２の反転出力ノードとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る駆動回路では、
前記第１の電流制御回路（１３２）が、
一端に前記第２の電源電圧（ＶＳＳ）が供給された第３の電流源（ＣＳ３）と、
前記第３の電流源（ＣＳ３）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第２の導電型の第３の差動トランジスタ対（ＮＳ５、ＮＳ６）と、
各トランジスタのソースに前記第１の電源電圧（ＶＤＤ）が供給され、各トランジスタのドレインがそれぞれ前記第３の差動トランジスタ対（ＮＳ５、ＮＳ６）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第１の導電型の第５及び第６の電流駆動トランジスタ（ＰＳ５、ＰＳ６）とを含み、
前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＮＳ５）のドレインが前記第２の電流駆動トランジスタ（ＰＡ２）のゲートに接続され、
前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＮＳ６）のドレインが前記第１の電流駆動トランジスタ（ＰＡ１）のゲートに接続され、
前記演算増幅器制御部が、前記第３の電流源の電流を停止又は制限する制御を行うことができる。

本発明によれば、第１の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第１の電流制御回路で制御される第１及び第２の電流駆動トランジスタにより、簡素な構成で、第１の出力ノード及び第１の反転出力ノードを補助的に駆動できるようになる。

なお、第３の差動トランジスタ対を構成する各トランジスタのソースと第３の電流源との間、第３の差動トランジスタ対を構成する各トランジスタのドレインと第５又は第６の電流駆動トランジスタのドレインとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第２の電流駆動トランジスタのゲートとの間、又は第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第１の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明に係る駆動回路では、
前記第２の電流制御回路（１４２）が、
一端に前記第１の電源電圧（ＶＤＤ）が供給された第４の電流源（ＣＳ４）と、
前記第４の電流源（ＣＳ４）の他端に各トランジスタのソースが接続され、前記入力信号（Ｖｉｎ）及び前記出力信号（Ｖｏｕｔ）が各トランジスタのゲートに入力される第１の導電型の第４の差動トランジスタ対（ＰＳ７、ＰＳ８）と、
各トランジスタのソースに前記第２の電源電圧（ＶＳＳ）が供給され、各トランジスタのドレインがそれぞれ前記第４の差動トランジスタ対（ＰＳ７、ＰＳ８）の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第２の導電型の第７及び第８の電流駆動トランジスタ（ＮＳ７、ＮＳ８）とを含み、
前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号（Ｖｉｎ）が入力されるトランジスタ（ＰＳ７）のドレインが前記第４の電流駆動トランジスタ（ＮＡ４）のゲートに接続され、
前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号（Ｖｏｕｔ）が入力されるトランジスタ（ＰＳ８）のドレインが前記第３の電流駆動トランジスタ（ＮＡ３）のゲートに接続され、
前記演算増幅器制御部が、前記第４の電流源の電流を停止又は制限する制御を行うことができる。

本発明によれば、第２の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第２の電流制御回路で制御される第３及び第４の電流駆動トランジスタにより、簡素な構成で、第２の出力ノード及び第２の反転出力ノードを補助的に駆動できるようになる。

なお、第４の差動トランジスタ対を構成する各トランジスタのソースと第４の電流源との間、第４の差動トランジスタ対を構成する各トランジスタのドレインと第７又は第８の電流駆動トランジスタのドレインとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第７の電流駆動トランジスタのゲートとの間、又は第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第８の電流駆動トランジスタのゲートとの間に、他の素子（例えばスイッチング素子等）を設けてもよい。

また本発明は、
複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のデータ線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。

本発明によれば、低消費電力で、駆動能力が高い駆動回路を含む電気光学装置を提供できる。

また本発明によれば、低消費電力で、且つ入力不感帯しない演算増幅器が適用された駆動回路を含む電気光学装置を提供できる。

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態の演算増幅器を適用した液晶装置のブロック図の例を示す。

この液晶装置５１０（広義には表示装置）は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで表示パネル５１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極は走査線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はデータ線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データ線駆動回路５２０は、階調データに基づいて表示パネル５１２のデータ線Ｓ_１〜
Ｓ_Ｎを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ_１〜Ｇ_Ｍを順次走査駆動する。

コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。このような液晶装置５１０又は表示パネル５１２は、携帯電話、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはＧＰＳ（Global Positioning System）等の種々の電子機器に組み込むことができる。

１．１ データ線駆動回路
図２に、図１のデータ線駆動回路５２０の構成例を示す。

データ線駆動回路５２０（広義には、駆動回路）は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、基準電圧発生回路５２７、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ５２９を含む。

シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（各色成分のデータ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。

基準電圧発生回路５２７は、６ビットの階調データで表される６４（＝２^６）階調の各階調ごとに基準電圧を発生させる。より具体的には、図２の基準電圧発生回路５２７は、電源回路５４２からの高電位側及び低電位側の電源電圧間を分圧して生成された２５６種類の電圧の中から６４種類の基準電圧を選択して階調電圧として出力する。

ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの階調データに基づいて、図１の電源回路５４２からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。

出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎを含み、これらの各演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎが、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。

演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのそれぞれは、いわゆるrail-to-rail動作及び非rail-to-rail動作のいずれかにより、ＤＡＣ５２８からの階調データに基づいてデータ線を駆動する。

出力バッファ５２９は、更に、演算増幅器毎に設けられた演算増幅器制御部ＯＰＣＣ_１〜ＯＰＣＣ_Ｎを含む。例えば演算増幅器制御部ＯＰＣＣ_１は、演算増幅器ＯＰＣ_１のrail-to-rail動作及び非rail-to-rail動作の切り替え制御を行う。同様に、演算増幅器制御部ＯＰＣＣ_２は演算増幅器ＯＰＣ_２のrail-to-rail動作及び非rail-to-rail動作の切り替え制御、・・・、演算増幅器制御部ＯＰＣＣ_Ｎは演算増幅器ＯＰＣ_Ｎのrail-to-rail動作及び非rail-to-rail動作の切り替え制御を行う。

なお、図２では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ５２９を介してデータ線に出力する構成にしてもよい。

またデータ線駆動回路５２０は、更にパワーセーブ制御部５５０、階調特性判定処理部５６０を含むことができる。パワーセーブ制御部５５０は、出力バッファ５２９の演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎに対し、それぞれ動作電流を停止又は制限するパワーセーブ制御を行う。パワーセーブ制御部５５０は、データ線の駆動が不要なタイミングにおいて、パワーセーブ制御を行う。

階調特性判定処理部５６０は、データ線駆動回路５２０の動作条件を示す動作条件情報（電源電圧、データ線への出力振幅電圧等）に応じた階調特性に従って、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのrail-to-rail動作から非rail-to-rail動作への切り替えを許可する制御を行う。演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎが非rail-to-rail動作を行うとき、rail-to-rail動作を行う場合に比べて消費電流が少ない。これは、後述のように、入力不感帯で動作を実現するために電流駆動能力を増加させる回路が必要となるため、rail-to-rail動作時の消費電流が、非rail-to-rail動作時の消費電流より多くなるからである。

１．２ 走査線駆動回路
図３に、図１の走査線駆動回路５３０の構成例を示す。

走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、表示パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２． 演算増幅器のパワーセーブ制御
図４に、図２のデータ線駆動回路５２０の構成の要部を示す。

なお図４において、図２と同一部分には同一符号を付し、適宜説明を省略する。

演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎの各演算増幅器は、rail-to-rail動作又は非rail-to-rail動作により、第１〜第Ｐ（Ｐは４以上の整数）の階調値のいずれかに対応した階調電圧に基づいてデータ線を駆動する。各色成分の階調データが６ビットの場合、６４階調となり、Ｐが６４の場合に相当する。演算増幅器制御部ＯＰＣＣ_１〜ＯＰＣＣ_Ｎの各演算増幅器制御部は、階調データに基づいて、演算増幅器をrail-to-rail動作させるか、又は非rail-to-rail動作させるかを切り替える制御を行う。

そして演算増幅器は、階調データに対応した第ｓ（１≦ｓ≦Ｐ、ｓは整数）の階調値が第ｑ（１＜ｑ＜Ｐ、ｑは整数）〜第ｒ（ｑ＜ｒ＜Ｐ、ｒは整数）の階調値の範囲のとき、非rail-to-rail動作により第ｓの階調値に対応した階調電圧に基づいてデータ線を駆動する。また演算増幅器は、第ｓの階調値が第ｑ〜第ｒの階調値の範囲以外のとき、rail-to-rail動作により第ｓの階調値に対応した階調電圧に基づいてデータ線を駆動する。

ここで、演算増幅器のrail-to-rail動作は、ＤＡＣ５２８からの入力電圧の範囲が、演算増幅器の高電位側電源電圧と低電位側電源電圧の範囲と同じで、入力電圧の範囲内で入力不感帯が存在することなく上述のインピーダンス変換を行う動作である。一方、演算増幅器の非rail-to-rail動作は、ＤＡＣ５２８からの入力電圧の範囲が、演算増幅器の高電位側電源電圧と低電位側電源電圧の範囲より小さく、入力電圧の範囲内で入力不感帯が存在した状態で、上述のインピーダンス変換を行う動作である。

図５に、rail-to-rail動作と非rail-to-rail動作の切り替え制御と階調値との関係を示す。

階調値は、階調データによって特定される。階調データが取り得る第１〜第Ｐの階調値の各階調値に、階調電圧が割り当てられる。図５では、第１の階調値に割り当てられる階調電圧の電位が高電位側の電源電圧ＶＤＤＨＳ側の電位であり、第２の階調値、第３の階調値、・・・の順に階調電圧の電位が低くなり、第Ｐの階調値に割り当てられる階調電圧の電位が低電位側の電源電圧ＶＳＳ側の電位であるものとする。階調データが６ビットの場合、第１〜第６４の階調値のうち、例えば第１の階調値に対応する階調電圧が高電位側電源電圧ＶＤＤＨＳとなり、第６４の階調値に対応する階調電圧が低電位側電源電圧ＶＳＳとすることができる。

階調データに対応した階調値が第１〜第（ｑ−１）の階調値までの範囲のとき、演算増幅器がrail-to-rail動作でインピーダンス変換を行う。また、階調データに対応した階調値が第ｑ〜第ｒの階調値までの範囲のとき、演算増幅器が非rail-to-rail動作でインピーダンス変換を行う。更に、階調データに対応した階調値が第（ｒ＋１）〜第Ｐの階調値までの範囲のとき、演算増幅器がrail-to-rail動作でインピーダンス変換を行う。

このような階調値に応じた演算増幅器のrail-to-rail動作又は非rail-to-rail動作の切り替えは、６ビットの階調データの上位の２ビットのデータに基づいて行うことができる。こうすることで、簡素な構成で演算増幅器の動作制御が可能となる。この場合、ｑが１６、ｒが４７であり、２進数表示で「０１００００」〜「１０１１１１」（１０進数表示で１６〜４７）の範囲を、上位２ビットのデータが「０１」又は「１０」であるか否かで判別できる。

ところで、階調値と階調電圧との関係は、階調特性を表す曲線によって特定される。

図６に、階調特性の説明図を示す。

図６に示すように、階調特性は、直線性を有さず、液晶の材料や液晶への印加電圧、製造ばらつき等に起因して変化する曲線によって特定される。そのため図５に示す第１〜第Ｐの階調値のいずれかが、ある階調特性に従えば非rail-to-rail動作でデータ線を駆動すれば十分であるが、別の階調特性に従えばrail-to-rail動作でデータ線を駆動する必要が生ずる場合がある。この逆の場合もあり得る。また、第ｒの階調値についても同様である。

例えばrail-to-rail動作でデータ線を駆動すべきにもかかわらず、非rail-to-rail動作でデータ線を駆動した場合、入力不感帯の階調電圧に対しては、データ線を十分に駆動できず、画質の劣化を招く結果となる。

そこで本実施形態では、階調特性判定処理部５６０が、データ線駆動回路５２０の動作条件を示す動作条件情報に応じた階調特性に従って、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのrail-to-rail動作及び非rail-to-rail動作を許可する制御を行うようになっている。より具体的には、第ｑ〜第ｒの階調値の範囲について、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのrail-to-rail動作及び非rail-to-rail動作を許可する制御を行う。

ここで、図４のパワーセーブ制御部５５０は、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのインピーダンス変換動作自体を停止させる。即ち、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎの信号増幅に寄与する電流が、停止又は制限される。これに対して、図４の階調特性判定処理部５６０は、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎに対し、階調特性に応じて、第ｑ〜第ｒの階調値の範囲について、rail-to-rail動作及び非rail-to-rail動作の切り替え制御を許可する。

そして、切り替え制御が許可されなかったとき、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、階調値（階調データに対応した階調電圧）にかかわらず、rail-to-rail動作でインピーダンス変換を行う。また切り替え制御が許可されたとき、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、階調値（階調データに対応した階調電圧）に応じて、rail-to-rail動作又は非rail-to-rail動作でインピーダンス変換を行う。即ち、階調データに対応した第ｓの階調値が第ｑ〜第ｒの階調値の範囲のとき、非rail-to-rail動作を行い、第ｓの階調値が第ｑ〜第ｒの階調値の範囲以外のとき、rail-to-rail動作を行う。このとき、非rail-to-rail動作時では、rail-to-rail動作時に流れる余分な電流を削減できる。

以上のように、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、パワーセーブ制御部５５０のパワーセーブ制御とは独立に、階調特性判定処理部５６０の処理結果に基づいてパワーセーブ制御が行われる。

このようなデータ線駆動回路５２０は、図４に示すように、更に、出力振幅電圧設定レジスタ５６２、オフセット電圧設定レジスタ５６４、階調電圧設定レジスタ５６６、閾値テーブル（閾値記憶部）５７０を含むことができる。

出力振幅電圧設定レジスタ５６２には、データ線への出力（最大）振幅電圧を設定するための制御情報が設定される。この制御情報に基づいて、データ線駆動回路５２０が駆動するデータ線の振幅電圧が定まる。例えば電源回路５４２からの電圧を該制御情報に基づいて調整することで、データ線の振幅電圧が定められる。

またオフセット電圧設定レジスタ５６４には、出力振幅電圧に対するオフセット電圧を設定するための制御情報が設定される。この制御情報に基づいて、上記の出力振幅電圧をデータ線に供給するために、高電位側の電源電圧ＶＤＤＨＳとして出力振幅電圧よりオフセット電圧分だけ高い電圧が演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎに供給される。例えば電源回路５４２からの電圧を該制御情報に基づいて調整することで、演算増幅器の電源電圧範囲が定められる。

階調電圧設定レジスタ５６６には、第１〜第Ｐの階調値の各階調値について階調電圧を設定するための制御情報が設定される。

図７に、階調電圧設定レジスタ５６６に設定される制御情報の説明図を示す。

図７は、図２の基準電圧発生回路５２７と階調電圧設定レジスタ５６６との関係を示す。基準電圧発生回路５２７は、抵抗分割回路５８０と、階調電圧選択回路５８２とを含む。抵抗分割回路５８０は、高電位側の電源電圧ＶＤＤＨＳと低電位側の電源電圧ＶＳＳとの間を抵抗分割して２５６種類の電圧を生成する。階調電圧選択回路５８２は、階調電圧設定レジスタ５６６の制御情報に基づいて、抵抗分割回路５８０が生成した２５６種類の電圧から６４種類の電圧を選択して出力する。

このため階調電圧設定レジスタ５６６の制御情報を参照することで、階調値に対応した階調電圧が特定できる。

以上のような出力振幅電圧設定レジスタ５６２、オフセット電圧設定レジスタ５６４及び階調電圧設定レジスタ５６６の各レジスタには、コントローラ５４０又は図示しないホストによって制御情報が設定される。

図４の閾値テーブル５７０は、階調特性判定処理部５６０が、動作条件情報に応じた階調特性に従って、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのrail-to-rail動作及び非rail-to-rail動作を許可するか否かを判定するための閾値が記憶される。より具体的には、閾値テーブル５７０には、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎの電源電圧範囲とデータ線への出力振幅電圧とに対応して、第１及び第２の閾値が記憶される。ここで、データ線への出力（最大）振幅電圧は、出力振幅電圧設定レジスタ５６２により特定される。また演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎの電源電圧範囲は、出力振幅電圧設定レジスタ５６２の制御情報により特定される出力振幅電圧とオフセット電圧設定レジスタ５６４の制御情報により特定されるオフセット電圧との加算結果により特定される。

図８に、閾値テーブル５７０に設定される閾値の説明図を示す。

図８では、横軸がデータ線の出力振幅電圧を示し、左から右に振幅電圧が低くなる。また図８では、縦軸に階調値を表す。そして、図８では、上から下に、階調値０から階調値２５５の範囲で、出力振幅電圧ごとの閾値電圧の変化を表している。

まず、高電位側の閾値（第１の閾値）については、電源電圧（＝出力振幅電圧＋オフセット電圧）ごとに、rail-to-rail動作と非rail-to-rail動作の切り替え制御を許可するための閾値電圧が閾値テーブル５７０に設定される。例えば閾値テーブル５７０には、図８において、出力振幅電圧の０．１Ｖ刻みで、各電源電圧の閾値電圧が記憶される。なお、出力振幅電圧４．８Ｖから５．５Ｖにかけて、閾値電圧が所定の電圧に飽和しているが、これは電源電圧が最大値（５．５Ｖ）に近づくほど、rail-to-rail動作すべき領域が広がっていることを意味している。

また、低電位側の閾値（第２の閾値）についても、rail-to-rail動作と非rail-to-rail動作の切り替え制御を許可するための閾値電圧が閾値テーブル５７０に設定される。例えば閾値テーブル５７０には、図８において、出力振幅電圧の０．１Ｖ刻みで閾値電圧が記憶される。なお低電位側では、低電位側の電源電圧ＶＳＳの電位が下がらないため、１種類の閾値電圧の変化のみが表されている。

階調特性判定処理部５６０は、出力振幅電圧設定レジスタ５６２、オフセット電圧設定レジスタ５６４及び階調電圧設定レジスタ５６６の設定情報を動作条件情報として受け付け、該動作条件情報に対応して閾値テーブル５７０に記憶された閾値電圧を用いて、rail-to-rail動作及び非rail-to-rail動作の切り替え制御の許可の判定処理を行う。演算増幅器制御部ＯＰＣＣ_１〜ＯＰＣＣ_Ｎの各演算増幅器制御部は、階調特性判定処理部５６０からの出力により、第ｑの階調値に対応した階調電圧が第１の閾値以下、且つ第ｒの階調値に対応した階調電圧が第２の閾値以上であることを条件に、第ｑ〜第ｒの階調値の範囲の階調値について演算増幅器を非rail-to-rail動作させるように切り替えることができる。

なお、第１の階調値に対応する階調電圧が第Ｐの階調値に対応する階調電圧より低い場合には、演算増幅器制御部ＯＰＣＣ_１〜ＯＰＣＣ_Ｎの各演算増幅器制御部は、第ｒの階調値に対応した階調電圧が第１の閾値以下、且つ第ｑの階調値に対応した階調電圧が第２の閾値以上であることを条件に、第ｑ〜第ｒの階調値の範囲の階調値について演算増幅器を非rail-to-rail動作させるように切り替えることができる。

図９に、図４の階調特性判定処理部５６０の構成例のブロック図を示す。

但し、図９において、図４と同一部分には同一符号を付し、適宜説明を省略する。

階調特性判定処理部５６０は、比較処理部５９０、加算部５９２、判定用階調電圧生成部５９４を含む。

ここで、加算部５９２は、出力振幅電圧設定レジスタ５６２の制御情報により特定される出力振幅電圧と、オフセット電圧設定レジスタ５６４の制御情報により特定されるオフセット電圧とを加算する。判定用階調電圧生成部５９４は、階調電圧設定レジスタ５６６の制御情報に基づいて、第ｑ及び第ｒの階調値に対応した階調電圧を生成する。

比較処理部５９０は、第ｑの階調値に対応した階調電圧と第１の閾値とを比較すると共に、第ｒの階調値に対応した階調電圧と第２の閾値とを比較する比較処理を行う。より具体的には、比較処理部５９０が、閾値テーブル５７０の記憶情報に基づいて、上記の比較処理を行う。更に具体的には、比較処理部５９０は、出力振幅電圧設定レジスタ５６２により設定された出力振幅電圧、該出力振幅電圧とオフセット電圧設定レジスタ５６４により設定されたオフセット電圧との加算結果に対応して閾値テーブル５７０に記憶された記憶情報に基づいて、上記の比較処理を行う。

そして、演算増幅器制御部ＯＰＣＣ_１〜ＯＰＣＣ_Ｎの各演算増幅器制御部は、比較処理部５９０の比較結果に基づいて、第ｑ〜第ｒの階調値の範囲の階調値について演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎの各演算増幅器をrail-to-rail動作させるか、非rail-to-rail動作させるかを切り替える。そして、演算増幅器制御部により第ｑ〜第ｒの階調値の範囲の階調値についてrail-to-rail動作するように切り替えられたとき、演算増幅器は、階調値にかかわらずrail-to-rail動作によりデータ線を駆動する。

図１０に、比較処理部５９０の動作説明図を示す。

比較処理部５９０は、第ｑの階調値に対応した階調電圧と閾値テーブル５７０からの第１の閾値である閾値電圧ＶＴＨｑと比較すると共に、第ｒの階調値に対応した階調電圧と閾値テーブル５７０からの第２の閾値である閾値電圧ＶＴＨｒとを比較する。そして、
第ｑの階調値に対応した階調電圧が閾値電圧ＶＴＨｑ以下で、且つ第ｒの階調値に対応した階調電圧が閾値電圧ＶＴＨｒ以上のとき、第ｑ〜第ｒの階調値について非rail-to-rail動作への切り替えを許可し、パワーセーブ指示信号ＦＰＳＲ２ＲをＨレベルにして出力する。それ以外のときには、第ｑ〜第ｒの階調値についてもrail-to-rail動作を行わせるため、パワーセーブ指示信号ＦＰＳＲ２ＲをＬレベルにして出力する。

図８において、例えば出力振幅電圧が５．０Ｖで、電源電圧が５．８Ｖの場合、第ｑの階調値に対応した階調電圧Ｖｑ１が閾値電圧ＶＴＨ１より高く、第ｒの階調値に対応した階調電圧Ｖｒ１が閾値電圧ＶＴＨ２より高いものとする。この場合、第ｑ〜第ｒの階調値についても、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、rail-to-rail動作でデータ線を駆動する。

一方、出力振幅電圧及び電源電圧が他の条件で、第ｑの階調値に対応した階調電圧Ｖｑ２が閾値電圧ＶＴＨ３より低く、第ｒの階調値に対応した階調電圧Ｖｒ２が閾値電圧ＶＴＨ４より高いものとする。この場合、第ｑ〜第ｒの階調値については、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、非rail-to-rail動作でデータ線を駆動する。

なおいずれの場合も、第１〜第（ｑ−１）の階調値、第（ｒ＋１）〜第Ｐの階調値については、演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎは、rail-to-rail動作でデータ線を駆動する。

なお図４において閾値テーブル５７０をＲＯＭで構成して階調特性判定処理部５６０が閾値テーブル５７０を参照するように構成してもよいし、閾値テーブル５７０及び階調特性判定処理部５６０を組み合わせ回路（デコーダ）で構成してもよい。

なお本実施形態では、第ｑ及び第ｒの階調値について閾値電圧を判定することで第ｑ〜第ｒの階調値についてrail-to-rail動作及び非rail-to-rail動作の切り替え制御を行うようにしていたが、これに限定されるものではない。第ｑ〜第ｒの階調値を更に細かく区分して、それぞれの範囲でrail-to-rail動作及び非rail-to-rail動作の切り替え制御を許可するか否かを判定するようにしてもよい。

２．１ 構成例
２．１．１ 演算増幅器制御部
図１１に、演算増幅器制御部ＯＰＣＣ_１の構成例の回路図を示す。

なお図１１では、演算増幅器制御部ＯＰＣＣ_１の構成例を示すが、演算増幅器制御部ＯＰＣＣ_２〜ＯＰＣＣ_Ｎも同様である。

演算増幅器制御部ＯＰＣＣ_１には、ＤＡＣ５２８の前段に図４のように設けられたデコーダＤＥＣ_１〜ＤＥＣ_ＮのうちデコーダＤＥＣ_１からデコード結果信号ＳＥＬＵが入力される。各デコーダは、ラインラッチ５２６からの６ビットの階調データの上位２ビットのデータをデコードし、該データが「０１」又は「１０」のときＨレベルとなるデコード結果信号ＳＥＬＵを出力する。このデコード結果信号ＳＥＬＵにより、階調データが６ビットの場合、６４階調のうち階調値１６〜４７（２進数表示で「０１００００」〜「１０１１１１」）までを判別できる。

また演算増幅器制御部ＯＰＣＣ_１には、パワーセーブ制御部５５０から演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのパワーセーブ移行指示信号ＰＳＣが入力される。演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎのパワーセーブモードへの移行を指示するとき、パワーセーブ移行指示信号ＰＳＣがＨレベルとなる。

更に演算増幅器制御部ＯＰＣＣ_１には、図１０に示すように階調特性判定処理部５６０からパワーセーブ指示信号ＦＰＳＲ２Ｒが入力される。

演算増幅器制御部ＯＰＣＣ_１は、デコード結果信号ＳＥＬＵを、パワーセーブ指示信号ＦＰＳＲ２Ｒによりマスクする。そのマスク結果信号は、パワーセーブ移行指示信号ＰＳＣとの間で論理演算され、演算増幅器ＯＰＣ_１へのパワーセーブ信号ＰＳ、ＰＳＲ２Ｒ、反転パワーセーブ信号ＸＰＳ、ＸＰＳＲ２Ｒとして出力される。ここで、パワーセーブ信号ＰＳ及び反転パワーセーブ信号ＸＰＳにより、演算増幅器ＯＰＣ_１の動作電流が停止又は制限される。そしてパワーセーブ信号ＰＳＲ２Ｒ及び反転パワーセーブ信号ＸＰＳＲ２Ｒにより、演算増幅器ＯＰＣ_１においてrail-to-rail動作に必要な動作電流が停止又は制限される。

例えばパワーセーブ指示信号ＦＰＳＲ２ＲがＬレベルのとき、階調値にかかわらずrail-to-rail動作を行わせるため、デコード結果信号ＳＥＬＵがマスクされ、パワーセーブ信号ＰＳ、ＰＳＲ２Ｒ、反転パワーセーブ信号ＸＰＳ、ＸＰＳＲ２Ｒにより演算増幅器ＯＰＣ_１はrail-to-rail動作を行う。

また例えばパワーセーブ指示信号ＦＰＳＲ２ＲがＨレベルで、デコード結果信号ＳＥＬＵがＨレベルのとき、パワーセーブ信号ＰＳＲ２Ｒ、反転パワーセーブ信号ＸＰＳＲ２Ｒにより演算増幅器ＯＰＣ_１は非rail-to-rail動作を行う。更に例えばパワーセーブ指示信号ＦＰＳＲ２ＲがＨレベルで、デコード結果信号ＳＥＬＵがＬレベルのとき、パワーセーブ信号ＰＳ、ＰＳＲ２Ｒ、反転パワーセーブ信号ＸＰＳ、ＸＰＳＲ２Ｒにより演算増幅器ＯＰＣ_１はrail-to-rail動作を行う。

２．１．２ 演算増幅器
次に、rail-to-rail動作又は非rail-to-rail動作を行う演算増幅器の構成例について説明する。以下では、説明の便宜上、高電位側電源電圧ＶＤＤＨＳを電源電圧ＶＤＤとして表す。

図１２に、本実施形態における演算増幅器ＯＰＣ_１の構成例を示す。

なお図１２では、演算増幅器ＯＰＣ_１の構成例を示すが、演算増幅器ＯＰＣ_２〜ＯＰＣ_Ｎも同様である。

この演算増幅器は、ｐ型（例えば第１の導電型）差動増幅回路１００と、ｎ型（例えば第２の導電型）差動増幅回路１１０と、出力回路１２０とを含む。ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、及び出力回路１２０は、高電位側の電源電圧ＶＤＤ（広義には第１の電源電圧）と低電位側の電源電圧ＶＳＳ（広義には第２の電源電圧）との間の電圧を動作電圧とする。

ｐ型差動増幅回路１００は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｐ型差動増幅回路１００は、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）を有し、出力ノードＮＤ１及び反転出力ノードＮＸＤ１の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｐ型差動増幅回路１００は、第１のカレントミラー回路ＣＭ１と、ｐ型（第１の導電型）の第１の差動トランジスタ対を有する。第１の差動トランジスタ対は、ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：以下ＭＯＳと略す）トランジスタ（以下、Ｍ
ＯＳトランジスタを単にトランジスタと略す）ＰＴ１、ＰＴ２を含む。ｐ型トランジスタＰＴ１、ＰＴ２の各トランジスタのソースが第１の電流源ＣＳ１に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｐ型トランジスタＰＴ１、ＰＴ２のドレイン電流は、第１のカレントミラー回路ＣＭ１によって生成される。ｐ型トランジスタＰＴ１のゲートに入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＴ２のゲートに出力信号Ｖｏｕｔが入力される。ｐ型トランジスタＰＴ１のドレインが、出力ノードＮＤ１（第１の出力ノード）になる。ｐ型トランジスタＰＴ２のドレインが、反転出力ノードＮＸＤ１（第１の反転出力ノード）になる。

ｎ型差動増幅回路１１０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｎ型差動増幅回路１１０は、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）を有し、出力ノードＮＤ２及び反転出力ノードＮＸＤ２の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｎ型差動増幅回路１１０は、第２のカレントミラー回路ＣＭ２と、ｎ型（第２の導電型）の第２の差動トランジスタ対を含む。第２の差動トランジスタ対は、ｎ型トランジスタＮＴ３、ＮＴ４を含む。ｎ型トランジスタＮＴ３、ＮＴ４の各トランジスタのソースが第２の電流源ＣＳ２に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに入力される。ｎ型トランジスタＮＴ３、ＮＴ４のドレイン電流は、第２のカレントミラー回路ＣＭ２によって生成される。ｎ型トランジスタＮＴ３のゲートに入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＴ４のゲートに出力信号Ｖｏｕｔが入力される。ｎ型トランジスタＮＴ３のドレインが、出力ノードＮＤ２（第２の出力ノード）になる。ｎ型トランジスタＮＴ４のドレインが、反転出力ノードＮＸＤ２（第２の反転出力ノード）になる。

出力回路１２０は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧とｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）の電圧とに基づいて、出力信号Ｖｏｕｔを生成する。

この出力回路１２０は、ｎ型（第２の導電型）の第１の駆動トランジスタＮＴＯ１とｐ型（第１の導電型）の第２の駆動トランジスタＰＴＯ１とを含む。第１の駆動トランジスタＮＴＯ１のゲート（電圧）は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のゲート（電圧）は、ｎ型差動増幅回路１１０の出力ノード（ＮＤ２）（第２の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のドレインは、第１の駆動トランジスタＮＴＯ１のドレインに接続される。そして出力回路１２０は、第１の駆動トランジスタＮＴＯ１のドレインの電圧（第２の駆動トランジスタＰＴＯ１のドレインの電圧）を、出力信号Ｖｏｕｔとして出力する。

更に本実施形態における演算増幅器は、第１及び第２の補助回路１３０、１４０を含むことで、入力不感帯をなくし、かつ貫通電流を抑える。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化を実現する。

ここで、第１の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）のうち少なくとも一方を駆動する。また第２の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する。

そして、ｐ型トランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間（ゲートとソースとの間）の電圧の絶対値がｐ型トランジスタＰＴ１の閾値電圧の絶対値より小さいとき、第１の補助回路１３０が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動することで、第１の駆動トランジスタＮＴＯ１のゲート電圧を制御する。

更に、ｎ型トランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるトランジスタ）のゲート・ソース間の電圧の絶対値がｎ型トランジスタＮＴ３の閾値電圧の絶対値より小さいとき、第２の補助回路１４０が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動することで、第２の駆動トランジスタＰＴＯ１のゲート電圧を制御する。

図１３に、図１２に示す演算増幅器の動作説明図を示す。

ここで、高電位側の電源電圧をＶＤＤ、低電位側の電源電圧をＶＳＳ、入力信号の電圧をＶｉｎ、ｐ型トランジスタＰＴ１の閾値電圧をＶｔｈｐ、ｎ型トランジスタＮＴ３の閾値電圧Ｖｔｈｎとする。

ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型トランジスタがオフ、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオフとは、カットオフ領域であることを意味する。同様にｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型差動増幅回路１００は動作せず（オフ）、ｎ型差動増幅回路１１０は動作する（オン）。そこで第１の補助回路１３０の動作をオン（出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動させ）し、第２の補助回路１４０の動作をオフ（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ１（第２の反転出力ノード）を駆動させない）する。このように、ｐ型差動増幅回路１００が動作しない範囲で、第１の補助回路１３０によりｐ型差動増幅回路１００の出力ノードＮＤ１（反転出力ノードＮＸＤ１）を駆動することで、ｐ型差動増幅回路１００の第１の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ１の電圧を不定状態にすることがなくなる。

ＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ｐ型差動増幅回路１００は動作し（オン）、ｎ型差動増幅回路１１０も動作する（オン）。この場合、第１の補助回路１３０の動作をオン又はオフし、第２の補助回路１４０の動作をオン又はオフする。即ち、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作するため、出力ノードＮＤ１、ＮＤ２が不定状態にならず、図２１に示す構成の差動増幅器と同様に、出力回路１２０により出力信号Ｖｏｕｔを出力する。従って、第１及び第２補助回路１３０、１４０を動作させてもよいし、動作させなくてもよい。図１３では、動作をオンさせている。

Ｖｔｈｎ＋ＶＳＳ＞Ｖｉｎ≧ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオフとなる。ここでｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオフとは、カットオフ領域であることを意味する。従って、ｎ型差動増幅回路１１０は動作せず（オフ）、ｐ型差動増幅回路１００は動作する（オン）。そこで第２の補助回路１４０の動作をオン（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動させ）し、第１の補助回路１３０の動作をオフする。このように、ｎ型差動増幅回路１１０が動作しない範囲で、第２の補助回路１４０によりｎ型差動増幅回路１１０の出力ノードＮＤ２（反転出力ノードＮＸＤ２）を駆動することで、ｎ型差動増幅回路１１０の第２の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ２の電圧を不定状態にすることがなくなる。

以上のように第１及び第２の補助回路１３０、１４０により、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のゲート電圧が制御できるようになり、入力信号Ｖｉｎが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Ｖｉｎの入力不感帯を無くすことで、ｐ型トランジスタの閾値電圧Ｖｔｈｐ及びｎ型トランジスタの閾値電圧Ｖｔｈｎのばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

以下では、本実施形態における演算増幅器の詳細な構成例について説明する。

図１２において、ｐ型差動増幅回路１００は、第１の電流源ＣＳ１と、上述の第１の差動トランジスタ対と、第１のカレントミラー回路ＣＭ１とを含む。第１の電流源ＣＳ１の一端に、パワーセーブ信号ＰＳによりゲート制御されるｐ型トランジスタＰＴＳ１のドレインが接続される。ｐ型トランジスタＰＴＳ１のソースには、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流源ＣＳ１の他端に、上述の第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースが接続される。

第１のカレントミラー回路ＣＭ１は、ゲート同士が互いに接続されたｎ型（第２の導電型）の第１のトランジスタ対を含む。この第１のトランジスタ対は、ｎ型トランジスタＮＴ１、ＮＴ２を含む。ｎ型トランジスタＮＴ１、ＮＴ２の各トランジスタのソースに低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。ｎ型トランジスタＮＴ１のドレインが出力ノードＮＤ１（第１の出力ノード）に接続される。ｎ型トランジスタＮＴ２のドレインが反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。ｎ型トランジスタＮＴ２（第１の差動トランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ１に接続されるトランジスタ）のドレイン及びゲートが接続される。

またｎ型差動増幅回路１１０は、第２の電流源ＣＳ２と、上述の第２の差動トランジスタ対と、第２のカレントミラー回路ＣＭ２とを含む。第２の電流源ＣＳ２の一端に、パワーセーブ信号ＰＳを反転した反転パワーセーブ信号ＸＰＳによりゲート制御されるｎ型トランジスタＮＴＳ１のドレインが接続される。ｎ型トランジスタＮＴＳ１のソースには、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第２の電流源ＣＳ２の他端に、上述の第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースが接続される。

第２のカレントミラー回路ＣＭ２は、ゲート同士が互いに接続されたｐ型（第１の導電型）の第２のトランジスタ対を含む。この第２のトランジスタ対は、ｐ型トランジスタＰＴ３、ＰＴ４を含む。ｐ型トランジスタＰＴ３、ＰＴ４の各トランジスタのソースに高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。ｐ型トランジスタＰＴ３のドレインが出力ノードＮＤ２（第２の出力ノード）に接続される。ｐ型トランジスタＰＴ４のドレインが反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。ｐ型トランジスタＰＴ４（第２のトランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ２に接続されるトランジスタ）のドレイン及びゲートが接続される。

また第１の補助回路１３０は、ｐ型（第１の導電型）の第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２と、第１の電流制御回路１３２とを含むことができる。第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流駆動トランジスタＰＡ１のドレインは、出力ノードＮＤ１（第１の出力ノード）に接続される。第２の電流駆動トランジスタＰＡ２のドレインは、反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。

そして、第１の電流制御回路１３２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。より具体的には、第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｐ型トランジスタＰＴ１のゲート・ソース間の電圧（の絶対値）が該トランジスタの閾値電圧（の絶対値）より小さいとき、第１の電流制御回路１３２が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動するように第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。

演算増幅器制御部が、反転パワーセーブ信号ＸＰＳＲ２Ｒにより第１の補助回路１３０の動作電流を停止又は制限することにより、演算増幅器が、非rail-to-rail動作を行うことができる。より具体的には、演算増幅器制御部が、反転パワーセーブ信号ＸＰＳＲ２Ｒにより第１の電流制御回路１３２の動作電流を停止又は制限することにより、演算増幅器が、非rail-to-rail動作を行うことができる。

また第２の補助回路１４０は、ｎ型（第２の導電型）の第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４と、第２の電流制御回路１４２とを含むことができる。第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第３の電流駆動トランジスタＮＡ３のドレインは、出力ノードＮＤ２（第２の出力ノード）に接続される。第４の電流駆動トランジスタＮＡ４のドレインは、反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。

そして、第２の電流制御回路１４２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。より具体的には、第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに入力されるｎ型トランジスタＮＴ３のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第２の電流制御回路１４２が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動するように第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。

演算増幅器制御部が、パワーセーブ信号ＰＳＲ２Ｒにより第２の補助回路１４０の動作電流を停止又は制限することにより、演算増幅器が、非rail-to-rail動作を行うことができる。より具体的には、演算増幅器制御部が、パワーセーブ信号ＰＳＲ２Ｒにより第２の電流制御回路１４２の動作電流を停止又は制限することにより、演算増幅器が、非rail-to-rail動作を行うことができる。

図１４に、第１の電流制御回路１３２の構成例を示す。但し、図１２に示す演算増幅器と同一部分には同一符号を付し、適宜説明を省略する。

第１の電流制御回路１３２は、第３の電流源ＣＳ３と、ｎ型（第２の導電型）の第３の差動トランジスタ対と、ｐ型（第１の導電型）の第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６とを含む。

第３の電流源ＣＳ３の一端に、反転パワーセーブ信号ＸＰＳＲ２Ｒによりゲート制御されるｎ型トランジスタＮＴＳ２のドレインが接続される。ｎ型トランジスタＮＴＳ２のソースには、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。

第３の差動トランジスタ対は、ｎ型トランジスタＮＳ５、ＮＳ６を含む。ｎ型トランジスタＮＳ５、ＮＳ６の各トランジスタのソースが、第３の電流源ＣＳ３の他端に接続される。ｎ型トランジスタＮＳ５のゲートに、入力信号Ｖｉｎが入力される。ｎ型トランジスタＮＳ６のゲートに、出力信号Ｖｏｕｔが入力される。

第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第５の電流駆動トランジスタＰＳ５のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５のドレインに接続される。第６の電流駆動トランジスタＰＳ６のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６のドレインに接続される。第５の電流駆動トランジスタＰＳ５のゲート及びドレインが接続される。第６の電流駆動トランジスタＰＳ６のゲート及びドレインが接続される。

そして、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第５の電流駆動トランジスタＰＳ５のドレイン）が、第２の電流駆動トランジスタＰＡ２のゲートに接続される。また、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第６の電流駆動トランジスタＰＳ６のドレイン）が、第１の電流駆動トランジスタＰＡ１のゲートに接続される。

即ち、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６は、カレントミラー回路を構成する。同様に、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５は、カレントミラー回路を構成する。

図１５に、第２の電流制御回路１４２の構成例を示す。但し、図１２に示す演算増幅器と同一部分には同一符号を付し、適宜説明を省略する。

第２の電流制御回路１４２は、第４の電流源ＣＳ４と、ｐ型（第１の導電型）の第４の差動トランジスタ対と、ｎ型（第２の導電型）の第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８とを含む。

第４の電流源ＣＳ４の一端に、パワーセーブ信号ＰＳＲ２Ｒによりゲート制御されるｐ型トランジスタＰＴＳ２のドレインが接続される。ｐ型トランジスタＰＴＳ２のソースには、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。

第４の差動トランジスタ対は、ｐ型トランジスタＰＳ７、ＰＳ８を含む。ｐ型トランジスタＰＳ７、ＰＳ８の各トランジスタのソースが、第４の電流源ＣＳ４の他端に接続される。ｐ型トランジスタＰＳ７のゲートに、入力信号Ｖｉｎが入力される。ｐ型トランジスタＰＳ８のゲートに、出力信号Ｖｏｕｔが入力される。

第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第７の電流駆動トランジスタＮＳ７のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７のドレインに接続される。第８の電流駆動トランジスタＮＳ８のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８のドレインに接続される。第７の電流駆動トランジスタＮＳ７のゲート及びドレインが接続される。第８の電流駆動トランジスタＮＳ８のゲート及びドレインが接続される。

そして、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが入力されるトランジスタ）のドレイン（或いは第７の電流駆動トランジスタＮＳ７のドレイン）が、第４の電流駆動トランジスタＮＡ４のゲートに接続される。また、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが入力されるトランジスタ）のドレイン（或いは第８の電流駆動トランジスタＮＳ８のドレイン）が、第３の電流駆動トランジスタＮＡ３のゲートに接続される。

即ち、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８は、カレントミラー回路を構成する。同様に、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７は、カレントミラー回路を構成する。

次に、第１の補助回路１３０が図１４に示す第１の電流制御回路１３２を有し、第２の補助回路１４０が図１５に示す構成の第２の電流制御回路１４２を有するものとして、図１２に示す構成の演算増幅器のrail-to-rail動作について説明する。

まず、Ｖｔｈｎ＋ＶＳＳ≧Ｖｉｎ＞ＶＳＳのとき、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１がオンとなって適正な動作を行うが、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３が動作しないため、ｎ型差動増幅回路１１０の各ノードの電圧は不定となる。

ここで第２の補助回路１４０に着目すると、ｐ型トランジスタＰＳ７がオンしてインピーダンスが小さくなるため、第４の電流駆動トランジスタＮＡ４のゲート電圧が上がる。この結果、第４の電流駆動トランジスタＮＡ４のインピーダンスが小さくなる。即ち、第４の電流駆動トランジスタＮＡ４が反転出力ノードＮＸＤ２を駆動して電流を引き込み、反転出力ノードＮＸＤ２の電位が低くなる。この結果、ｐ型トランジスタＰＴ３のインピーダンスが小さくなって、出力ノードＮＤ２の電位が上がる。そして、出力回路１２０の第２の駆動トランジスタＰＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が下がる。これにより、ｐ型トランジスタＰＳ８のインピーダンスが小さくなって、第３の電流駆動トランジスタＮＡ３のゲート電圧が上昇する。従って、第３の電流駆動トランジスタＮＡ３のインピーダンスが小さくなり、出力ノードＮＤ２の電位が下がる。

こうして、ｐ型トランジスタＰＴ３のインピーダンスを小さくして出力ノードＮＤ２の電位を上げた結果がフィードバックされ、第３の電流駆動トランジスタＮＡ３のインピーダンスを小さくして出力ノードＮＤ２の電位を下げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第２の駆動トランジスタＰＴＯ１のゲート電圧が最適なところに確定する。

次に、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜のとき、上述の場合と逆に動作する。即ち、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３がオンとなって適正な動作を行うが、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１が動作しないため、ｐ型差動増幅回路１００の各ノードの電圧は不定となる。

ここで第１の補助回路１３０に着目すると、ｎ型トランジスタＮＳ５がオンしてインピーダンスが小さくなるため、第２の電流駆動トランジスタＰＡ２のゲート電圧が下がる。この結果、第２の電流駆動トランジスタＰＡ２のインピーダンスが小さくなる。即ち、第２の電流駆動トランジスタＰＡ２が反転出力ノードＮＸＤ１を駆動して電流を供給し、反転出力ノードＮＸＤ１の電位が高くなる。この結果、ｎ型トランジスタＮＴ２のインピーダンスが小さくなって、出力ノードＮＤ１の電位が下がる。そして、出力回路１２０の第１の駆動トランジスタＮＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が上がる。これにより、ｎ型トランジスタＮＳ６のインピーダンスが小さくなって、第１の電流駆動トランジスタＰＡ１のゲート電圧が下がる。従って、第１の電流駆動トランジスタＰＡ１のインピーダンスが小さくなり、出力ノードＮＤ１の電位が上がる。

こうして、ｎ型トランジスタＮＴ２のインピーダンスを小さくして出力ノードＮＤ１の電位を下げた結果がフィードバックされ、第１の電流駆動トランジスタＰＡ１のインピーダンスを小さくして出力ノードＮＤ１の電位を上げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第１の駆動トランジスタＮＴＯ１のゲート電圧が最適なところに確定する。

なおＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作し、出力ノードＮＤ１、ＮＤ２の電位が確定するため、第１及び第２の補助回路１３０、１４０を動作させなくても、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になる。

図１６に、ｐ型差動増幅回路１００及び第１の補助回路１３０のノードの電圧変化についてのシミュレーション結果を示す。図１７に、ｎ型差動増幅回路１１０及び第２の補助回路１４０のノードの電圧変化についてのシミュレーション結果を示す。更に図１８に、出力ノードＮＤ１、ＮＤ２の電圧変化についてのシミュレーション結果を示す。

図１６において、ノードＳＧ１は、第１の電流駆動トランジスタＰＡ１のゲートである。ノードＳＧ２は、第２の電流駆動トランジスタＰＡ２のゲートである。ノードＳＧ３は、第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースである。

図１７において、ノードＳＧ４は、第４の電流駆動トランジスタＮＡ４のゲートである。ノードＳＧ５は、第３の電流駆動トランジスタＮＡ３のゲートである。ノードＳＧ６は、第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースである。

図１５〜図１８に示すように、０．５ボルト付近の入力信号Ｖｉｎが入力された場合であっても、出力ノードＮＤ１が不定状態とならず、出力回路１２０を構成する第１の駆動トランジスタＮＴＯ１のゲート電圧を制御している。

以上説明したように、本実施形態によれば、入力不感帯をなくし、いわゆるrail-to-rail動作を行い、かつ出力回路１２０の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現する演算増幅器を提供できる。更にＡＢ級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。

そして、パワーセーブ信号ＰＳ（反転パワーセーブ信号ＸＰＳ）とパワーセーブ信号ＰＳＲ２Ｒ（反転パワーセーブ信号ＸＰＳＲ２Ｒ）とにより、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０と、第１及び第２の補助回路１３０、１４０とがそれぞれ別個にパワーセーブ制御が行われる。この結果、階調特性に応じて、不要なrail-to-rail動作による無駄な電流消費を削減できるようになる。

２．１．２．１ 電流値の調整
本実施形態における演算増幅器では、ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、第１の補助回路１３０、及び第２の補助回路１４０の電流源の動作時の電流値を工夫することで、更に発振しにくくして回路の安定性を向上させることができる。

図１９に、本実施形態における演算増幅器の他の構成例の回路図を示す。図１９では、各電流源をトランジスタで構成している。この場合、各トランジスタのゲート電圧を制御することで、電流源の無駄な電流消費を削減できる。

本実施形態における演算増幅器の発振を防止するためには、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流を等しくすることが有効である。第１の駆動トランジスタＮＴＯ１のドレイン電流は、ｐ型差動増幅回路１００の第１の電流源ＣＳ１の動作時の電流値Ｉ１と、第１の補助回路１３０の第３の電流源ＣＳ３の動作時の電流値Ｉ３とにより定まる。第２の駆動トランジスタＰＴＯ１のドレイン電流は、ｎ型差動増幅回路１１０の第２の電流源ＣＳ２の動作時の電流値Ｉ２と、第２の補助回路１４０の第４の電流源ＣＳ４の動作時の電流値Ｉ４とにより定まる。

ここで、電流値Ｉ１と電流値Ｉ３とが等しくないものとする。例えば電流値Ｉ１を１０、電流値Ｉ３を５とする。同様に、電流値Ｉ２と電流値Ｉ４とが等しくないものとする。例えば電流値Ｉ２を１０、電流値Ｉ４を５とする。

入力信号Ｖｉｎの電圧が、ｐ型差動増幅回路１００と第１の補助回路１３０が動作する範囲の場合、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１５（＝Ｉ１＋Ｉ３＝１０＋５）に相当する分が流れる。同様に、入力信号Ｖｉｎの電圧が、ｎ型差動増幅回路１１０と第２の補助回路１４０が動作する範囲の場合、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば１５（＝Ｉ２＋Ｉ４＝１０＋５）に相当する分が流れる。

これに対して、例えば入力信号Ｖｉｎの電圧が低くなってｎ型トランジスタが動作しなくなると、ｎ型差動増幅回路１１０と第１の補助回路１３０が動作しなくなる。従って、第２及び第３の電流源ＣＳ２、ＣＳ３が流れなくなる（Ｉ２＝０、Ｉ３＝０）。そのため、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１０（＝Ｉ１）に相当する分が流れ、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば５（＝Ｉ４）に相当する分が流れる。例えば入力信号Ｖｉｎの電圧が高くなってｐ型トランジスタが動作しなくなる場合も同様である。

このように、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流が異なり、出力信号Ｖｏｕｔの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。

そこで、本実施形態における演算増幅器では、第１及び第３の電流源ＣＳ１、ＣＳ３の動作時の電流値が等しく（Ｉ１＝Ｉ３）、かつ第２及び第４の電流源ＣＳ２、ＣＳ４の動作時の電流値が等しい（Ｉ２＝Ｉ４）ことが望ましい。これは、第１〜第４の電流源ＣＳ１〜ＣＳ４を構成するトランジスタのチャネル長Ｌを共通にし、第１及び第３の電流源ＣＳ１、ＣＳ３を構成するトランジスタのチャネル幅を等しくし、かつ第２及び第４の電流源ＣＳ２、ＣＳ４を構成するトランジスタのチャネル幅を等しくすることで実現できる。

更に、第１〜第４の電流源ＣＳ１〜ＣＳ４の各電流源の動作時の電流値が等しいこと（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４）が望ましい。この場合、設計が容易になるからである。

また第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第１〜第４の電流駆動トランジスタＰＡ１、ＰＡ２、ＮＡ３、ＮＡ４の各トランジスタの電流駆動能力を低下させることなく、第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減する必要がある。

図２０に、第４の電流源ＣＳ４の動作時の電流値を削減する構成例の説明図を示す。但し、図１２、図１５、図１９と同一部分には同一符号を付し、適宜説明を省略する。

図２０では、第４の電流源ＣＳ４の動作時の電流値を削減するために、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８がカレントミラー回路を構成することを利用する。第３の電流駆動トランジスタＮＡ３のチャネル長をＬ、チャネル幅をＷＡ３、第３の電流駆動トランジスタＮＡ３のドレイン電流をＩ_ＮＡ３とし、第８の電流駆動トランジスタＮＳ８のチャネル長をＬ、チャネル幅をＷＳ８、第８の電流駆動トランジスタＮＳ８のドレイン電流をＩ_ＮＳ８とする。このとき、Ｉ_ＮＡ３＝（ＷＡ３／ＷＳ８）×Ｉ_ＮＳ８と表わすことができる。ここで、（ＷＡ３／ＷＳ８）は、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比を意味する。従って、（ＷＡ３／ＷＳ８）を１より大きくすることで、第３の電流駆動トランジスタＮＡ３の電流駆動能力を低下させることなくドレイン電流Ｉ_ＮＳ８を小さくでき、第４の電流源ＣＳ４の動作時の電流値Ｉ４も小さくできる。

なお図２０において、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７がカレントミラー回路を構成することを利用してもよい。

また同様に、第３の電流源ＣＳ３の動作時の電流値を削減することが望ましい。この場合、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６がカレントミラー回路を構成することを利用したり、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５がカレントミラー回路を構成することを利用したりする。

以上のように、第６の電流駆動トランジスタＰＳ６の電流駆動能力に対する第１の電流駆動トランジスタＰＡ１の電流駆動能力の比、第５の電流駆動トランジスタＰＳ５の電流駆動能力に対する第２の電流駆動トランジスタＰＡ２の電流駆動能力の比、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比、及び第７の電流駆動トランジスタＮＳ７の電流駆動能力に対する第４の電流駆動トランジスタＮＡ４の電流駆動能力の比のうち少なくとも１つを、１より大きくする。こうすることで、第３及び第４の電流源ＣＳ３、ＣＳ４のうち少なくとも１つの動作時の電流値を削減できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば表示パネルとして液晶表示パネルに適用する場合について説明したが、これに限定されるものではない。また各トランジスタをＭＯＳトランジスタとして説明したが、これに限定されるものではない。

例えば、本発明は、図１２〜図２０で説明した構成の演算増幅器に限定されるものではなく、rail-to-rail動作及び非rail-to-rail動作の切り替えが可能な演算増幅器に適用できる。また、階調特性判定処理部５６０の構成は、図９に示したものに限定されるものではない。

また演算増幅器、該演算増幅器を構成するｐ型差動増幅回路、ｎ型差動増幅回路、出力回路、第１の補助回路、第２の補助回路の構成も、上述の実施形態で説明した構成に限定されず、これらの均等な種々の構成を採用できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の演算増幅器を適用した液晶装置のブロック図。 図１のデータ線駆動回路の構成例を示す図。 図１の走査線駆動回路の構成例を示す図。 本実施形態のデータ線駆動回路の要部の構成の概要を示す図。 rail-to-rail動作と非rail-to-rail動作の切り替え制御と階調値との関係を示す図。 階調特性の説明図。 階調電圧設定レジスタに設定される制御情報の説明図。 閾値テーブルに設定される閾値の説明図。 図４の階調特性判定処理部の構成例のブロック図。 比較処理部の動作説明図。 演算増幅器制御部の構成例の回路図。 本実施形態における演算増幅器の構成例を示す図。 図１２に示す演算増幅器の動作説明図。 第１の電流制御回路の構成例の回路図。 第２の電流制御回路の構成例の回路図。 ｐ型差動増幅回路及び第１の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 ｎ型差動増幅回路及び第２の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 出力ノードの電圧変化についてのシミュレーション結果を示す図。 本実施形態における演算増幅器の他の構成例の回路図。 第４の電流源の動作時の電流値を削減する構成例の説明図。 公知の演算増幅器の構成図。 入力不感帯の説明図。

符号の説明

５１０ 液晶装置、 ５１２ 表示パネル、 ５２０ データ線駆動回路、
５２２、５３２ シフトレジスタ、 ５２４ データラッチ、 ５２６ ラインラッチ、
５２７ 基準電圧発生回路、 ５２８ ＤＡＣ、 ５２９、５３６ 出力バッファ、
５３０ 走査線駆動回路、 ５３４ レベルシフタ、 ５４０ コントローラ、
５４２ 電源回路、 ５５０ パワーセーブ制御部、 ５６０ 階調特性判定処理部、
５６２ 出力振幅電圧設定レジスタ、 ５６４ オフセット電圧設定レジスタ、
５６６ 階調電圧設定レジスタ、 ５７０ 閾値テーブル、 ５９０ 比較処理部、
５９２ 加算部、 ５９４ 判定用階調電圧生成部、 ＯＰＣ_１〜ＯＰＣ_Ｎ 演算増幅器、ＯＰＣＣ_１〜ＯＰＣＣ_Ｎ 演算増幅器制御部

Claims (13)

1. 電気光学装置のデータ線を駆動するための駆動回路であって、
   rail-to-rail動作又は非rail-to-rail動作により、第１〜第Ｐ（Ｐは４以上の整数）の階調値のいずれかに対応した階調電圧に基づいてデータ線を駆動する演算増幅器と、
   階調データに基づいて、前記演算増幅器をrail-to-rail動作させるか、又は非rail-to-rail動作させるかを切り替える制御を行う演算増幅器制御部と、
   前記第ｑの階調値に対応した階調電圧と第１の閾値とを比較すると共に、前記第ｒの階調値に対応した階調電圧と第２の閾値とを比較する比較処理を行う比較処理部とを含み、
   前記演算増幅器は、
   前記階調データに対応した第ｓ（１≦ｓ≦Ｐ、ｓは整数）の階調値が第ｑ（１＜ｑ＜Ｐ、ｑは整数）〜第ｒ（ｑ＜ｒ＜Ｐ、ｒは整数）の階調値の範囲のとき、非rail-to-rail動作により前記第ｓの階調値に対応した階調電圧に基づいて前記データ線を駆動し、
   前記第ｓの階調値が前記第ｑ〜第ｒの階調値の範囲以外のとき、rail-to-rail動作により前記第ｓの階調値に対応した階調電圧に基づいて前記データ線を駆動し、
   前記演算増幅器制御部は、
   前記比較処理部の比較結果に基づいて、前記第ｑ〜第ｒの階調値の範囲の階調値について前記演算増幅器をrail-to-rail動作させるか、非rail-to-rail動作させるかを切り替え、
   前記演算増幅器制御部により前記第ｑ〜第ｒの階調値の範囲の階調値についてrail-to-rail動作するように切り替えられたとき、前記演算増幅器は、階調値にかかわらずrail-to-rail動作により前記データ線を駆動することを特徴とする駆動回路。
2. 請求項１において、
   前記演算増幅器制御部が、
   前記階調データの上位２ビットのデータに基づいて、前記第ｑ〜第ｒの階調値の範囲の階調値について、前記演算増幅器をrail-to-rail動作させるか、非rail-to-rail動作させるかを切り替え、
   前記演算増幅器制御部により前記第ｑ〜第ｒの階調値の範囲の階調値についてrail-to-rail動作するように切り替えられたとき、前記演算増幅器は、階調値にかかわらずrail-to-rail動作により前記データ線を駆動することを特徴とする駆動回路。
3. 請求項１において、
   前記演算増幅器制御部が、
   前記第ｑの階調値に対応した階調電圧が第１の閾値以下、且つ前記第ｒの階調値に対応した階調電圧が第２の閾値以上であること、又は前記第ｒの階調値に対応した階調電圧が第１の閾値以上、且つ前記第ｑの階調値に対応した階調電圧が第２の閾値以下であることを条件に、前記第ｑ〜第ｒの階調値の範囲の階調値について前記演算増幅器を非rail-to-rail動作させるように切り替えることを特徴とする駆動回路。
4. 請求項１又は３において、
   前記演算増幅器の電源電圧範囲と前記データ線への出力振幅電圧とに対応して、前記第１及び第２の閾値が記憶される閾値記憶部を含み、
   前記比較処理部が、
   前記閾値記憶部の記憶情報に基づいて、前記比較処理を行うことを特徴とする駆動回路。
5. 請求項４において、
   前記出力振幅電圧を設定するための出力振幅電圧設定レジスタと、
   前記出力振幅電圧に対するオフセット電圧を設定するためのオフセット電圧設定レジスタとを含み、
   前記比較処理部が、
   前記出力振幅電圧設定レジスタに設定された出力振幅電圧と、該出力振幅電圧と前記オフセット電圧設定レジスタに設定されたオフセット電圧との加算結果とに対応して前記閾値記憶部に記憶された記憶情報に基づいて、前記比較処理を行うことを特徴とする駆動回路。
6. 請求項１乃至５のいずれかにおいて、
   前記演算増幅器が、
   各トランジスタのソースが第１の電流源に接続されると共に、入力信号及び出力信号が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１の導電型差動増幅回路と、
   各トランジスタのソースが第２の電流源に接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２の導電型差動増幅回路と、
   前記入力信号及び前記出力信号に基づいて、前記第１の差動トランジスタ対を構成する２つのトランジスタのドレインである第１の出力ノード及び第１の反転出力ノードのうち少なくとも一方を駆動する第１の補助回路と、
   前記入力信号及び前記出力信号に基づいて、前記第２の差動トランジスタ対を構成する２つのトランジスタのドレインである第２の出力ノード及び第２の反転出力ノードのうち少なくとも一方を駆動する第２の補助回路と、
   前記第１の出力ノードの電圧に基づいてそのゲート電圧が制御される第２の導電型の第１の駆動トランジスタと、そのドレインが前記第１の駆動トランジスタのドレインに接続され前記第２の出力ノードの電圧に基づいてそのゲート電圧が制御される第１の導電型の第２の駆動トランジスタとを有し、前記第１の駆動トランジスタのドレインの電圧を前記出力信号として出力する出力回路とを含み、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第１の補助回路が、
   前記第１の出力ノード及び前記第１の反転出力ノードの少なくとも一方を駆動することで、前記第１の駆動トランジスタのゲート電圧を制御し、
   前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第２の補助回路が、
   前記第２の出力ノード及び前記第２の反転出力ノードの少なくとも一方を駆動することで、前記第２の駆動トランジスタのゲート電圧を制御し、
   前記演算増幅器制御部が、前記第１及び第２の補助回路の少なくとも１つの動作電流を停止又は制限することにより、前記演算増幅器が、非rail-to-rail動作を行うことを特徴とする駆動回路。
7. 請求項１乃至５のいずれかにおいて、
   前記演算増幅器が、
   入力信号及び出力信号の差分を増幅する第１の導電型差動増幅回路と、
   前記入力信号及び前記出力信号の差分を増幅する第２の導電型差動増幅回路と、
   前記入力信号及び前記出力信号に基づいて、前記第１の導電型差動増幅回路の第１の出力ノード及び第１の反転出力ノードのうち少なくとも一方を駆動する第１の補助回路と、
   前記入力信号及び前記出力信号に基づいて、前記第２の導電型差動増幅回路の第２の出力ノード及び第２の反転出力ノードのうち少なくとも一方を駆動する第２の補助回路と、
   前記第１及び第２の出力ノードの電圧に基づいて前記出力信号を生成する出力回路とを含み、
   前記第１の導電型差動増幅回路が、
   一端に第１の電源電圧が供給される第１の電流源と、
   各トランジスタのソースが前記第１の電流源の他端に接続され、各トランジスタのドレインがそれぞれ前記第１の出力ノード及び前記第１の反転出力ノードに接続され、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第１の導電型の第１の差動トランジスタ対と、
   ゲート同士が互いに接続された第２の導電型の第１のトランジスタ対を有する第１のカレントミラー回路とを含み、
   前記第１のトランジスタ対を構成する各トランジスタのソースに第２の電源電圧が供給され、該各トランジスタのドレインがそれぞれ前記第１の出力ノード及び前記第１の反転出力ノードに接続され、前記第１のトランジスタ対を構成するトランジスタのうち前記第１の反転出力ノードに接続されるトランジスタのドレイン及びゲートが接続され、
   前記第２の導電型差動増幅回路が、
   一端に前記第２の電源電圧が供給される第２の電流源と、
   各トランジスタのソースが前記第２の電流源の他端に接続され、各トランジスタのドレインがそれぞれ前記第２の出力ノード及び前記第２の反転出力ノードに接続され、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第２の差動トランジスタ対と、
   ゲート同士が互いに接続された第１の導電型の第２のトランジスタ対を有する第２のカレントミラー回路とを含み、
   前記第２のトランジスタ対を構成する各トランジスタのソースに第１の電源電圧が供給され、該各トランジスタのドレインがそれぞれ前記第２の出力ノード及び前記第２の反転出力ノードに接続され、前記第２のトランジスタ対を構成するトランジスタのうち前記第２の反転出力ノードに接続されるトランジスタのドレイン及びゲートが接続され、
   前記出力回路が、
   前記第２の出力ノードにそのゲートが接続された第１の導電型の第２の駆動トランジスタと、
   前記第１の出力ノードにそのゲートが接続され、前記第２の駆動トランジスタのドレインにそのドレインが接続された第２の導電型の第１の駆動トランジスタとを含み、該ドレインの電圧を前記出力信号として出力し、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第１の補助回路が、
   前記第１の出力ノード及び前記第１の反転出力ノードの少なくとも一方を駆動することで、前記第１の駆動トランジスタのゲート電圧を制御し、
   前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第２の補助回路が、
   前記第２の出力ノード及び前記第２の反転出力ノードの少なくとも一方を駆動することで、前記第２の駆動トランジスタのゲート電圧を制御し、
   前記演算増幅器制御部が、前記第１及び第２の補助回路の少なくとも１つの動作電流を停止又は制限することにより、前記演算増幅器が、非rail-to-rail動作を行うことを特徴とする駆動回路。
8. 請求項６又は７において、
   前記第１の補助回路が、
   各トランジスタのソースに前記第１の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第１の出力ノード及び前記第１の反転出力ノードに接続された第１の導電型の第１及び第２の電流駆動トランジスタと、
   前記入力信号及び前記出力信号に基づいて前記第１及び第２の電流駆動トランジスタのゲート電圧を制御する第１の電流制御回路とを含み、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第１の電流制御回路が、
   前記第１の出力ノード及び前記第１の反転出力ノードの少なくとも一方を駆動するように前記第１及び第２の電流駆動トランジスタのゲート電圧を制御し、
   前記演算増幅器制御部が、前記第１の電流制御回路の動作電流を停止又は制限する制御を行うことを特徴とする駆動回路。
9. 請求項６乃至８のいずれかにおいて、
   前記第２の補助回路が、
   各トランジスタのソースに前記第２の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第２の出力ノード及び前記第２の反転出力ノードに接続された第２の導電型の第３及び第４の電流駆動トランジスタと、
   前記入力信号及び前記出力信号に基づいて前記第３及び第４の電流駆動トランジスタのゲート電圧を制御する第２の電流制御回路とを含み、
   前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力信号がゲートに入力されるトランジスタのゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
   前記第２の電流制御回路が、
   前記第２の出力ノード及び前記第２の反転出力ノードの少なくとも一方を駆動するように前記第３及び第４の電流駆動トランジスタのゲート電圧を制御し、
   前記演算増幅器制御部が、前記第２の電流制御回路の動作電流を停止又は制限する制御を行うことを特徴とする駆動回路。
10. 請求項８又は９において、
    前記第１の電流制御回路が、
    一端に前記第２の電源電圧が供給された第３の電流源と、
    前記第３の電流源の他端に各トランジスタのソースが接続され、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第２の導電型の第３の差動トランジスタ対と、
    各トランジスタのソースに前記第１の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第３の差動トランジスタ対の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第１の導電型の第５及び第６の電流駆動トランジスタとを含み、
    前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号が入力されるトランジスタのドレインが前記第２の電流駆動トランジスタのゲートに接続され、
    前記第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号が入力されるトランジスタのドレインが前記第１の電流駆動トランジスタのゲートに接続され、
    前記演算増幅器制御部が、前記第３の電流源の電流を停止又は制限する制御を行うことを特徴とする駆動回路。
11. 請求項８乃至１０のいずれかにおいて、
    前記第２の電流制御回路が、
    一端に前記第１の電源電圧が供給された第４の電流源と、
    前記第４の電流源の他端に各トランジスタのソースが接続され、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第１の導電型の第４の差動トランジスタ対と、
    各トランジスタのソースに前記第２の電源電圧が供給され、各トランジスタのドレインがそれぞれ前記第４の差動トランジスタ対の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第２の導電型の第７及び第８の電流駆動トランジスタとを含み、
    前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号が入力されるトランジスタのドレインが前記第４の電流駆動トランジスタのゲートに接続され、
    前記第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号が入力されるトランジスタのドレインが前記第３の電流駆動トランジスタのゲートに接続され、
    前記演算増幅器制御部が、前記第４の電流源の電流を停止又は制限する制御を行うことを特徴とする駆動回路。
12. 複数の走査線と、
    複数のデータ線と、
    複数の画素と、
    前記複数の走査線を走査する走査線駆動回路と、
    前記複数のデータ線を駆動する請求項１乃至１１のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
13. 請求項１２記載の電気光学装置を含むことを特徴とする電子機器。

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