KR100682431B1 - 소스 드라이버, 전기 광학 장치 및 구동 방법 - Google Patents

소스 드라이버, 전기 광학 장치 및 구동 방법 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

칩 면적의 축소화에 수반하는 저 코스트화뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버, 전기 광학 장치 및 구동 방법을 제공한다. 소스 드라이버(520)는, 각 임피던스 변환 회로가, 표시 데이터에 대응한 계조 전압에 기초하여 복수의 소스선의 각 소스선을 구동하는 복수의 임피던스 변환 회로 IPC1∼IPCN과, 파워 세이브 데이터가 유지되는 복수의 파워 세이브 데이터 유지 회로 PS1reg∼PSNreg를 포함한다. 각 파워 세이브 데이터 유지 회로가, 임피던스 변환 회로마다, 또는 1 화소를 구성하는 도트수의 임피던스 변환 회로마다 설정된다. 각 임피던스 변환 회로는, 부하 미접속 시의 위상 여유가 부하 접속 시의 위상 여유보다 작아, 소스선을 구동하는 볼티지 팔로워 회로를 포함하고, 파워 세이브 데이터에 기초하여, 볼티지 팔로워 회로의 동작 전류가 정지 또는 제한된다.
임피던스 변환 회로, 파워 세이브 데이터, 동작 전류, 부하 접속

Description

소스 드라이버, 전기 광학 장치 및 구동 방법{SOURCE DRIVER, ELECTRO-OPTIC DEVICE, AND DRIVING METHOD}
도 1은 본 실시예에서의 소스 드라이버가 적용된 전기 광학 장치의 구성의 개요를 도시하는 블록도.
도 2는 본 실시예에서의 소스 드라이버의 구성예의 블록도.
도 3은 본 실시예에서의 게이트 드라이버의 구성예의 블록도.
도 4는 본 실시예의 제1 구성예에서의 소스 드라이버의 주요부의 구성도.
도 5는 제1 구성예에서의 PS 데이터의 설정 방법의 일례의 설명도.
도 6은 제1 구성예에서의 PS 데이터의 설정 방법을 실현하는 회로의 구성예의 도면.
도 7은 도 6의 동작예의 타이밍도.
도 8은 도 6의 PS 데이터의 취입예의 타이밍도.
도 9는 본 실시예의 제2 구성예에서의 소스 드라이버의 주요부의 구성도.
도 10은 제2 구성예에서의 PS 데이터의 설정 방법을 실현하는 회로의 구성예의 블록도.
도 11은 도 10의 회로의 동작예의 플로우도.
도 12는 도 11의 동작을 설명하기 위한 플로우도.
도 13은 도 11의 동작을 설명하기 위한 플로우도.
도 14는 본 실시예에서의 임피던스 변환 회로의 구성예의 블록도.
도 15는 도 14의 차동부 및 출력부의 출력의 슬루 레이트와 발진과의 관계의 설명도.
도 16은 부하 용량에 대한 발진 여유도의 변화예를 도시하는 설명도.
도 17은 부하 용량에 대한 발진 여유도의 변화의 다른 예를 도시하는 설명도.
도 18의 (A), 도 18의 (B), 도 18의 (C)는, 저항 회로의 구성예를 도시하는 도면.
도 19는 도 14의 볼티지 팔로워 회로의 구성예를 도시하는 도면.
도 20은 도 19에 도시하는 볼티지 팔로워 회로의 동작 설명도.
도 21은 제1 전류 제어 회로의 구성예의 회로도.
도 22는 제2 전류 제어 회로의 구성예의 회로도.
도 23은 p형 차동 증폭 회로 및 제1 보조 회로의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 24는 n형 차동 증폭 회로 및 제2 보조 회로의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 25는 출력 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 26은 연산 증폭 회로의 부하 미접속 시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 27은 연산 증폭 회로의 부하 접속 시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 28은 도 14의 볼티지 팔로워 회로의 다른 구성예의 회로도.
도 29는 제4 전류원의 동작 시의 전류값을 삭감하는 구성예의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
520 : 소스 드라이버
600 : 표시 데이터 RAM
602 : 로우 어드레스 회로
604 : 컬럼 어드레스 회로
606 : I/O 버퍼 회로
608 : 표시 데이터 래치 회로
610 : 라인 어드레스 회로
620 : 시스템 인터페이스 회로
622 : RGB 인터페이스 회로
624 : 제어 로직
630 : 게이트 드라이버 제어 회로
640 : 표시 타이밍 발생 회로
642 : 발진 회로
650 : 구동 회로
660 : 내부 전원 회로
662 : 기준 전압 발생 회로
DEC1∼DECN : 제1∼제N 디코더
D0∼D5 : 표시 데이터
GVL0∼GVL63 : 계조 전압 신호선
OUT1∼OUTN : 구동 출력 회로
PS1reg∼PSNreg : 제1∼제N PS 데이터 유지 회로
SCLK : 시프트 클럭
SD : 시프트 데이터
S1∼SN : 소스선
V0∼V63 : 계조 데이터
XD0∼XD5 : 반전 데이터
<특허 문헌1> 일본 특개2002-351413호 공보
본 발명은, 소스 드라이버, 이것을 이용한 전기 광학 장치 및 구동 방법에 관한 것이다.
종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 패널(전기 광학 장 치)로서, 단순 매트릭스 방식의 액정 패널과, 박막 트랜지스터(Thin Film Transistor: 이하, TFT라고 함) 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 액정 패널이 알려져 있다.
단순 매트릭스 방식은, 액티브 매트릭스 방식과 비교하여 저소비 전력화가 용이하다고 하는 이점이 있는 반면, 다색화나 동화상 표시가 어렵다고 하는 불리점이 있다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 적합하다고 하는 이점이 있는 반면, 저소비 전력화가 어렵다고 하는 불리점이 있다.
그리고, 최근, 휴대 전화기 등의 휴대형의 전자 기기에서는, 고품질의 화상의 제공을 위해, 다색화, 동화상 표시에의 요망이 강해지고 있다. 이 때문에, 지금까지 이용되어 온 단순 매트릭스 방식의 액정 패널 대신에, 액티브 매트릭스 방식의 액정 패널이 이용되어 왔다.
그런데, 액티브 매트릭스 방식의 액정 패널에서는, 액정 패널의 소스선을 구동하는 소스 드라이버 내에, 출력 버퍼로서 기능하는 임피던스 변환 회로가 설치된다. 이 경우, 액정 패널의 소스선에 접속되지 않는 임피던스 변환 회로는, 그 출력이 하이 임피던스로 되도록 제어된다. 그리고, 이 제어는, 소여의 수의 소스선마다 분할된 블록을 단위로 행해진다.
일반적으로, 임피던스 변환 회로는, 볼티지 팔로워 접속된 연산 증폭기(볼티지 팔로워 회로)를 포함하고, 그 출력을 귀환시키는 패스에 발진 방지용의 컨덴서를 삽입하여 발진 방지가 도모된다.
그런데, 연산 증폭기에 발진 방지용의 컨덴서를 설치하면, 회로 규모를 축소시키는 것이 곤란하게 된다. 특히, 출력 버퍼로서 소스 드라이버에 적용하는 경우, 연산 증폭기가 예를 들면 720개분의 소스선마다 설치되는 것으로 되어, 칩 면적이 증대하여 코스트의 인상을 초래한다.
또한 연산 증폭기는, 예를 들면 차동 증폭기와 출력 회로를 포함한다. 그리고, 차동 증폭기의 반응 속도(응답 속도)와 비교하여, 출력 회로의 반응 속도가 매우 빠른 경우가 있다. 이 경우, 출력 회로는, 부하 용량이 증가하면 반응 속도가 느려진다. 그 결과, 차동 증폭기의 반응 속도와 출력 회로의 반응 속도가 근접하여, 발진하기 쉽게 된다. 이것은, 액정 패널의 사이즈가 확대되면 연산 증폭기의 출력 부하도 증대하기 때문에, 발진에 대한 여유가 적어지는 것을 의미한다.
또한 출력 부하에 맞게 발진 방지용의 컨덴서의 용량값을 변화시킬 필요가 있으며, 회로 내에 컨덴서를 설치하면, 컨덴서의 트리밍을 행하기 위해 스위치 소자 등이 새롭게 필요하게 되는 데다가, 컨덴서의 특성 자체도 악화시킨다.
이상과 같이, 저 코스트화 및 액정 패널의 사이즈의 확대화를 고려하면, 볼티지 팔로워 회로는, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작은 것을 채용하는 것이 바람직하다. 이렇게 함으로써, 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 또한 액정 패널의 사이즈가 확대되어 출력의 부하가 무거워질수록 위상 여유가 커져, 발진을 억제할 수 있게 된다.
그런데, 이러한 임피던스 변환 회로를 포함하는 소스 드라이버의 전기적 특 성이나 성능 등을 평가하는 경우, 모든 임피던스 변환 회로에 테스트용 부하를 접속하여 테스트하는 것은 곤란하다. 이들 임피던스 변환 회로는 회로 구성이 동일한데, 예를 들면 720개의 회로에 대하여 동일한 테스트를 반복하는 것은 테스트 시간을 증대시킬 뿐이기 때문이다. 그 때문에, 복수의 임피던스 변환 회로의 일부에만 테스트용 부하를 접속하여 테스트한다.
그런데, 이 경우에는 테스트 비대상의 임피던스 변환 회로가 부하 미접속 상태로 되어, 전술된 바와 같이 볼티지 팔로워 회로의 위상 여유가 작으면 발진하기 쉽게 된다. 그리고, 이 테스트 비대상의 임피던스 변환 회로가 포함하는 볼티지 팔로워 회로가 발진하면, 전원을 공통으로 하는 테스트 대상의 임피던스 변환 회로의 정확한 소비 전류 등을 평가할 수 없게 된다. 또한, 블록 단위로 출력을 하이 임피던스 제어할 수 있었다고 해도, 블록 단위로 테스트할 필요가 있기 때문에, 코스트적으로도 시간적으로도 효율적으로 테스트하는 것이 곤란하게 된다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 점은, 칩 면적의 축소화에 수반하는 저 코스트화뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버, 전기 광학 장치 및 구동 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은, 전기 광학 장치의 복수의 소스선을 구동하기 위한 소스 드라이버로서, 각 임피던스 변환 회로가, 표시 데이터에 대응한 계조 전압에 기초하여 상기 복수의 소스선의 각 소스선을 구동하는 복수의 임피 던스 변환 회로와, 각 파워 세이브 데이터 유지 회로에 파워 세이브 데이터가 유지되는 복수의 파워 세이브 데이터 유지 회로를 포함하고, 상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로가, 상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로마다, 또는 1 화소를 구성하는 도트수의 임피던스 변환 회로마다 설치되고, 상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로가, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작아, 상기 계조 전압에 기초하여 소스선을 구동하는 볼티지 팔로워 회로를 포함하고, 상기 임피던스 변환 회로에 대응하여 설치된 파워 세이브 데이터 유지 회로에 유지된 파워 세이브 데이터에 기초하여, 상기 임피던스 변환 회로의 볼티지 팔로워 회로의 동작 전류가 정지 또는 제한되는 소스 드라이버에 관계한다.
본 발명에서는, 계조 전압에 기초하여 소스선을 구동하는 임피던스 변환 회로가 포함하는 볼티지 팔로워 회로에 대하여, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작은 것이 채용된다. 그 때문에, 소위 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 회로 규모의 대폭적인 삭감이나 출력의 고속화를 실현하면서, 또한 전기 광학 장치의 표시 사이즈의 확대화에도 적응할 수 있게 된다.
일반적으로, 소스 드라이버의 전기적 특성이나 성능을 평가할 때, 테스트 대상의 일부의 임피던스 변환 회로에만 테스트용 부하를 부여하여, 테스트 비대상의 임피던스 변환 회로의 출력은 부하가 미접속 상태로 된다. 그 때문에, 본 발명에 따른 볼티지 팔로워 회로를 채용하는 경우, 테스트 비대상의 임피던스 변환 회로의 볼티지 팔로워 회로가 발진하기 쉽게 되어, 정밀하게 전기적 특성 등을 평가할 수 없게 된다.
이것에 대하여 본 발명에서는, 임피던스 변환 회로마다, 혹은 1 화소를 구성하는 도트수의 임피던스 변환 회로마다, 파워 세이브 데이터를 유지하는 파워 세이브 데이터 유지 회로가 설치된다. 그리고, 이 파워 세이브 데이터에 기초하여, 임피던스 변환 회로마다, 혹은 상기 도트수 임피던스 변환 회로마다, 임피던스 변환 회로가 포함하는 볼티지 팔로워 회로의 동작 전류를 정지 또는 제한한다.
본 발명에 따르면, 평가 대상의 임피던스 변환 회로만을 인에이블 상태로 설정할 수 있고, 테스트 비대상의 임피던스 변환 회로의 발진에 의한 영향을 받지 않게 할 수 있게 된다. 그 결과, 발진 방지용의 컨덴서를 불필요하게 하고, 또한 정밀도가 높은 평가가 가능한 임피던스 변환 회로를 포함하는 소스 드라이버를 제공할 수 있게 된다. 즉, 칩 면적의 축소화에 수반하는 저 코스트화뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버를 제공할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 복수의 파워 세이브 데이터 유지 회로는, 각 파워 세이브 데이터 유지 회로가 직렬로 접속된 시프트 레지스터로서 구성되고, 각 파워 세이브 데이터 유지 회로에는, 시프트 동작에 의해 파워 세이브 데이터가 순차적으로 취입되어도 된다.
본 발명에 따르면, 간소한 구성으로 파워 세이브 데이터를 설정할 수 있으므로, 상기한 효과를 갖는 소스 드라이버를, 더 저 코스트로 제공할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로에 대응한 표시 데이터와 상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로에 대응한 파워 세이브 데이터를 기억하는 표시 데이터 메모리를 포함하고, 상기 표시 데이터 메모리로부터 상기 파워 세이브 데이터를 판독하여, 해당 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로에 설정할 수 있다.
본 발명에 따르면, 간소한 구성으로 파워 세이브 데이터를 설정할 수 있으므로, 상기한 효과를 갖는 소스 드라이버를, 더 저코스트로 제공할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 복수의 임피던스 변환 회로 중에서 지정된 2개의 임피던스 변환 회로에 의해 특정되는 임피던스 변환 회로군의 임피던스 변환 동작을 인에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나 또는 상기 표시 데이터 메모리에 설정할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 복수의 임피던스 변환 회로중 상기 임피던스 변환 회로군을 제외하는 임피던스 변환 회로의 볼티지 팔로워 회로의 동작 전류가 정지 또는 제한되는 디스에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나 또는 상기 표시 데이터 메모리에 설정할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 각 임피던스 변환 회로는, 또한, 상기 볼티지 팔로워 회로와 상기 임피던스 변환 회로의 출력 사이에 직렬로 접속된 저항 회로를 포함하고, 상기 볼티지 팔로워 회로가, 입력 신호 및 상기 볼티지 팔로워 회로의 출력 신호의 차분을 증폭하는 차동부와, 상기 차동부의 출력에 기초하여 상기 볼티지 팔로워 회로의 출력 신호를 출력하는 출력부를 포함하고, 상기 저항 회로를 통하여, 상기 소스선을 구동할 수 있다.
본 발명에서는, 무한대의 입력 임피던스에 대하여 작은 임피던스로 변환하기위해 일반적으로 이용되는 볼티지 팔로워 회로의 출력에 저항 회로를 설치하고, 해당 저항 회로를 통하여 소스선을 구동하고 있다. 이렇게 함으로써, 출력부의 슬루 레이트(반응 속도)를, 저항 회로의 저항값과 소스선의 부하 용량에 의해 조정할 수 있게 된다. 따라서, 차동부의 출력의 슬루 레이트와 해당 차동부에 그 출력을 귀환시키는 출력부의 출력의 슬루 레이트와의 관계로 정해지는 발진을 방지하기 위해 임피던스 변환 회로에 설치되는 위상 보상용 컨덴서를 불필요하게 할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 차동부의 출력의 슬루 레이트가, 상기 출력부의 출력의 슬루 레이트와 동일하거나 또는 상기 출력부의 출력의 슬루 레이트보다 커도 된다.
본 발명에서는, 부하 미접속 시에는 임피던스 변환 회로의 위상 여유가 작고, 부하 접속 시에는 출력부의 출력의 슬루 레이트가 작아져 임피던스 변환 회로의 위상 여유가 커진다. 따라서, 부하 미접속 시에 위상 여유를 고려함으로써, 부하 접속 시의 발진을 확실하게 방지할 수 있게 된다.
또한 본 발명은, 복수의 소스선과, 복수의 게이트선과, 각 스위칭 소자가 상기 복수의 게이트선 중 하나 및 상기 복수의 소스선 중 하나에 접속되는 복수의 스위칭 소자와, 상기 복수의 게이트선을 주사하는 게이트 드라이버와, 상기 복수의 소스선을 구동하는 상기의 어느 하나의 소스 드라이버를 포함하는 전기 광학 장치에 관계한다.
본 발명에 따르면, 칩 면적의 축소화에 수반하는 저 코스트화뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버를 포함하는 전기 광학 장치를 제공할 수 있고, 전기 광학 장치의 저 코스트화를 도모할 수 있다.
또한 본 발명은, 전기 광학 장치의 복수의 소스선을 구동하기 위한 구동 방법으로서, 표시 데이터에 대응한 계조 전압에 기초하여 상기 복수의 소스선 중 하나를 구동하는 볼티지 팔로워 회로마다, 또는 1 화소를 구성하는 도트수의 볼티지 팔로워 회로마다 설치된 파워 세이브 데이터 유지 회로에 파워 세이브 데이터를 유지하고, 상기 볼티지 팔로워 회로에 대응하여 설치된 파워 세이브 데이터 유지 회로에 유지된 파워 세이브 데이터에 기초하여, 상기 볼티지 팔로워 회로의 동작 전류를 정지 또는 제한하고, 상기 볼티지 팔로워 회로는, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작은 구동 방법에 관계한다.
또한 본 발명에 따른 구동 방법에서는, 각각이 소스선을 구동하는 복수의 볼티지 팔로워 회로 중에서 지정된 2개의 볼티지 팔로워 회로에 의해 특정되는 볼티지 팔로워 회로군의 동작을 인에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나에 설정할 수 있다.
또한 본 발명에 따른 구동 방법에서는, 각각이 소스선을 구동하는 복수의 볼티지 팔로워 회로 중에서 지정된 2개의 볼티지 팔로워 회로에 의해 특정되는 볼티지 팔로워 회로군의 동작 전류가 정지 또는 제한되는 디스에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나에 설정할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 이용하여 상세히 설명한다. 또한, 이하에 설명하는 실시예는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 전부가 본 발명의 필수 구성 요건이라고는 한하지 않는다.
1. 전기 광학 장치
도 1에, 본 실시예의 소스 드라이버를 적용한 전기 광학 장치를 포함하는 표시 장치의 블록도의 예를 도시한다. 도 1에서는, 전기 광학 장치로서 액정 패널이 채용된다. 도 1에서는, 이 액정 패널을 포함하는 표시 장치를 액정 장치라고 한다.
액정 장치(광의로는 표시 장치)(510)는, 액정 패널(광의로는 전기 광학 장치)(512), 소스 드라이버(소스선 구동 회로)(520), 게이트 드라이버(게이트선 구동 회로)(530), 컨트롤러(540), 전원 회로(542)를 포함한다. 또한, 액정 장치(510)에 이들의 모든 회로 블록을 포함시킬 필요는 없으며, 그 일부의 회로 블록을 생략하는 구성으로 해도 된다.
여기서 액정 패널(512)은, 복수의 게이트선(광의로는 주사선)과, 복수의 소 스선(광의로는 데이터선)과, 게이트선 및 소스선에 의해 특정되는 화소 전극을 포함한다. 이 경우, 소스선에 박막 트랜지스터 TFT(Thin Film Transistor, 광의로는 스위칭 소자)를 접속하고, 이 TFT에 화소 전극을 접속함으로써, 액티브 매트릭스형의 액정 장치를 구성할 수 있다.
보다 구체적으로 설명하면, 액정 패널(512)은 액티브 매트릭스 기판(예를 들면 글래스 기판)에 설치된다. 이 액티브 매트릭스 기판에는, 도 1의 Y 방향으로 복수 배열되어 각각 X 방향으로 신장되는 게이트선 G1∼GM(M은 2 이상의 자연수)와, X 방향으로 복수 배열되어 각각 Y 방향으로 신장되는 소스선 S1∼SN(N은 2 이상의 자연수)이 배치되어 있다. 또한, 게이트선 GK(1≤K≤M, K는 자연수)와 소스선 SL(1≤L≤N, L은 자연수)와의 교차점에 대응하는 위치에, 박막 트랜지스터 TFTKL(광의로는 스위칭 소자)가 설치되어 있다.
TFTKL의 게이트 전극은 게이트선 GK에 접속되고, TFTKL의 소스 전극은 소스선 SL에 접속되고, TFTKL의 드레인 전극은 화소 전극 PEKL에 접속되어 있다. 이 화소 전극 PEKL과, 화소 전극 PEKL과 액정 소자(광의로는 전기 광학 물질)를 사이에 두고 대향하는 대향 전극 VCOM(커먼 전극) 사이에는, 액정 용량 CLKL(액정 소자) 및 보조 용량 CSKL이 설치되어 있다. 그리고, TFTKL, 화소 전극 PEKL 등이 설치되는 액티브 매트릭스 기판과, 대향 전극 VCOM이 설치되는 대향 기판 사이에 액정이 봉입되어, 화소 전극 PEKL과 대향 전극 VCOM 사이의 인가 전압에 따라 화소의 투과율이 변화하도록 되어 있다.
또한, 대향 전극 VCOM에 공급되는 전압은, 전원 회로(542)에 의해 생성된다. 또한, 대향 전극 VCOM을 대향 기판 상에 일면에 설치하지 않고, 각 게이트선에 대응하도록 띠 형상으로 설치해도 된다.
소스 드라이버(520)는, 표시 데이터(화상 데이터)에 기초하여 액정 패널(512)의 소스선 S1∼SN을 구동한다. 한편, 게이트 드라이버(530)는, 액정 패널(512)의 게이트선 G1∼GM을 순차적으로 주사한다.
컨트롤러(540)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit : CPU) 등의 호스트에 의해 설정된 내용에 따라, 소스 드라이버(520), 게이트 드라이버(530) 및 전원 회로(542)를 제어할 수 있다.
보다 구체적으로 설명하면, 컨트롤러(540) 또는 호스트는, 소스 드라이버(520)에 대해서는, 예를 들면 소스 드라이버(520) 및 게이트 드라이버(530)의 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하고, 전원 회로(542)에 대해서는, 대향 전극 VCOM의 전압의 극성 반전 타이밍의 제어를 행한다. 소스 드라이버(520)는, 컨트롤러(540) 또는 호스트에 의해 설정된 내용에 대응한 게이트 드라이버 제어 신호를 게이트 드라이버(530)에 공급하고, 게이트 드라이버(530)는, 이 게이트 드라이버 제어 신호에 기초하여 제어된다.
전원 회로(542)는, 외부로부터 공급되는 기준 전압에 기초하여, 액정 패널 (512)의 구동에 필요한 각종 전압이나, 대향 전극 VCOM의 전압을 생성한다.
또한, 도 1에서는, 액정 장치(510)가 컨트롤러(540)를 포함하는 구성으로 되어 있지만, 컨트롤러(540)를 액정 장치(510)의 외부에 설치해도 된다. 혹은, 컨트롤러(540)와 함께 호스트를 액정 장치(510)에 포함시키도록 해도 된다. 또한, 소스 드라이버(520), 게이트 드라이버(530), 컨트롤러(540), 전원 회로(542)의 일부 또는 전부를 액정 패널(512) 상에 설치해도 된다.
1.1 소스 드라이버
도 2에, 도 1의 소스 드라이버(520)의 구성예를 도시한다.
소스 드라이버(520)는, 표시 데이터 메모리로서 표시 데이터 RAM(Random Access Memory)(600)를 포함한다. 이 표시 데이터 RAM(600)에는, 정지 화상 또는 동화상의 표시 데이터가 저장된다. 표시 데이터 RAM(600)은, 적어도 1 프레임분의 표시 데이터를 기억할 수 있다. 예를 들면 호스트가, 정지 화상의 표시 데이터를, 직접 소스 드라이버(520)에 전송한다. 또한 예를 들면 컨트롤러(540)가, 동화상의 표시 데이터를 소스 드라이버(520)에 전송한다.
소스 드라이버(520)는, 호스트 사이의 인터페이스를 행하기 위한 시스템 인터페이스 회로(620)를 포함한다. 시스템 인터페이스 회로(620)가, 호스트 사이에서 송수신되는 신호의 인터페이스 처리를 행함으로써, 호스트는, 시스템 인터페이스 회로(620)를 통하여, 제어 커맨드 또는 정지 화상의 표시 데이터를 소스 드라이버(520)에 설정하거나, 소스 드라이버(520)의 스테이터스 리드나 표시 데이터 RAM(600)의 판독을 행할 수 있게 되어 있다.
소스 드라이버(520)는, 컨트롤러(540) 사이의 인터페이스를 행하기 위한 RGB 인터페이스 회로(622)를 포함한다. RGB 인터페이스 회로(622)가 컨트롤러(540) 사이에서 송수신되는 신호의 인터페이스 처리를 행함으로써, 컨트롤러(540)는, RGB 인터페이스 회로(622)를 통하여, 동화상의 표시 데이터를 소스 드라이버(520)에 설정할 수 있도록 되어 있다.
시스템 인터페이스 회로(620) 및 RGB 인터페이스 회로(622)는, 제어 로직(624)에 접속된다. 제어 로직(624)은, 소스 드라이버(520) 전체의 제어를 담당하는 회로 블록이다. 제어 로직(624)은, 시스템 인터페이스 회로(620) 또는 RGB 인터페이스 회로(622)를 통하여 입력된 표시 데이터를 표시 데이터 RAM(600)에 기입하는 제어를 행한다.
또한 제어 로직(624)은, 시스템 인터페이스 회로(620)를 통하여 호스트로부터 입력된 제어 커맨드를 디코드하고, 그 디코드 결과에 대응한 제어 신호를 출력하여 소스 드라이버(520)의 각 부를 제어한다. 제어 커맨드가 예를 들면 표시 데이터 RAM(600)로부터의 판독을 지시하는 경우, 표시 데이터 RAM(600)로부터의 판독 제어를 행하여 판독한 표시 데이터를, 시스템 인터페이스 회로(620)를 통하여 호스트에 출력하는 처리를 행한다. 또한, 제어 로직(624)은, 제어 커맨드에 의해, 후술하는 파워 세이브(Power Save : 이하, PS라고 함) 데이터의 설정을 행하기 위한 제어도 행한다.
소스 드라이버(520)는, 표시 타이밍 발생 회로(640), 발진 회로(642)를 포함한다. 표시 타이밍 발생 회로(640)는, 발진 회로(642)가 발생한 표시용 클럭부터, 표시 데이터 래치 회로(608), 라인 어드레스 회로(610), 구동 회로(650), 게이트 드라이버 제어 회로(630)에의 타이밍 신호를 생성한다.
게이트 드라이버 제어 회로(630)는, 시스템 인터페이스 회로(620)를 통하여 입력된 호스트로부터의 제어 커맨드에 대응하여, 게이트 드라이버(530)를 구동하기 위한 게이트 드라이버 제어 신호(1수평 주사 기간 주기의 클럭 신호 CPV, 1 수직 주사 기간의 개시를 나타내는 스타트 펄스 신호 STV, 리세트 신호 등)를 출력한다.
표시 데이터 RAM(600)에 기억되는 표시 데이터의 기억 영역은, 로우 어드레스 및 컬럼 어드레스에 의해 특정된다. 로우 어드레스는, 로우 어드레스 회로(602)에 의해 지정된다. 컬럼 어드레스는, 컬럼 어드레스 회로(604)에 의해 지정된다. 시스템 인터페이스 회로(620) 또는 RGB 인터페이스 회로(622)를 통하여 입력된 표시 데이터는, I/O 버퍼 회로(606)에 의해 버퍼링된 후에, 로우 어드레스 및 컬럼 어드레스에 의해 특정되는 표시 데이터 RAM(600)의 기억 영역에 기입된다. 또한, 로우 어드레스 및 컬럼 어드레스에 의해 특정되는 표시 데이터 RAM(600)의 기억 영역으로부터 판독된 표시 데이터는, I/O 버퍼 회로(606)에 의해 버퍼링된 후에 시스템 인터페이스 회로(620)를 통하여 출력된다.
라인 어드레스 회로(610)는, 게이트 드라이버 제어 회로(630)의 1수평 주사 기간 주기의 클럭 신호 CPV에 동기하여, 구동 회로(650)에 출력하는 표시 데이터를 표시 데이터 RAM(600)으로부터 판독하기 위한 라인 어드레스를 지정한다. 표시 데이터 RAM(600)으로부터 판독된 표시 데이터는, 표시 데이터 래치 회로(608)에 래치된 후에, 구동 회로(650)에 출력된다.
구동 회로(650)는, 소스선에의 출력마다 설치된 복수의 구동 출력 회로를 포함한다. 각 구동 출력 회로는, 임피던스 변환 회로를 포함한다. 임피던스 변환 회로는, 볼티지 팔로워 회로를 포함하고, 표시 데이터 래치 회로(608)로부터의 표시 데이터에 대응한 계조 전압에 기초하여 소스선을 구동한다. 볼티지 팔로워 회로는, 그 출력에 부하가 접속되지 않을 때의 위상 여유(Phase Margin)가 해당 출력에 부하가 접속되었을 때의 위상 여유보다 작다.
소스 드라이버(520)는, 내부 전원 회로(660)를 포함한다. 내부 전원 회로(660)는, 전원 회로(542)로부터 공급된 전원 전압을 이용하여, 액정 표시에 필요한 전압을 발생한다. 내부 전원 회로(660)는, 기준 전압 발생 회로(662)를 포함한다. 기준 전압 발생 회로(662)는, 고전위측 전원 전압 VDD 및 저전위측 전원 전압 VSS를 분압한 복수의 계조 전압을 발생한다. 예를 들면 1 도트당 표시 데이터가 6 비트인 경우, 기준 전압 발생 회로(662)는 64(=26) 종류의 계조 전압을 발생한다. 각계조 전압은, 표시 데이터에 대응된다. 그리고 구동 회로(650)는, 표시 데이터 래치 회로(608)로부터의 디지털의 표시 데이터에 기초하여, 기준 전압 발생 회로(662)가 발생한 복수의 계조 전압 중 어느 하나를 선택하여, 디지털의 표시 데이터에 대응하는 아날로그의 계조 전압을 구동 출력 회로에 출력한다. 그리고, 구동 출력 회로의 임피던스 변환 회로가, 이 계조 전압을 버퍼링하여 소스선에 출력하여, 소스선을 구동한다. 구체적으로 설명하면, 구동 회로(650)는, 소스선마다 설치된 임피던스 변환 회로를 포함하고, 각 임피던스 변환 회로의 볼티지 팔로워 회 로가 계조 전압을 임피던스 변환하여, 각 소스선에 출력한다.
1.2 게이트 드라이버
도 3에, 도 1의 게이트 드라이버(530)의 구성예를 도시한다.
게이트 드라이버(530)는, 시프트 레지스터(532), 레벨 시프터(534), 출력 버퍼(536)를 포함한다.
시프트 레지스터(532)는, 각 게이트선에 대응하여 설치되고, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(532)는, 게이트 드라이버 제어 회로(630)로부터의 클럭 신호 CPV에 동기하여 스타트 펄스 신호 STV를 플립플롭에 유지하면, 순차적으로 클럭 신호 CPV에 동기하여 인접하는 플립플롭에 스타트 펄스 신호 STV를 시프트한다. 여기서 입력되는 스타트 펄스 신호 STV는, 게이트 드라이버 제어 회로(630)로부터의 수직 동기 신호이다.
레벨 시프터(534)는, 시프트 레지스터(532)로부터의 전압의 레벨을, 액정 패널(512)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압의 레벨로 시프트한다. 이 전압 레벨로서는, 예를 들면 20V∼50V의 높은 전압 레벨이 필요하게 된다.
출력 버퍼(536)는, 레벨 시프터(534)에 의해 시프트된 주사 전압을 버퍼링하여 게이트선에 출력하여, 게이트선을 구동한다.
2. 본 실시예의 소스 드라이버
2.1 제1 구성예
도 4에, 본 실시예의 제1 구성예에서의 소스 드라이버의 주요부의 구성도를 도시한다.
도 4에서는, 도 3의 구동 회로(650) 및 기준 전압 발생 회로(662)의 구성예를 도시하고 있다. 또한 1 도트당 표시 데이터가 6 비트이고, 기준 전압 발생 회로(662)가 계조 전압 V0∼V63을 발생시키는 것으로 한다.
즉, 기준 전압 발생 회로(662)는, 감마 보정 저항을 포함한다. 감마 보정 저항은, 고전위측 전원 전압 VDD와 저전위측 전원 전압 VSS 사이의 전압을 저항 분할한 분할 전압 Vi(0≤i≤63, i는 정수)를 계조 전압 Vi로서 저항 분할 노드 RDNi에 출력한다. 계조 전압 신호선 GVLi에는, 계조 전압 Vi가 공급된다.
구동 회로(650)는, 소스선에의 출력마다 설치된 구동 출력 회로 OUT1∼OUTN을 포함한다. 각 구동 출력 회로는, 임피던스 변환 회로를 포함한다. 임피던스 변환 회로는, 볼티지 팔로워 회로를 포함한다. 볼티지 팔로워 회로는, 그 입력에 공급된 계조 전압에 기초하여 임피던스 변환 동작을 행하여, 그 출력에 접속되는 소스선을 구동한다. 이 볼티지 팔로워 회로는, 차동부와 출력부를 포함한다. 차동부는, 금속 산화막 반도체(Metal Oxide Semiconductor : 이하 MOS라고 함) 트랜지스터로 구성된 차동 증폭 회로를 포함한다. 차동 증폭 회로의 동작 전류를 흘림으로써, 임피던스 변환 동작을 행할 수 있고, 해당 동작 전류를 정지 또는 제한함으로써 임피던스 변환 동작을 정지시킬 수 있게 되어 있다.
구동 회로(650)는, 제1∼제N 디코더 DEC1∼DECN을 포함한다. 제1∼제N 디코더 DEC1∼DECN 각각은, 구동 출력 회로(임피던스 변환 회로, 볼티지 팔로워 회로)에 대응하여 설치되어 있다. 각 디코더에는, 표시 데이터 RAM(600)(보다 상세하게설 명하면 표시 데이터 래치 회로(608))로부터의 표시 데이터 D0∼D5(그 반전 데이터 XD0∼XD5를 포함함)가 입력된다. 또한 각 디코더에는, 기준 전압 발생 회로(662)로부터의 계조 전압 신호선 GVL0∼GVL63이 접속된다. 그리고, 각 디코더는, 표시 데이터 D0∼D5, XD0∼XD5에 대응한 계조 전압 신호선을 선택하여, 해당 신호선과 구동 출력 회로의 입력을 전기적으로 접속한다. 이렇게 함으로써, 각 임피던스 변환 회로(각 볼티지 팔로워 회로)의 입력에, 임피던스 변환 회로(볼티지 팔로워 회로)에 대응하여 설치된 디코더에 의해 선택된 계조 전압을 공급할 수 있다.
각 구동 출력 회로는, 임피던스 변환 회로 외에, PS 데이터 유지 회로를 포함한다. 즉, 소스 드라이버(520)는, 각 임피던스 변환 회로가 표시 데이터에 대응하여 공급되는 계조 전압에 기초하여 복수의 소스선 S1∼SN을 구동하는 복수의 임피던스 변환 회로 IPC1∼IPCN과, 복수의 임피던스 변환 회로 IPC1∼IPCN 각각에 설치되어 각 PS 데이터 유지 회로에 PS 데이터가 유지되는 복수의 PS 데이터 유지 회로 PS1reg∼PSNreg를 포함한다.
또 도 4에서는, PS 데이터 유지 회로가 임피던스 변환 회로(볼티지 팔로워 회로)마다 설치되어 있지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면 PS 데이터 유지 회로가, 1 화소를 구성하는 도트수의 임피던스 변환 회로(볼티지 팔로워 회로)마다 설치되어도 된다. 이 경우, 1 화소가 RGB의 3 도트로 구성되는 경우, 1 화소의 R 성분용, G 성분용 및 B 성분용의 임피던스 변환 회로(볼티지 팔로워 회로)마다, 하나의 PS 데이터 유지 회로가 설치된다.
여기서, PS 데이터 유지 회로는, PS 데이터를 유지한다. 이 PS 데이터는, 임피던스 변환 회로(볼티지 팔로워 회로)의 임피던스 변환 동작을 인에이블(enable) 상태 또는 디스에이블(disable) 상태로 하기 위한 데이터이다.
도 5에, PS 데이터의 설명도를 도시한다.
여기서는, 소스 드라이버(520)의 N개의 출력을 모식적으로 도시하고 있다.
임피던스 변환 동작이 인에이블 상태로 설정된 임피던스 변환 회로는, 계조 전압에 기초하여 소스선을 구동한다. 임피던스 변환 동작이 디스에이블 상태로 설정된 임피던스 변환 회로는, 예를 들면 동작 전류를 정지 또는 제한하여 임피던스 변환 동작을 정지하여, 그 출력을 하이 임피던스 상태로 설정한다.
따라서, 도 5에 도시한 바와 같이 소스 드라이버(520)의 N개의 출력 중 예를 들면 중앙 부분만을 인에이블 상태로 하고, 양 단 부분을 디스에이블 상태로 하는 경우, 인에이블 상태로 하는 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지되는 PS 데이터를 예를 들면 「1」로 하고, 디스에이블 상태로 하는 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지되는 PS 데이터를 예를 들면 「0」으로 한다. 각 임피던스 변환 회로의 볼티지 팔로워 회로는, 상기 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지된 PS 데이터에 기초하여, 임피던스 변환 동작의 정지 제어가 행하여진다. 즉, PS 데이터가 「1」로 설정된 PS 데이터 유지 회로에 대응한 임피던스 변환 회로에서는, 파워 세이브 제어가 해제되어, PS 데이터가 「0」으로 설정된 PS 데이터 유지 회로에 대응한 임피던스 변환 회로에서는, 파워 세이브 제어가 행하여지는 것을 의미한다.
이렇게 함으로써, 1 출력마다, 또는 1 화소를 구성하는 도트수분의 출력마다, 미세하게 임피던스 변환 동작을 정지시키는 임피던스 변환 회로를 지정할 수 있고, 미세한 파워 세이브 제어를 실현할 수 있다.
이러한 임피던스 변환 동작의 정지 제어는, 일반적으로, 예를 들면 8 화소를 1 블록으로 하는 블록을 단위로 행하는 것이 바람직하다. 그런데 본 실시예에서는, 볼티지 팔로워 회로가, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작다. 그 때문에, 그 출력을 귀환시키는 패스에 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 또한 출력의 반응 속도를 고속화할 수 있는 반면, 출력에 부하가 접속되지 않을 때에 가장 발진하기 쉽게 된다. 따라서, 복수의 임피던스 변환 회로 중 일부에 테스트용 부하를 접속하여 테스트하는 경우, 테스트 비대상의 임피던스 변환 회로의 볼티지 팔로워 회로가 부하 미접속 상태로 되어, 테스트 비대상의 임피던스 변환 회로의 볼티지 팔로워 회로가 발진할 가능성이 높다. 해당 볼티지 팔로워 회로가 발진한 경우에는, 전원을 공통으로 하는 테스트 대상의 임피던스 변환 회로의 정확한 소비 전류 등을 평가할 수 없게 된다.
따라서 도 4에 도시한 바와 같이 1 출력마다, 또는 1 화소를 구성하는 도트수분의 출력마다, 미세하게 임피던스 변환 동작을 정지시키는 임피던스 변환 회로(볼티지 팔로워 회로)를 지정할 수 있도록 한다. 이에 의해, 테스트 대상의 임피던스 변환 회로만을 인에이블 상태로 설정할 수 있고, 테스트 비대상의 임피던스 변환 회로의 발진에 의한 영향을 받지 않게 할 수 있게 된다. 그 결과, 발진 방지용 의 컨덴서를 불필요하게 하면서, 정밀도가 높은 평가가 가능한 임피던스 변환 회로를 포함하는 소스 드라이버를 제공할 수 있게 된다. 즉, 칩 면적의 축소화에 수반하는 저 코스트화뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버를 제공할 수 있다.
이러한 PS 데이터는, 예를 들면 초기화 처리에서 설정되는 것이 바람직하다. 또한, 실제로 액정 패널을 구동하고 있는 동안에 PS 데이터를 변경하는 경우에는, 소위 비표시 기간으로 변경되는 것이 바람직하다.
제1 구성예에서는, 복수의 PS 데이터 유지 회로 PS1reg∼PSNreg는, 각 PS 데이터 유지 회로가 직렬로 접속된 시프트 레지스터로서 구성된다. 각 PS 데이터 유지 회로에는, 시프트 동작에 의해 PS 데이터가 순차적으로 취입된다. 그리고, 복수의 임피던스 변환 회로 IPC1∼IPCN 중에서 지정된 2개의 임피던스 변환 회로에 의해 특정되는 임피던스 변환 회로군의 임피던스 변환 동작을 인에이블 상태로 설정하기 위한 PS 데이터를 생성하고, 해당 PS 데이터를 복수의 파워 세이브 데이터 유지 회로 PS1reg∼PSNreg 중 적어도 하나에 설정한다.
예를 들면 도 5에서, 임피던스 변환 회로 IPC3, IPC121를 지정한 경우, 임피던스 변환 회로 IPC4∼IPC121를 인에이블 상태로 설정하기 위한 PS 데이터가 생성된다. 제1 구성예에서는, 또한 임피던스 변환 회로 IPC1∼IPC3, IPC122∼IPCN을 디스에이블 상태로 설정하기 위한 PS 데이터도 또 생성되고, 시프트 데이터 SD로서 시프 트 동작에 제공되게 되어 있다.
도 6에, 제1 구성예에서의 PS 데이터의 설정 방법을 실현하는 시프트 데이터 생성 회로의 구성예의 블록도를 도시한다.
이 시프트 데이터 생성 회로(400)는, 예를 들면 도 2의 제어 로직(624) 또는 구동 회로(650)에 포함되고, 시프트 레지스터를 구성하는 복수의 PS 데이터 유지 회로 PS1reg∼PSNreg에 유지시키기 위한 시프트 데이터 SD를 생성할 수 있다.
시프트 데이터 생성 회로(400)는, 커맨드 디코더(402), 제1 및 제2 파라미터 설정 레지스터(404, 406), 카운터(408), 제1 및 제2 콤퍼레이터(410, 412), 리세트 세트 플립플롭(Flip-Flop : 이하 FF라고 함 : 414)을 포함한다.
커맨드 디코더(402)는, 호스트로부터의 제어 커맨드를 디코드한다. 호스트로부터의 제어 커맨드는, 도 2의 시스템 인터페이스 회로(620)를 통하여 입력된다. 제어 커맨드 중 하나에, 제1 구성예에서의 PS 데이터의 설정을 지정하는 제어 커맨드로서 미리 설정된 제1 설정 커맨드가 정의되는 경우, 이 제1 설정 커맨드는 2개의 파라미터 데이터를 갖는다. 이 2개의 파라미터 데이터가, 인에이블 상태로 설정되는 임피던스 변환 회로군을 지정하기 위한 데이터로 된다. 또한, 이 2개의 파라미터 데이터는, 연속하여 배열되는 일련의 인에이블 상태의 임피던스 변환 회로군과, 연속하여 배열되는 일련의 디스에이블 상태의 임피던스 변환 회로군과의 경계에 위치하는 임피던스 변환 회로를 지정하기 위한 데이터라고 할 수 있다.
커맨드 디코더(402)는, 제어 커맨드가 제1 설정 커맨드라고 판별하면, 해당 제1 설정 커맨드에 계속해서 호스트로부터 입력되는 2개의 파라미터 데이터를, 각각 제1 및 제2 파라미터 설정 레지스터(404, 406)에 설정한다. 그리고 커맨드 디코더(402)는, 인에이블 신호 인에이블을 출력하여 카운터(408)를 인에이블 상태로 설정한다.
카운터(408)는, 인에이블 상태에서, 클럭 신호 CLK에 동기하여 카운트값을 카운트 업한다. 이 클럭 신호 CLK는, 시프트 레지스터를 구성하는 복수의 PS 데이터 유지 회로 PS1reg∼PSNreg의 시프트 동작을 실현하기 위한 시프트 클럭 신호 SCLK로 된다.
제1 콤퍼레이터(410)는, 제1 파라미터 설정 레지스터(404)의 설정값과 카운터(408)와의 카운트값을 비교하여, 양자가 일치했을 때 일치 펄스 CP1을 출력한다. 제2 콤퍼레이터(412)는, 제2 파라미터 설정 레지스터(406)의 설정값과 카운터(408)와의 카운트값을 비교하여, 양자가 일치했을 때 일치 펄스 CP2를 출력한다.
리세트 세트 FF(414)는, 클럭 신호 CLK에 동기하여, 일치 펄스 CP1에 의해 세트되고, 일치 펄스 CP2에 의해 리세트된다. 리세트 세트 FF(414)의 출력 단자 Q로부터, 시프트 데이터 SD가 출력된다.
도 7에, 도 6의 시프트 데이터 생성 회로의 동작예의 타이밍도를 도시한다.
여기서는, 임피던스 변환 회로 IPC1∼IPCN 중 임피던스 변환 회로 IPC4∼IPC121을 인에이블 상태로 설정하는 경우를 도시한다.
커맨드 디코더(402)가 제어 커맨드를 디코드하여 해당 제어 커맨드가 제1 설 정 커맨드라고 판별하면, 해당 제1 설정 커맨드에 계속해서 입력되는 2개의 파라미터 데이터(임피던스 변환 회로 IPC3를 지정하는 「3」이라고 임피던스 변환 회로 IPC121를 지정하는 「121」)를, 각각 제1 및 제2 파라미터 설정 레지스터(404, 406)로 설정하여, 인에이블 신호 enable를 액티브로 한다(TG1).
인에이블 신호 enable이 액티브하게 되면, 카운터(408)는 클럭 신호 CLK(시프트 클럭 신호 SCLK)에 동기하여 카운트값을 인크리먼트해 간다. 그리고, 카운트값이 「3」으로 되었을 때, 제1 파라미터 설정 레지스터(404)의 설정값과 일치하기 때문에, 제1 콤퍼레이터(410)는 일치 펄스 CP1을 출력한다(TG2). 이에 의해, 예를 들면 다음의 클럭 신호 CLK의 상승으로, 리세트 세트 FF(414)는 세트되고, 시프트 데이터 SD가 H 레벨로 변화한다(TG3).
계속해서, 카운트값이 「121」로 되었을 때, 제2 파라미터 설정 레지스터(406)의 설정값과 일치하기 때문에, 제2 콤퍼레이터(412)는 일치 펄스 CP2를 출력한다(TG4). 이에 의해, 예를 들면 다음의 클럭 신호 CLK의 상승으로, 리세트 세트 FF(414)는 리세트되고, 시프트 데이터 SD가 L 레벨로 변화한다(TG5).
이렇게 해서 생성된 시프트 데이터 SD는, 도 8에 도시한 바와 같이 예를 들면 시프트 클럭 신호 SCLK의 하강에 동기하여 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 순차적으로 설정되어 간다.
또 시프트 동작 또는 시프트 방향은, 도 4∼도 8에 도시한 것에 한정되는 것은 아니다. 시프트 동작에 관하여, 예를 들면 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg를, 시프트 데이터 SD가 공급되는 데이터 버스에 공통으로 접속한다. 각 PS 데이터 유지 회로에는, 시프트 클럭 신호 SCLK에 동기하여 시프트 동작하는 시프트 펄스를 공급한다. 그리고, 각 PS 데이터 유지 회로가, 이 시프트 펄스에 기초하여, 데이터 버스 상의 시프트 데이터 SD를 취입하도록 해도 된다.
또한 도 4의 구성에서는, 제1 설정 커맨드에 의해 기동되는 시프트 동작에 의해 PS 데이터를 설정하는 것 이외에, 제2 설정 커맨드에 의해 직접 각 PS 데이터 유지 회로에 PS 데이터를 설정할 수 있도록 해도 된다. 예를 들면 도 6의 커맨드 디코더(402)는, 호스트로부터의 제어 커맨드가 제2 설정 커맨드라고 판별하면, 해당 제2 설정 커맨드에 계속해서 호스트로부터 입력되는 파라미터 데이터를 취입한다. 이 파라미터 데이터에 의해, 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg 중 어느 하나가 특정된다. 또한, 이 파라미터 데이터에 포함되는 PS 데이터가 데이터 버스 D에 공급되어, 상기한 특정된 PS 데이터 유지 회로에, 데이터 버스 D 상의 PS 데이터가 설정된다. 제2 설정 커맨드에 따르면, 특정한 PS 데이터 유지 회로에만, 직접 PS 데이터를 설정할 수 있다. 그 때문에, PS 데이터의 일부를 변경할 때에 시프트 데이터를 다시 생성하지 않아 PS 데이터의 설정 처리를 간소화할 수 있다.
2.2 제2 구성예
도 9에, 본 실시예의 제2 구성예에서의 소스 드라이버의 주요부의 구성도를 도시한다. 또한, 도 9에서 도 4와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
도 9에서는, 도 3의 구동 회로(650), 기준 전압 발생 회로(662) 및 표시 데이터 RAM(600)의 구성예를 도시하고 있지만, 표시 데이터 래치 회로(608)의 도시를 생략하고 있다. 또한 도 4와 마찬가지로, 1 도트당 표시 데이터가 6 비트이고, 기준 전압 발생 회로(662)가 계조 전압 V0∼V63을 발생시키는 것으로 한다.
제2 구성예에서는, 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 설정하는 PS 데이터가, 일단 표시 데이터 RAM(600)에 설정된다. 그 후, 제어 로직(624)또는 구동 회로(650)가, 표시 데이터 RAM(600)로부터 판독하여 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 설정하는 제어를 행한다.
표시 데이터 RAM(600)에서는, 액정 패널(512)의 수평 주사 라인의 표시 데이터가, 동일한 로우 어드레스에 의해 지정되는 기억 영역에 저장된다. 그리고, 이 경우, 표시 데이터 RAM(600)의 소정의 기억 영역은, 표시 데이터와 PS 데이터의 기억 영역으로서 공용되는 것으로 된다. 소스 드라이버(520)의 출력이 240×3(1 화소분의 도트수)이고, 표시 가능한 최대 화면 사이즈의 라인수가 340 라인인 것으로 하면, 표시 데이터 RAM(600)의 최종 라인인 340 라인째의 표시 데이터의 기억 영역이 PS 데이터의 기억 영역과 공용된다. 하나의 볼티지 팔로워 회로에 필요한 PS 데이터가 1 비트이고, 1 도트당 표시 데이터의 비트수가 6(D0∼D5)이라고 하면, 340 라인째의 각 표시 데이터의 최상위 비트인 데이터 D5의 기억 영역에, PS 데이터가 유지된다.
이 때, 제1 구성예와 마찬가지로, 복수의 임피던스 변환 회로 IPC1∼IPCN 중 에서 지정된 2개의 임피던스 변환 회로에 의해 특정되는 임피던스 변환 회로군의 임피던스 변환 동작을 인에이블 상태로 설정하기 위한 PS 데이터를 생성하고, 해당 PS 데이터를 표시 데이터 RAM(600)의 상기한 기억 영역에 설정한다.
예를 들면 도 5에서, 임피던스 변환 회로 IPC3, IPC121을 지정한 경우, 임피던스 변환 회로 IPC4∼IPC121를 인에이블 상태로 설정하기 위한 PS 데이터가 생성된다. 제2 구성예에서는, 또한 임피던스 변환 회로 IPC1∼IPC3, IPC122∼IPCN을 디스에이블 상태로 설정하기 위한 PS 데이터도 또 생성되고, 표시 데이터 RAM(600)의 상기한 기억 영역에 설정된다.
도 10에, 제2 구성예에서의 PS 데이터의 설정 방법을 실현하는 PS 데이터 설정 회로의 구성예의 블록도를 도시한다.
이 PS 데이터 설정 회로(450)는, 예를 들면 도 2의 제어 로직(624) 또는 구동 회로(650)에 포함된다.
PS 데이터 설정 회로(450)는, 커맨드 디코더(452), 제3 및 제4 파라미터 설정 레지스터(454, 456), RAM 액세스 제어부(460), PS 데이터 생성부(470)를 포함한다. RAM 액세스 제어부(460)는, 로우 어드레스 제어부(462), 컬럼 어드레스 제어부(464)를 포함한다. 로우 어드레스 제어부(462)는, 표시 데이터 RAM(600)의 로우 어드레스를 생성하기 위한 로우 어드레스 제어 신호를 로우 어드레스 회로(602)에 출력한다. 컬럼 어드레스 제어부(464)는, 표시 데이터 RAM(600)의 컬럼 어드레스를 생성하기 위한 컬럼 어드레스 제어 신호를 컬럼 어드레스 회로(604)에 출력한 다.
커맨드 디코더(452)는, 호스트로부터의 제어 커맨드를 디코드한다. 호스트로부터의 제어 커맨드는, 도 2의 시스템 인터페이스 회로(620)를 통하여 입력된다. 이 제어 커맨드 중 하나에, 제2 구성예에서의 PS 데이터의 설정을 지정하는 제어 커맨드로서 미리 설정된 제3 설정 커맨드가 정의되는 경우, 이 제3 설정 커맨드는 2개의 파라미터 데이터를 갖는다. 이 2개의 파라미터 데이터가, 인에이블 상태로 설정되는 임피던스 변환 회로를 지정하기 위한 데이터로서, 제1 구성예에서 제1 및 제2 파라미터 설정 레지스터(404, 406)에 설정되는 파라미터 데이터와 마찬가지인 데이터이다.
커맨드 디코더(452)는, 제어 커맨드가 제3 설정 커맨드라고 판별하면, 해당 제3 설정 커맨드에 계속해서 호스트로부터 입력되는 2개의 파라미터 데이터를, 각각 제3 및 제4 파라미터 설정 레지스터(454, 456)에 설정한다. 그리고 커맨드 디코더(452)는, RAM 액세스 제어부(460)에 표시 데이터 RAM(600)에의 액세스 지시와, PS 데이터 생성부(470)에의 PS 데이터의 생성 지시를 행한다.
PS 데이터 생성부(470)는, 제3 및 제4 파라미터 설정 레지스터(454, 456)의 설정값에 기초하여 PS 데이터를 생성할 수 있게 되어 있다. 예를 들면 임피던스 변환 회로 IPC1로부터 임피던스 변환 회로 IPCN까지, 순서대로 PS 데이터를 설정하는 경우에, 제3 파라미터 설정 레지스터(454)의 설정값에 일치하는 임피던스 변환 회로까지는 PS 데이터가 「0」, 그 후, 제4 파라미터 설정 레지스터(454)의 설정값 에 일치할 때까지 동일한 PS 데이터 「1」을 반복한다. 그리고, 제4 파라미터 설정 레지스터(454)의 설정값에 일치한 후에는, PS 데이터를 「0」으로 복귀한다.
RAM 액세스 제어부(460)는, 임피던스 변환 회로에 대응하는 PS 데이터를 기입하기 위한 액세스 제어 신호, 로우 어드레스 제어 신호, 컬럼 어드레스 제어 신호나, 임피던스 변환 회로에 대응하는 PS 데이터를 판독하기 위한 액세스 제어 신호, 로우 어드레스 제어 신호를 출력한다.
도 11에, 도 10에 도시하는 PS 데이터 설정 회로(450)의 동작예의 플로우도를 도시한다.
우선 커맨드 디코더(452)가, 호스트로부터의 제어 커맨드를 디코드하여, 제3 설정 커맨드라고 판별했을 때(단계 S10 : Y), 해당 제3 설정 커맨드에 계속해서 호스트로부터 입력되는 2개의 파라미터 데이터를, 제3 및 제4 파라미터 설정 레지스터(454, 456)에 취입한다(단계 S11).
계속해서, 커맨드 디코더(452)는, PS 데이터 생성부(470)에 PS 데이터의 생성을 지시한다. PS 데이터 생성부(470)는, 제3 및 제4 파라미터 설정 레지스터(454, 456)의 설정값에 기초하여, 예를 들면 전술된 바와 같이 PS 데이터를 생성한다(단계 S12).
그리고 커맨드 디코더(452)는, RAM 액세스 제어부(460)에, 표시 데이터 RAM(600)에의 PS 데이터의 기입을 지시한다. 이에 의해, PS 데이터가 표시 데이터 RAM(600)에 기입된다(단계 S13).
그 후, 커맨드 디코더(452)는, 단계 S13에서 기입한 표시 데이터 RAM(600)의 PS 데이터를 판독하는 지시를, RAM 액세스 제어부(460)에 대하여 행하여, 표시 데이터 RAM(600)로부터 판독한 PS 데이터를, 각 PS 데이터 유지 회로에 설정하고(단계 S14), 일련의 처리를 종료한다(엔드).
단계 S10에서, 호스트로부터의 제어 커맨드가 제3 설정 커맨드가 아니라고 판별되었을 때(단계 S10 : N), 커맨드 디코더(452)는, 해당 제어 커맨드가 표시 데이터 RAM(600)의 PS 데이터를 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 설정하는 제어 커맨드로서 미리 정해진 제4 설정 커맨드인지의 여부를 판별한다(단계 S15).
그리고 커맨드 디코더(452)가 제4 설정 커맨드라고 판별했을 때(단계 S15 : Y), 단계 S14로 진행한다. 한편, 커맨드 디코더(452)가 제4 설정 커맨드가 아니라고 판별했을 때(단계 S15 : N), 일련의 처리를 종료한다(엔드).
또 제2 구성예에서는, PS 데이터를 표시 데이터와 마찬가지의 경로로 호스트 등으로부터 설정할 수 있도록 했으므로, 호스트는 표시 데이터와 동일하게 PS 데이터를 표시 데이터 RAM(600)에 기입할 수 있다. 이 때 호스트가 제4 설정 커맨드를 입력함으로써, 표시 데이터 RAM(600)에 340 라인째의 최상위 비트의 데이터가 PS 데이터라고 판단할 수 있고, 해당 데이터를 PS 데이터로서 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 취입시킨다.
도 12에, 도 11의 단계 S13의 처리예의 플로우도를 도시한다.
커맨드 디코더(452)에 의해 PS 데이터의 기입 지시를 받은 RAM 액세스 제어 부(460)는, 로우 어드레스 제어부(462)에서 로우 어드레스 제어 신호를 출력한다. 이것을 받은 로우 어드레스 회로(602)는, 도 9의 340 라인째의 표시 데이터의 기억 영역을 특정하기 위한 로우 어드레스를 생성한다(단계 S20).
계속해서 RAM 액세스 제어부(460)는, 컬럼 어드레스 제어부(464)에서 컬럼 어드레스 제어 신호를 출력한다. 이것을 받은 컬럼 어드레스 회로(604)는, 도 9의 340 라인째의 각 컬럼의 표시 데이터의 기억 영역을 특정하기 위한 컬럼 어드레스를 생성한다(단계 S21). 그리고, RAM 액세스 제어부(460)는, 기입용의 액세스 제어 신호를 출력하여, 단계 S20에 의해 지정된 로우 어드레스와 단계 S21에 의해 지정된 컬럼 어드레스에 의해 특정되는 기억 영역에 PS 데이터를 기입하는 제어를 행한다(단계 S22).
PS 데이터 생성부(470)에 의해 생성된 모든 PS 데이터의 기입이 종료하지 않을 때(단계 S23:N), 단계 S21로 되돌아가 컬럼 어드레스를 갱신하기 위한 컬럼 어드레스 제어 신호를 출력한다.
이렇게 해서 PS 데이터의 기입이 종료하면(단계 S23:Y), 일련의 처리를 종료한다(엔드).
도 13에, 도 11의 단계 S14의 처리예의 플로우도를 도시한다.
커맨드 디코더(452)에 의해 PS 데이터의 설정 지시를 받은 RAM 액세스 제어부(460)는, 로우 어드레스 제어부(462)에서 로우 어드레스 제어 신호를 출력한다. 그리고 로우 어드레스 회로(602)는, 도 9의 340 라인째의 표시 데이터의 기억 영역을 특정하기 위한 로우 어드레스를 생성한다(단계 S30).
이어서 RAM 액세스 제어부(460)는, 판독용의 액세스 제어 신호를 출력하여, 단계 S30에 의해 지정된 로우 어드레스에 의해 특정되는 기억 영역에 PS 데이터를 판독하는 제어를 행한다(단계 S31).
마지막으로, 커맨드 디코더(452)는, 단계 S31에서 판독한 PS 데이터를 취입하기 위한 지시 신호를, 제1∼제N PS 데이터 유지 회로 PS1reg∼PSNreg에 출력하고(단계 S32), 일련의 처리를 종료한다(엔드).
또 단계 S30에서는, 로우 어드레스를 지정하는 것으로서 설명했지만, 도 2의 라인 어드레스 회로(610)에 의해, 340 라인째의 라인 어드레스를 생성하도록 해도 된다. 이 경우, 예를 들면 도 10의 RAM 액세스 제어부(460)가 라인 어드레스 제어부를 포함하고, 라인 어드레스 제어부가, 라인 어드레스 회로(610)에 대하여, 340 라인째의 라인 어드레스를 생성하기 위한 라인 어드레스 제어 신호를 출력한다.
3. 임피던스 변환 회로
본 실시예에서의 임피던스 변환 회로는, 그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작은 볼티지 팔로워 회로를 포함한다. 이하, 이러한 임피던스 변환 회로에 대하여 상세히 설명한다.
도 14에, 본 실시예에서의 임피던스 변환 회로의 구성예의 블록도를 도시한다. 도 14에 도시하는 구성의 임피던스 변환 회로가, 도 4 또는 도 9에 도시하는 각 구동 출력 회로에 포함된다.
임피던스 변환 회로 IPC는, 볼티지 팔로워 회로 VF와 저항 회로 RC를 포함하고, 용량성의 부하 LD를 구동한다. 볼티지 팔로워 회로 VF는, 입력 신호 Vin(VI)를 임피던스 변환한다. 저항 회로 RC는, 볼티지 팔로워 회로 VF와 임피던스 변환 회로 IPC의 출력 사이에 직렬로 접속된다. 그리고, 볼티지 팔로워 회로 VF가, 입력 신호 Vin(VI) 및 볼티지 팔로워 회로 VF의 출력 신호 Vout의 차분을 증폭하는 차동부 DIF와, 차동부 DIF의 출력에 기초하여 볼티지 팔로워 회로의 출력 신호 Vout를 출력하는 출력부 OC를 포함한다.
그리고 임피던스 변환 회로 IPC가, 저항 회로 RC를 통하여, 임피던스 변환 회로의 출력에 접속되는 부하 LD를 구동한다. 이와 같이, 일반적으로 무한대의 입력 임피던스에 대하여 작은 임피던스로 변환하기 위해 이용되는 볼티지 팔로워 회로 VF의 출력에 저항 회로 RC를 설치하고, 해당 저항 회로 RC를 통하여 부하 LD를 구동하고 있다. 이렇게 함으로써, 출력부 OC의 슬루 레이트(반응 속도)를, 저항 회로 RC의 저항값과 부하 LD의 부하 용량에 의해 조정할 수 있게 된다. 따라서, 차동부 DIF의 출력의 슬루 레이트와 해당 차동부 DIF에 그 출력을 귀환시키는 출력부 OC의 출력의 슬루 레이트와의 관계로 정해지는 발진을 방지하기 위해 볼티지 팔로워 회로 VF(임피던스 변환 회로 IPC)에 설치되는 위상 보상용 컨덴서를 불필요하게 할 수 있다.
도 15에, 차동부 DIF 및 출력부 OC의 출력의 슬루 레이트와 발진과의 관계의 설명도를 도시한다. 여기서는, 차동부 DIF 및 출력부 OC의 출력의 슬루 레이트와 위상 여유와의 관계에 주목하여 도시하고 있다.
임피던스 변환 회로 IPC(볼티지 팔로워 회로 VF)는 위상 여유가 0으로 되었을 때에 발진한다. 위상 여유가 클수록 발진하기 어렵게 되고, 위상 여유가 작을수록 발진하기 쉽게 된다. 위상 여유는, 볼티지 팔로워 회로 VF와 같이 출력부 OC의 출력을 차동부 DIF의 입력에 귀환시키는 경우, 차동부 DIF의 출력의 슬루 레이트(차동부 DIF의 반응 속도)와 출력부 OC의 출력의 슬루 레이트(출력부 OC의 반응 속도)에 의해 결정된다.
여기서 차동부 DIF의 출력의 슬루 레이트는, 차동부 DIF에의 입력의 스텝 변화에 대한, 차동부 DIF의 출력의 단위 시간당 변화량이다. 도 14에서는, 예를 들면 입력 신호 Vin(VI)가 입력되고나서, 출력부 OC의 출력으로부터 귀환된 출력 신호 Vout와 해당 입력 신호 Vin(VI)와의 차분을 증폭하여 변화한 차동부 DIF의 출력의 단위 시간당 변화량에 상당한다.
또한 차동부 DIF의 출력의 슬루 레이트는, 차동부 DIF의 반응 속도로 치환하여 생각하는 것도 가능하다. 이 경우, 차동부 DIF의 반응 속도는, 차동부 DIF에의 입력의 변화에 대하여 차동부 DIF의 출력이 변화하기까지의 시간에 상당한다. 도 14에서는, 예를 들면 입력 신호 Vin(VI)가 입력되고나서, 출력부 OC의 출력으로부터 귀환된 출력 신호 Vout와 해당 입력 신호 Vin(VI)와의 차분을 증폭하여 차동부 DIF의 출력을 변화시키기까지의 시간에 상당한다. 슬루 레이트가 클수록 반응 속도가 빠르고, 슬루 레이트가 작을수록 반응 속도가 느리다. 이러한 차동부 DIF의 반응 속도는, 예를 들면 차동부 DIF의 전류원의 전류값에 의해 정해진다.
또한 출력부 OC의 출력의 슬루 레이트는, 출력부 OC에의 입력의 스텝 변화에 대한, 출력의 단위 시간당 변화량이다. 도 14에서는, 예를 들면 차동부 DIF의 출력이 변화하고나서, 해당 차동부 DIF의 출력의 변화에 추종하여 출력 신호 Vout가 변화하기까지의 시간에 상당한다.
또한 출력부 OC의 출력의 슬루 레이트는, 출력부 OC의 반응 속도로 치환하여 생각하는 것도 가능하다. 이 경우, 출력부 OC의 반응 속도는, 출력부 OC에의 입력의 변화에 대하여 출력부 OC의 출력이 변화하기까지의 시간에 상당한다. 도 14에서는, 예를 들면 차동부 DIF의 출력이 변화하고나서, 해당 차동부 DIF의 출력의 변화에 추종하여 출력 신호 Vout가 변화하기까지의 시간에 상당한다. 이러한 출력부 OC의 반응 속도는, 예를 들면 출력부 OC의 전류 구동 능력, 출력부 OC의 출력에 접속되는 부하에 의해 정해진다.
그리고, 출력 신호 Vout의 안정성에 주목하면, 차동부 DIF의 출력의 슬루 레이트가 출력부 OC의 출력의 슬루 레이트에 근접하면 발진하기 쉽게 되어, 위상 여유가 작아지는 것을 의미한다. 따라서, 차동부 DIF의 출력의 슬루 레이트가 출력부 OC의 출력의 슬루 레이트보다 작은(차동부 DIF의 반응 속도가 출력부 OC의 반응 속도보다 느린) 경우, 부하 LD가 접속되지 않는 부하 미접속 시에는 위상 여유가 크고, 부하 접속 시에는 출력부 OC의 출력의 슬루 레이트가 작아져 위상 여유가 보다 커진다. 즉, 도 16에 도시한 바와 같이 부하 LD의 부하 용량이 커지면, 위상 여유에 대응하는 발진 여유도가 작아져, Q1점에서 발진한다. 이 경우, 부하 미접속 시에 충분한 발진 여유도가 있으면, 부하 용량을 고려함으로써 부하 접속 시의 발진을 방지할 수 있다.
또한, 차동부 DIF의 출력의 슬루 레이트가 출력부 OC의 출력의 슬루 레이트보다 큰 경우(차동부 DIF의 반응 속도가 출력부 OC의 반응 속도보다 빠른) 경우, 부하 미접속 시에는 위상 여유가 작고, 부하 접속 시에는 출력부 OC의 출력의 슬루 레이트가 작아도(출력부 OC의 반응 속도가 보다 느려도) 위상 여유가 커진다. 또한, 차동부 DIF의 출력의 슬루 레이트와 출력부 OC의 출력의 슬루 레이트가 동일(동등)한 경우, 즉 차동부 DIF의 반응 속도가 출력부 OC의 반응 속도와 동일한(거의 동등)한 경우, 부하 미접속 시에는 위상 여유가 작고, 부하 접속 시에는 출력부 OC의 출력의 슬루 레이트가 작아지고 위상 여유가 커진다. 이 때문에, 도 17에 도시한 바와 같이 부하 LD의 부하 용량이 커지면, 발진 여유도가 커지고, Q2점에서 발진한다. 그러나, 부하 미접속 시에 Q2점보다 발진 여유도가 크게 되도록 함으로써, 부하 접속 시의 발진을 확실하게 방지할 수 있게 된다. 본 실시예에서의 볼티지 팔로워 회로 VF는, 그 출력의 부하 접속되지 않을 때가, 부하 접속 시보다 발진 여유도가 더 작아, 부하가 무거울수록 발진 여유도가 커진다.
3.1 저항 회로
도 18의 (A), 도 18의 (B), 도 18의 (C)에, 저항 회로 RC의 구성예를 도시한다.
저항 회로 RC는, 도 18의 (A)에 도시한 바와 같이 가변 저항 소자(50)를 포함할 수 있다. 이 경우, 저항 회로 RC의 저항값과 부하 LD의 부하 용량값에 의해, 출력부 OC의 출력의 슬루 레이트(출력부 OC의 반응 속도)를 조정할 수 있게 된다. 또한, 컨트롤러(540)나 호스트에 의해 그 값이 설정되는 저항값 설정 레지스터(52) 를 설치하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(52)의 설정 내용에 따라, 가변 저항 소자(50)의 저항값을 설정할 수 있는 것이 바람직하다.
또한 저항 회로 RC는, 도 18의 (B)에 도시한 바와 같이 아날로그 스위치 소자 ASW로 구성해도 된다. 아날로그 스위치 소자 ASW는, p형 MOS 트랜지스터의 소스 및 드레인과 n형 MOS 트랜지스터의 소스 및 드레인이 각각 접속된다. 그리고, p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 동시에 온시킴으로써, p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 온 저항에 의해, 저항 회로 RC의 저항값을 정한다.
보다 구체적으로 설명하면, 저항 회로 RC는, 각 아날로그 스위치 소자가 병렬로 접속된 복수의 아날로그 스위치 소자를 포함할 수 있다. 도 18의 (B)에서는, 3개의 아날로그 스위치 소자 ASW1∼ASW3이 병렬로 접속되어 있지만, 2개 또는 4개 이상을 병렬로 접속시켜도 된다. 도 18의 (B)에서는, 각 아날로그 스위치 소자를 구성하는 트랜지스터의 사이즈를 각각 변경함으로써, 각 아날로그 스위치 소자의 저항값을 상이하게 하는 것이 바람직하다. 이렇게 함으로써, 아날로그 스위치 소자 ASW1∼ASW3 중 적어도 하나를 온시켜, 저항 회로 RC에 의해 실현할 수 있는 저항값의 바리에이션을 늘리는 것이 가능하게 된다.
또한, 컨트롤러(540)나 호스트에 의해 그 값이 설정되는 저항값 설정 레지스터(54)를 설치하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(54)의 설정 내용에 따라서, 아날로그 스위치 소자 ASW1∼ASW3의 온 또는 오프를 설정할 수 있는 것이 바람직하다.
또한 저항 회로 RC는, 도 18의 (C)에 도시한 바와 같이 각 아날로그 스위치 소자가 병렬로 접속된 복수의 아날로그 스위치 소자를 1 단위로 하여, 복수 단위를 직렬로 접속하도록 하여도 된다. 이 경우, 컨트롤러(540)나 호스트에 의해 그 값이 설정되는 저항값 설정 레지스터(56)를 설정하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(56)의 설정 내용에 따라, 아날로그 스위치 소자의 온 또는 오프를 설정할 수 있는 것이 바람직하다.
그리고, 도 18의 (A)∼도 18의 (C)와 같은 저항 회로 RC를 채용하는 경우, 부하 LD의 용량이 커질수록 저항 회로 RC의 저항값을 작게 설정하고, 부하 LD의 용량이 작아질수록 저항 회로 RC의 저항값을 크게 설정하는 것이 바람직하다. 저항 회로 RC의 저항값과 부하 용량값과의 곱에 기초하여 부하에의 충전 시간이 결정되기 때문에, 임의의 일정 이상의 발진 여유도를 갖게 하면 게인이 작아지기 때문이다.
3.2 볼티지 팔로워 회로
본 실시예에서는, 전술된 바와 같이 차동부 DIF의 출력의 슬루 레이트와 출력부 OC의 출력의 슬루 레이트와의 상대적인 관계로, 회로의 안정성을 정할 수 있다. 도 15에 도시한 바와 같이 차동부 DIF의 출력의 슬루 레이트가, 출력부 OC의 출력의 슬루 레이트와 동일(동등)하거나 또는 출력부 OC의 출력의 슬루 레이트보다 큰 것이 바람직하다.
이하에 기재하는 구성의 볼티지 팔로워 회로를 채용함으로써, 차동부 DIF의 출력의 슬루 레이트를 크게 함과 함께, 위상 보상용 컨덴서를 불필요하다고 하는 구성을 실현할 수 있다.
도 19에, 본 실시예에서의 볼티지 팔로워 회로 VF의 구성예를 도시한다.
이 볼티지 팔로워 회로 VF의 차동부 DIF는, p형(예를 들면 제1 도전형) 차동 증폭 회로(100)와, n형(예를 들면 제2 도전형) 차동 증폭 회로(110)를 포함한다. 또한 볼티지 팔로워 회로 VF의 출력부 OC는, 출력 회로(120)를 포함한다. p형 차동 증폭 회로(100), n형 차동 증폭 회로(110), 및 출력 회로(120)는, 고전위측의 전원 전압 VDD(광의로는 제1 전원 전압)와 저전위측의 전원 전압 VSS(광의로는 제2 전원 전압) 사이의 전압을 동작 전압으로 한다.
p형 차동 증폭 회로(100)는, 입력 신호 Vin 및 출력 신호 Vout의 차분을 증폭한다. p형 차동 증폭 회로(100)는, 출력 노드 ND1(제1 출력 노드) 및 반전 출력 노드 NXD1(제1 반전 출력 노드)을 갖고, 출력 노드 ND1 및 반전 출력 노드 NXD1의 사이에 입력 신호 Vin 및 출력 신호 Vout의 차분에 대응한 전압을 출력한다.
이 p형 차동 증폭 회로(100)는, 제1 커런트 미러 회로 CM1과, p형(제1 도전형)의 제1 차동 트랜지스터쌍을 갖는다. 제1 차동 트랜지스터쌍은, p형 MOS 트랜지스터(이하, MOS 트랜지스터를 단순히 트랜지스터라고 함) PT1, PT2를 포함한다. p형 트랜지스터 PT1, PT2의 각 트랜지스터의 소스가 제1 전류원 CS1에 접속됨과 함께, 입력 신호 Vin 및 출력 신호 Vout가 각 트랜지스터의 게이트에 공급된다. p형 트랜지스터 PT1, PT2의 드레인 전류는, 제1 커런트 미러 회로 CM1에 의해 생성된다. p형 트랜지스터 PT1의 게이트에 입력 신호 Vin이 공급된다. p형 트랜지스터 PT2의 게이트에 출력 신호 Vout가 공급된다. p형 트랜지스터 PT1의 드레인이, 출 력 노드 ND1(제1 출력 노드)로 된다. p형 트랜지스터 PT2의 드레인이, 반전 출력 노드 NXD1(제1 반전 출력 노드)로 된다.
n형 차동 증폭 회로(110)는, 입력 신호 Vin 및 출력 신호 Vout의 차분을 증폭한다. n형 차동 증폭 회로(110)는, 출력 노드 ND2(제2 출력 노드) 및 반전 출력 노드 NXD2(제2 반전 출력 노드)를 갖고, 출력 노드 ND2 및 반전 출력 노드 NXD2 사이에 입력 신호 Vin 및 출력 신호 Vout의 차분에 대응한 전압을 출력한다.
이 n형 차동 증폭 회로(110)는, 제2 커런트 미러 회로 CM2와, n형(제2 도전형)의 제2 차동 트랜지스터쌍을 포함한다. 제2 차동 트랜지스터쌍은, n형 트랜지스터 NT3, NT4를 포함한다. n형 트랜지스터 NT3, NT4의 각 트랜지스터의 소스가 제2 전류원 CS2에 접속됨과 함께, 입력 신호 Vin 및 출력 신호 Vout가 각 트랜지스터의 게이트에 공급된다. n형 트랜지스터 NT3, NT4의 드레인 전류는, 제2 커런트 미러 회로 CM2에 의해 생성된다. n형 트랜지스터 NT3의 게이트에 입력 신호 Vin이 공급된다. n형 트랜지스터 NT4의 게이트에 출력 신호 Vout가 공급된다. n형 트랜지스터 NT3의 드레인이, 출력 노드 ND2(제2 출력 노드)로 된다. n형 트랜지스터 NT4의 드레인이, 반전 출력 노드 NXD2(제2 반전 출력 노드)로 된다.
출력 회로(120)는, p형 차동 증폭 회로(100)의 출력 노드 ND1(제1 출력 노드)의 전압과 n형 차동 증폭 회로(110)의 출력 노드 ND2(제2 출력 노드)의 전압에 기초하여, 출력 신호 Vout를 생성한다.
이 출력 회로(120)는, n형(제2 도전형)의 제1 구동 트랜지스터 NTO1과 p형(제1 도전형)의 제2 구동 트랜지스터 PTO1을 포함한다. 제1 구동 트랜지스터 NTO1 의 게이트(전압)는, p형 차동 증폭 회로(100)의 출력 노드 ND1(제1 출력 노드)의 전압에 기초하여 제어된다. 제2 구동 트랜지스터 PTO1의 게이트(전압)는, n형 차동 증폭 회로(110)의 출력 노드(ND2)(제2 출력 노드)의 전압에 기초하여 제어된다. 제2 구동 트랜지스터 PTO1의 드레인은, 제1 구동 트랜지스터 NTO1의 드레인에 접속된다. 그리고 출력 회로(120)는, 제1 구동 트랜지스터 NTO1의 드레인의 전압(제2 구동 트랜지스터 PTO1의 드레인의 전압)을, 출력 신호 Vout로서 출력한다.
또한 본 실시예에서의 볼티지 팔로워 회로 VF는, 제1 및 제2 보조 회로(130, 140)를 포함함으로써, 입력 불감대를 없애고, 또한 관통 전류를 억제함과 함께, 제1 및 제2 구동 트랜지스터 PTO1, NTO2의 게이트 전압을 고속으로 충전할 수 있으므로 차동부 DIF의 고속화를 실현한다. 그 결과, 동작 전압의 범위를 불필요하게 넓히지 않고, 관통 전류를 억제하여 저소비 전력화와 고속화를 실현한다.
여기서, 제1 보조 회로(130)는, 입력 신호 Vin 및 출력 신호 Vout에 기초하여, p형 차동 증폭 회로(100)의 출력 노드 ND1(제1 출력 노드) 및 반전 출력 노드 NXD1(제1 반전 출력 노드) 중 적어도 한쪽을 구동한다. 또한 제2 보조 회로(140)는, 입력 신호 Vin 및 출력 신호 Vout에 기초하여, n형 차동 증폭 회로(110)의 출력 노드 ND2(제2 출력 노드) 및 제2 반전 출력 노드(NXD2) 중 적어도 한쪽을 구동한다.
그리고, p형 트랜지스터 PT1(제1 차동 트랜지스터쌍을 구성하는 트랜지스터중 입력 신호 Vin이 게이트에 공급되는 트랜지스터)의 게이트 소스 사이(게이트와 소스 사이)의 전압의 절대값이 p형 트랜지스터 PT1의 임계값 전압의 절대값보다 작 으면, 제1 보조 회로(130)가, 출력 노드 ND1(제1 출력 노드) 및 반전 출력 노드 NXD1(제1 반전 출력 노드) 중 적어도 한쪽을 구동함으로써, 제1 구동 트랜지스터 NTO1의 게이트 전압을 제어한다.
또한, n형 트랜지스터 NT3(제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호 Vin이 게이트에 공급되는 트랜지스터)의 게이트 소스 사이의 전압의 절대값이 n형 트랜지스터 NT3의 임계값 전압의 절대값보다 작을 때, 제2 보조 회로(140)가, 출력 노드 ND2(제2 출력 노드) 및 반전 출력 노드 NXD2(제2 반전 출력 노드) 중 적어도 한쪽을 구동함으로써, 제2 구동 트랜지스터 PTO1의 게이트 전압을 제어한다.
도 20에, 도 19에 도시하는 볼티지 팔로워 회로 VF의 동작 설명도를 도시한다.
여기서, 고전위측의 전원 전압을 VDD, 저전위측의 전원 전압을 VSS, 입력 신호의 전압을 Vin, p형 트랜지스터 PT1의 임계값 전압을 Vthp, n형 트랜지스터 NT3의 임계값 전압 Vthn으로 한다.
VDD≥Vin>VDD-|Vthp|에서는, p형 트랜지스터가 오프, n형 트랜지스터가 온으로 된다. 여기서 p형 트랜지스터가 게이트 전압에 따라 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, p형 트랜지스터가 오프라는 것은, 컷오프 영역인 것을 의미한다. 마찬가지로 n형 트랜지스터가 게이트 전압에 따라 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, n형 트랜지스터가 온이라는 것은, 선형 영역 또는 포화 영역인 것을 의미한다. 따라서, VDD≥Vin>VDD-|Vthp|에 서는, p형 차동 증폭 회로(100)는 동작하지 않고(오프), n형 차동 증폭 회로(110)는 동작한다(온). 따라서 제1 보조 회로(130)의 동작을 온(출력 노드 ND1(제1 출력 노드) 및 반전 출력 노드 NXD1(제1 반전 출력 노드) 중 적어도 한쪽을 구동)하고, 제2 보조 회로(140)의 동작을 오프(출력 노드 ND2(제2 출력 노드) 및 반전 출력 노드 NXD1(제2 반전 출력 노드)을 구동시키지 않음)한다. 이와 같이, p형 차동 증폭 회로(100)가 동작하지 않는 범위에서, 제1 보조 회로(130)에 의해 p형 차동 증폭 회로(100)의 출력 노드 ND1(반전 출력 노드 NXD1)을 구동함으로써, p형 차동 증폭 회로(100)의 제1 차동 트랜지스터쌍의 입력 불감대의 범위의 입력 신호 Vin에 대해서도, 출력 노드 ND1의 전압을 부정 상태로 하지 않게 된다.
VDD-|Vthp|≥Vin≥Vthn+VSS에서는, p형 트랜지스터가 온, n형 트랜지스터가 온으로 된다. 여기서 p형 트랜지스터가 게이트 전압에 따라 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, p형 트랜지스터가 온이라는 것은, 선형 영역 또는 포화 영역인 것을 의미한다. 따라서, p형 차동 증폭 회로(100)는 동작하고(온), n형 차동 증폭 회로(110)도 동작한다(온). 이 경우, 제1 보조 회로(130)의 동작을 온 또는 오프하고, 제2 보조 회로(140)의 동작을 온 또는 오프한다. 즉, p형 차동 증폭 회로(100) 및 n형 차동 증폭 회로(110)가 동작하기 때문에, 출력 노드 ND1, ND2가 부정 상태로 되지 않고, 출력 회로(120)에 의해 출력 신호 Vout를 출력한다. 따라서, 제1 및 제2 보조 회로(130, 140)를 동작시켜도 되고, 동작시키지 않아도 된다. 도 20에서는, 동작을 온시키고 있다.
Vthn+VSS>Vin≥VSS에서는, p형 트랜지스터가 온, n형 트랜지스터가 오프로 된다. 여기서 n형 트랜지스터가 게이트 전압에 따라 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, n형 트랜지스터의 오프란, 컷오프 영역인 것을 의미한다. 따라서, n형 차동 증폭 회로(110)는 동작하지 않고(오프), p형 차동 증폭 회로(100)는 동작한다(온). 따라서 제2 보조 회로(140)의 동작을 온(출력 노드 ND2(제2 출력 노드) 및 반전 출력 노드 NXD2(제2 반전 출력 노드) 중 적어도 한쪽을 구동)하고, 제1 보조 회로(130)의 동작을 오프한다. 이와 같이, n형 차동 증폭 회로(110)가 동작하지 않는 범위에서, 제2 보조 회로(140)에 의해 n형 차동 증폭 회로(110)의 출력 노드 ND2(반전 출력 노드 NXD2)를 구동함으로써, n형 차동 증폭 회로(110)의 제2 차동 트랜지스터쌍의 입력 불감대의 범위의 입력 신호 Vin에 대해서도, 출력 노드 ND2의 전압을 부정 상태로 하지 않게 된다.
이상과 같이 제1 및 제2 보조 회로(130, 140)에 의해, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터 NTO1, PTO1의 게이트 전압을 제어할 수 있게 되어, 입력 신호 Vin이 입력 불감대의 범위인 것에 기인하는 불필요한 관통 전류의 발생을 없앨 수 있다. 또한, 입력 신호 Vin의 입력 불감대를 없앰으로써, p형 트랜지스터의 임계값 전압 Vthp 및 n형 트랜지스터의 임계값 전압 Vthn의 변동을 고려하여 오프셋을 설치할 필요가 없어진다. 그 때문에, 고전위측의 전원 전압 VDD와 저전위측의 전원 전압 VSS 사이의 전압을 진폭으로 하여, 볼티지 팔로워 회로 VF를 설치할 수 있게 되므로, 구동 능력을 저하시키지 않게 동작 전압을 좁게 할 수 있으며, 소비 전력을 더 삭감할 수 있게 된다. 이것은, 승압 회로의 실장이나 제조 프로세스의 저내압화를 의미하며, 저 코스트화를 실현한다.
그리고, 제1 및 제2 보조 회로(130, 140)에 의해 출력 노드 ND1, ND2가 구동되기 때문에, 차동부 DIF의 반응 속도의 고속화를 실현함과 함께, 위상 보상용 컨덴서를 불필요하게 할 수 있게 된다. 또한 출력부 OC의 제1 및 제2 구동 트랜지스터 PTO1, NTO1의 전류 구동 능력을 함께 저하시킴으로써 출력부 OC의 반응 속도의 저속화를 실현할 수 있다.
이하에서는, 본 실시예에서의 볼티지 팔로워 회로 VF의 상세한 구성예에 대하여 설명한다.
도 19에서, p형 차동 증폭 회로(100)는, 제1 전류원 CS1과, 전술한 제1 차동 트랜지스터쌍과, 제1 커런트 미러 회로 CM1을 포함한다. 제1 전류원 CS1의 일단에, 고전위측의 전원 전압 VDD(제1 전원 전압)이 공급된다. 제1 전류원 CS1의 타단에, 전술한 제1 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PT1, PT2의 소스가 접속된다.
제1 커런트 미러 회로 CM1은, 게이트끼리 상호 접속된 n형(제2 도전형)의 제1 트랜지스터쌍을 포함한다. 이 제1 트랜지스터쌍은, n형 트랜지스터 NT1, NT2를 포함한다. n형 트랜지스터 NT1, NT2의 각 트랜지스터의 소스에 저전위측의 전원 전압 VSS(제2 전원 전압)가 공급된다. n형 트랜지스터 NT1의 드레인이 출력 노드 ND1(제1 출력 노드)에 접속된다. n형 트랜지스터 NT2의 드레인이 반전 출력 노드 NXD1(제1 반전 출력 노드)에 접속된다. n형 트랜지스터 NT2(제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 반전 출력 노드 NXD1에 접속되는 트랜지스터)의 드레인 및 게이트가 접속된다.
또한 n형 차동 증폭 회로(110)는, 제2 전류원 CS2와, 전술한 제2 차동 트랜지스터쌍과, 제2 커런트 미러 회로 CM2를 포함한다. 제2 전류원 CS2의 일단에, 저전위측의 전원 전압 VSS(제2 전원 전압)이 공급된다. 제2 전류원 CS2의 타단에, 전술한 제2 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NT3, NT4의 소스가 접속된다.
제2 커런트 미러 회로 CM2는, 게이트끼리 상호 접속된 p형(제1 도전형)의 제2 트랜지스터쌍을 포함한다. 이 제2 트랜지스터쌍은, p형 트랜지스터 PT3, PT4를 포함한다. p형 트랜지스터 PT3, PT4의 각 트랜지스터의 소스에 고전위측의 전원 전압 VDD(제1 전원 전압)이 공급된다. p형 트랜지스터 PT3의 드레인이 출력 노드 ND2(제2 출력 노드)에 접속된다. p형 트랜지스터 PT4의 드레인이 반전 출력 노드 NXD2(제2 반전 출력 노드)에 접속된다. p형 트랜지스터 PT4(제2 트랜지스터쌍을 구성하는 트랜지스터 중 반전 출력 노드 NXD2에 접속되는 트랜지스터)의 드레인 및 게이트가 접속된다.
또한 제1 보조 회로(130)는, p형(제1 도전형)의 제1 및 제2 전류 구동 트랜지스터 PA1, PA2와, 제1 전류 제어 회로(132)를 포함할 수 있다. 제1 및 제2 전류 구동 트랜지스터 PA1, PA2의 각 트랜지스터의 소스에, 고전위측의 전원 전압 VDD(제1 전원 전압)가 공급된다. 제1 전류 구동 트랜지스터 PA1의 드레인은, 출력 노드 ND1(제1 출력 노드)에 접속된다. 제2 전류 구동 트랜지스터 PA2의 드레인은, 반전 출력 노드 NXD1(제1 반전 출력 노드)에 접속된다.
그리고, 제1 전류 제어 회로(132)가, 입력 신호 Vin 및 출력 신호 Vout에 기 초하여 제1 및 제2 전류 구동 트랜지스터 PA1, PA2의 게이트 전압을 제어한다. 더 구체적으로 설명하면, 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호 Vin이 게이트에 공급되는 p형 트랜지스터 PT1의 게이트 소스 사이의 전압(의 절대값)이 해당 트랜지스터의 임계값 전압(의 절대값)보다 작을 때, 제1 전류 제어 회로(132)가, 출력 노드 ND1(제1 출력 노드) 및 반전 출력 노드 NXD1(제1 반전 출력 노드) 중 적어도 한쪽을 구동하도록 제1 및 제2 전류 구동 트랜지스터 PA1, PA2의 게이트 전압을 제어한다.
또한 제2 보조 회로(140)는, n형(제2 도전형)의 제3 및 제4 전류 구동 트랜지스터 NA3, NA4와, 제2 전류 제어 회로(142)를 포함할 수 있다. 제3 및 제4 전류 구동 트랜지스터 NA3, NA4의 각 트랜지스터의 소스에, 저전위측의 전원 전압 VSS(제2 전원 전압)가 공급된다. 제3 전류 구동 트랜지스터 NA3의 드레인은, 출력 노드 ND2(제2 출력 노드)에 접속된다. 제4 전류 구동 트랜지스터 NA4의 드레인은, 반전 출력 노드 NXD2(제2 반전 출력 노드)에 접속된다.
그리고, 제2 전류 제어 회로(142)가, 입력 신호 Vin 및 출력 신호 Vout에 기초하여 제3 및 제4 전류 구동 트랜지스터 NA3, NA4의 게이트 전압을 제어한다. 보다 구체적으로 설명하면, 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호 Vin이 게이트에 공급되는 n형 트랜지스터 NT3의 게이트 소스 사이의 전압의 절대값이 해당 트랜지스터의 임계값 전압의 절대값보다 작을 때, 제2 전류 제어 회로(142)가, 출력 노드 ND2(제2 출력 노드) 및 반전 출력 노드 NXD2(제2 반전 출력 노드) 중 적어도 한쪽을 구동하도록 제3 및 제4 전류 구동 트랜지스터 NA3, NA4의 게이트 전압을 제어한다.
도 19에서, 차동부 DIF의 반응 속도는, 입력 신호 Vin이 변화하고나서, 제1 및 제2 구동 트랜지스터 PTO1, NTO1의 게이트 전압이 변화하여 소정 레벨에까지 달하기까지의 시간에 상당한다. 또한 출력부 OC의 반응 속도는, 제1 및 제2 구동 트랜지스터 PTO1, NTO1의 게이트 전압이 변화하고나서, 출력 신호 Vout가 변화하여 소정 레벨에까지 달하기까지의 시간에 상당한다.
도 21에, 제1 전류 제어 회로(132)의 구성예를 도시한다. 단, 도 19에 도시하는 볼티지 팔로워 회로 VF와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제1 전류 제어 회로(132)는, 제3 전류원 CS3과, n형(제2 도전형)의 제3 차동 트랜지스터쌍과, p형(제1 도전형)의 제5 및 제6 전류 구동 트랜지스터 PS5, PS6을 포함한다.
제3 전류원 CS3의 일단에, 저전위측의 전원 전압 VSS(제2 전원 전압)이 공급된다.
제3 차동 트랜지스터쌍은, n형 트랜지스터 NS5, NS6을 포함한다. n형 트랜지스터 NS5, NS6의 각 트랜지스터의 소스가, 제3 전류원 CS3의 타단에 접속된다. n형 트랜지스터 NS5의 게이트에, 입력 신호 Vin이 공급된다. n형 트랜지스터 NS6의 게이트에, 출력 신호 Vout가 공급된다.
제5 및 제6 전류 구동 트랜지스터 PS5, PS6의 각 트랜지스터의 소스에, 고전위측의 전원 전압 VDD(제1 전원 전압)가 공급된다. 제5 전류 구동 트랜지스터 PS5 의 드레인이, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NS5의 드레인에 접속된다. 제6 전류 구동 트랜지스터 PS6의 드레인이, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NS6의 드레인에 접속된다. 제5 전류 구동 트랜지스터 PS5의 게이트 및 드레인이 접속된다. 제6 전류 구동 트랜지스터 PS6의 게이트 및 드레인이 접속된다.
그리고, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NS5(제3 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그 게이트에 입력 신호 Vin이 공급되는 트랜지스터)의 드레인(혹은 제5 전류 구동 트랜지스터 PS5의 드레인)이, 제2 전류 구동 트랜지스터 PA2의 게이트에 접속된다. 또한, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NS6(제3 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그 게이트에 출력 신호 Vout가 공급되는 트랜지스터)의 드레인(혹은 제6 전류 구동 트랜지스터 PS6의 드레인)이, 제1 전류 구동 트랜지스터 PA1의 게이트에 접속된다.
즉, 제1 및 제6 전류 구동 트랜지스터 PA1, PS6은, 커런트 미러 회로를 구성한다. 마찬가지로, 제2 및 제5 전류 구동 트랜지스터 PA2, PS5는, 커런트 미러 회로를 구성한다.
도 22에, 제2 전류 제어 회로(142)의 구성예를 도시한다. 단, 도 19에 도시하는 볼티지 팔로워 회로 VF와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제2 전류 제어 회로(142)는, 제4 전류원 CS4와, p형(제1 도전형)의 제4 차동 트랜지스터쌍과, n형(제2 도전형)의 제7 및 제8 전류 구동 트랜지스터 NS7, NS8을 포함한다.
제4 전류원 CS4의 일단에, 고전위측의 전원 전압 VDD(제1 전원 전압)가 공급된다.
제4 차동 트랜지스터쌍은, p형 트랜지스터 PS7, PS8을 포함한다. p형 트랜지스터 PS7, PS8의 각 트랜지스터의 소스가, 제4 전류원 CS4의 타단에 접속된다. p형 트랜지스터 PS7의 게이트에, 입력 신호 Vin이 공급된다. p형 트랜지스터 PS8의 게이트에, 출력 신호 Vout가 공급된다.
제7 및 제8 전류 구동 트랜지스터 NS7, NS8의 각 트랜지스터의 소스에, 저전위측의 전원 전압 VSS(제2 전원 전압)가 공급된다. 제7 전류 구동 트랜지스터 NS7의 드레인이, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PS7의 드레인에 접속된다. 제8 전류 구동 트랜지스터 NS8의 드레인이, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PS8의 드레인에 접속된다. 제7 전류 구동 트랜지스터 NS7의 게이트 및 드레인이 접속된다. 제8 전류 구동 트랜지스터 NS8의 게이트 및 드레인이 접속된다.
그리고, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PS7(제4 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그 게이트에 입력 신호 Vin이 공급되는 트랜지스터)의 드레인(혹은 제7 전류 구동 트랜지스터 NS7의 드레인)이, 제4 전류 구동 트랜지스터 NA4의 게이트에 접속된다. 또한, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PS8(제4 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그 게이트에 출력 신호 Vout가 공급되는 트랜지스터)의 드레인(혹은 제8 전류 구동 트랜지스터 NS8의 드레인)이, 제3 전류 구동 트랜지스터 NA3의 게이트에 접속된다.
즉, 제3 및 제8 전류 구동 트랜지스터 NA3, NS8은, 커런트 미러 회로를 구성한다. 마찬가지로, 제4 및 제7 전류 구동 트랜지스터 NA4, NS7은, 커런트 미러 회로를 구성한다.
이어서, 제1 보조 회로(130)가 도 21에 도시하는 제1 전류 제어 회로(132)를 갖고, 제2 보조 회로(140)가 도 22에 도시하는 구성의 제2 전류 제어 회로(142)를 갖는 것으로 하여, 도 19에 도시하는 구성의 볼티지 팔로워 회로 VF의 동작에 대하여 설명한다.
우선, Vthn+VSS≥Vin>VSS일 때, p형 차동 증폭 회로(100)는, p형 트랜지스터 PT1이 온으로 되어 적정한 동작을 행하지만, n형 차동 증폭 회로(110)는, n형 트랜지스터 NT3이 동작하지 않기 때문에, n형 차동 증폭 회로(110)의 각 노드의 전압은 부정으로 된다.
여기서 제2 보조 회로(140)에 주목하면, p형 트랜지스터 PS7이 온하여 임피던스가 작아지기 때문에, 제4 전류 구동 트랜지스터 NA4의 게이트 전압이 오른다. 그 결과, 제4 전류 구동 트랜지스터 NA4의 임피던스가 작아진다. 즉, 제4 전류 구동 트랜지스터 NA4가 반전 출력 노드 NXD2를 구동하여 전류를 인입하고, 반전 출력 노드 NXD2의 전위가 낮게 된다. 그 결과, p형 트랜지스터 PT3의 임피던스가 작아지고, 출력 노드 ND2의 전위가 오른다. 그리고, 출력 회로(120)의 제2 구동 트랜지스터 PTO1의 임피던스가 커지고, 출력 신호 Vout의 전위가 내려간다. 이에 의해, p형 트랜지스터 PS8의 임피던스가 작아지고, 제3 전류 구동 트랜지스터 NA3의 게이트 전압이 상승한다. 따라서, 제3 전류 구동 트랜지스터 NA3의 임피던스가 작아지고, 출력 노드 ND2의 전위가 내려간다.
이렇게 해서, p형 트랜지스터 PT3의 임피던스를 작게 하고 출력 노드 ND2의 전위를 올린 결과가 피드백되어, 제3 전류 구동 트랜지스터 NA3의 임피던스를 작게 하고 출력 노드 ND2의 전위를 내린다. 그 결과, 입력 신호 Vin의 전압과 출력 신호 Vout의 전압이 거의 동등하게 되는 평형 상태로 되어, 제2 구동 트랜지스터 PTO1의 게이트 전압이 최적의 지점에 확정된다.
이어서, VDD≥Vin>VDD-|Vthp|일 때, 전술한 경우와 반대로 동작한다. 즉, n형 차동 증폭 회로(110)는, n형 트랜지스터 NT3이 온으로 되어 적정한 동작을 행하지만, p형 차동 증폭 회로(100)는, p형 트랜지스터 PT1이 동작하지 않기 때문에, p형 차동 증폭 회로(100)의 각 노드의 전압은 부정으로 된다.
여기서 제1 보조 회로(130)에 주목하면, n형 트랜지스터 NS5가 온하여 임피던스가 작아지기 때문에, 제2 전류 구동 트랜지스터 PA2의 게이트 전압이 내려간다. 그 결과, 제2 전류 구동 트랜지스터 PA2의 임피던스가 작아진다. 즉, 제2 전류 구동 트랜지스터 PA2가 반전 출력 노드 NXD1을 구동하여 전류를 공급하여, 반전 출력 노드 NXD1의 전위가 높아진다. 그 결과, n형 트랜지스터 NT2의 임피던스가 작아지고, 출력 노드 ND1의 전위가 내려간다. 그리고, 출력 회로(120)의 제1 구동 트랜지스터 NTO1의 임피던스가 커지고, 출력 신호 Vout의 전위가 오른다. 이에 의해, n형 트랜지스터 NS6의 임피던스가 작아지고, 제1 전류 구동 트랜지스터 PA1의 게이트 전압이 내려간다. 따라서, 제1 전류 구동 트랜지스터 PA1의 임피던스가 작 아지고, 출력 노드 ND1의 전위가 오른다.
이렇게 해서, n형 트랜지스터 NT2의 임피던스를 작게 하여 출력 노드 ND1의 전위를 내린 결과가 피드백되어, 제1 전류 구동 트랜지스터 PA1의 임피던스를 작게 하고 출력 노드 ND1의 전위를 올린다. 그 결과, 입력 신호 Vin의 전압과 출력 신호 Vout의 전압이 거의 동등하게 되는 평형 상태로 되어, 제1 구동 트랜지스터 NTO1의 게이트 전압이 최적의 지점에 확정한다.
또 VDD-|Vthp|≥Vin≥Vthn+VSS 에서는, p형 차동 증폭 회로(100) 및 n형 차동 증폭 회로(110)가 동작하여, 출력 노드 ND1, ND2의 전위가 확정되기 때문에, 제1 및 제2 보조 회로(130, 140)를 동작시키지 않아도, 입력 신호 Vin의 전압과 출력 신호 Vout의 전압이 거의 동등하게 되는 평형 상태로 된다.
도 23에, p형 차동 증폭 회로(100) 및 제1 보조 회로(130)의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시한다. 도 24에, n형 차동 증폭 회로(110) 및 제2 보조 회로(140)의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시한다. 또한 도 25에, 출력 노드 ND1, ND2의 전압 변화에 대한 시뮬레이션 결과를 도시한다.
도 23에서, 노드 SG1은, 제1 전류 구동 트랜지스터 PA1의 게이트이다. 노드 SG2는, 제2 전류 구동 트랜지스터 PA2의 게이트이다. 노드 SG3은, 제1 차동 트랜지스터쌍을 구성하는 p형 트랜지스터 PT1, PT2의 소스이다.
도 24에서, 노드 SG4는, 제4 전류 구동 트랜지스터 NA4의 게이트이다. 노드 SG5는, 제3 전류 구동 트랜지스터 NA3의 게이트이다. 노드 SG6은, 제2 차동 트랜지스터쌍을 구성하는 n형 트랜지스터 NT3, NT4의 소스이다.
도 23∼도 25에 도시한 바와 같이 0.5볼트 부근의 입력 신호 Vin이 입력된 경우에도, 출력 노드 ND1이 부정 상태로 되지 않고, 출력 회로(120)를 구성하는 제1 구동 트랜지스터 NTO1의 게이트 전압을 제어하고 있다.
도 26에, 도 19∼도 21에 도시하는 구성의 볼티지 팔로워 회로 VF를 갖는 임피던스 변환 회로 IPC의 부하 미접속 시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시한다. 여기서는, 동작 온도 T1, T2, T3(T1>T2>T3)의 각 동작 온도마다, 저항 회로 RC의 저항값에 따라, 위상 여유 및 게인이 변화하는 양태를 나타내고 있다. 이와 같이, 임피던스 변환 회로 IPC에서는, 저항 회로 RC의 저항값을 변경함으로써, 부하 미접속 시의 위상 여유를 정할 수 있다.
도 27에, 도 19∼도 21에 도시하는 구성의 볼티지 팔로워 회로 VF를 갖는 임피던스 변환 회로 IPC의 부하 접속 시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시한다. 여기서는, 저항 회로 RC의 저항값을 고정하여, 동작 온도 T1, T2, T3(T1>T2>T3)의 각 동작 온도마다, 부하 LD의 부하 용량에 따라, 위상 여유 및 게인이 변화하는 모습을 나타내고 있다. 이와 같이, 임피던스 변환 회로 IPC에서는, 부하 LD의 부하 용량이 커질수록, 위상 여유가 커진다.
이상 설명한 바와 같이, 본 실시예의 볼티지 팔로워 회로 VF를 갖는 임피던스 변환 회로 IPC에 따르면, 입력 불감대를 없애어, 소위 rail-to-rail에 의해 동작하고, 또한 출력 회로(120)의 관통 전류를 확실하게 억제하는 제어가 가능하게 된다. 이에 의해, 대폭 저소비 전력화를 실현하는 임피던스 변환 회로를 제공할 수 있다. 또한 AB급 동작이 가능하게 되기 때문에, 액정의 인가 전압을 반전시키 는 극성 반전 구동에서, 극성에 상관없이 데이터선을 안정적으로 구동할 수 있게 된다.
그리고, 제1 및 제2 보조 회로(130, 140)에 의해 출력 노드 ND1, ND2가 구동되기 때문에, 차동부 DIF의 반응 속도의 고속화를 실현함과 함께, 위상 보상용 컨덴서를 불필요하게 할 수 있게 된다. 또한 출력부 OC의 제1 및 제2 구동 트랜지스터 PTO1, NTO1의 전류 구동 능력을 모두 저하시킴으로써 출력부 OC의 반응 속도의 저속화를 실현할 수 있다. 이 때문에, 패널 사이즈의 확대에 의해 부하 용량이 상이한 다양한 표시 패널에 대하여, 동일한 임피던스 변환 회로를 이용하여 구동할 수 있다고 하는 효과가 얻어진다.
또한, 출력 신호 Vout를 귀환시키는 볼티지 팔로워 회로에서는, 출력을 안정시키기 위해 발진을 방지시킬 필요가 있고, 차동 증폭 회로와 출력 회로 사이에 위상 보상 용량을 접속하여, 위상 여유를 갖게 하는 것이 일반적으로 행해진다. 이 경우, 볼티지 팔로워 회로의 능력을 나타내는 슬루 레이트 S는, 소비 전류를 I, 위상 보상용 컨덴서의 용량값을 C로 하면, I/C에 비례하는 것이 알려져 있다. 따라서, 볼티지 팔로워 회로의 슬루 레이트를 크게 하기 위해서는, 용량값 C를 작게 하거나, 소비 전류 I를 크게 할 수밖에 없다.
이것에 대하여 본 실시예에서는, 전술된 바와 같이 위상 보상용 컨덴서를 불필요하게 하고 있기 때문에, 전술한 슬루 레이트의 식에 제한되지는 않는다. 따라서, 소비 전류 I를 크게 하지 않고, 슬루 레이트를 크게 할 수 있다.
3.3 전류값의 조정
본 실시예에서의 볼티지 팔로워 회로 VF에서는, p형 차동 증폭 회로(100), n형 차동 증폭 회로(110), 제1 보조 회로(130), 및 제2 보조 회로(140)의 전류원의 동작 시의 전류값을 연구함으로써, 회로의 안정성을 더 향상시킬 수 있다.
도 28에, 본 실시예에서의 볼티지 팔로워 회로 VF의 다른 구성예의 회로도를 도시한다. 도 28에서는, 각 전류원을 트랜지스터로 구성하고 있다. 이 경우, 각 트랜지스터의 게이트 전압을 제어함으로써, 전류원의 쓸데없는 전류 소비를 삭감할 수 있다.
볼티지 팔로워 회로 VF의 안정성을 향상시키기 위해서는, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터 NTO1, PTO1의 드레인 전류를 동일하게 하는 것이 유효하다. 제1 구동 트랜지스터 NTO1의 드레인 전류는, p형 차동 증폭 회로(100)의 제1 전류원 CS1의 동작 시의 전류값 I1과, 제1 보조 회로(130)의 제3 전류원 CS3의 동작 시의 전류값 I3에 의해 정해진다. 제2 구동 트랜지스터 PTO1의 드레인 전류는, n형 차동 증폭 회로(110)의 제2 전류원 CS2의 동작 시의 전류값 I2와, 제2 보조 회로(140)의 제4 전류원 CS4의 동작 시의 전류값 I4에 의해 정해진다.
여기서, 전류값 I1과 전류값 I3이 동일하지 않은 것으로 한다. 예를 들면 전류값 I1을 10, 전류값 I3을 5로 한다. 마찬가지로, 전류값 I2와 전류값 I4가 동일하지 않는 것으로 한다. 예를 들면 전류값 I2를 10, 전류값 I4를 5로 한다.
입력 신호 Vin의 전압이, p형 차동 증폭 회로(100)와 제1 보조 회로(130)가 동작하는 범위의 경우, 제1 구동 트랜지스터 NTO1의 드레인 전류는 예를 들면 15(=I1+I3=10+5)에 상당하는 만큼 흐른다. 마찬가지로, 입력 신호 Vin의 전압이, n형 차동 증폭 회로(110)와 제2 보조 회로(140)가 동작하는 범위의 경우, 제2 구동 트랜지스터 PTO1의 드레인 전류는 예를 들면 15(=I2+I4=10+5)에 상당하는 만큼 흐른다.
이것에 대하여, 예를 들면 입력 신호 Vin의 전압이 낮게 되어 n형 트랜지스터가 동작하지 않게 되면, n형 차동 증폭 회로(110)와 제1 보조 회로(130)가 동작하지 않게 된다. 따라서, 제2 및 제3 전류원 CS2, CS3이 흐르지 않게 된다(I2=0, I3=0). 그 때문에, 제1 구동 트랜지스터 NTO1의 드레인 전류는 예를 들면 10(=I1)에 상당하는 만큼 흐르고, 제2 구동 트랜지스터 PTO1의 드레인 전류는 예를 들면 5(=I4)에 상당하는 만큼 흐른다. 예를 들면 입력 신호 Vin의 전압이 높게 되어 p형 트랜지스터가 동작하지 않게 되는 경우도 마찬가지이다.
이와 같이, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터 NTO1, PTO1의 드레인 전류가 상이하고, 출력 신호 Vout의 상승 또는 하강이 상이하면, 출력이 안정되는 시간이 상이한 것으로 되어, 발진하기 쉽게 된다.
따라서, 본 실시예에서의 볼티지 팔로워 회로 VF에서는, 제1 및 제3 전류원 CS1, CS3의 동작 시의 전류값이 동일하게(I1=I3), 또한 제2 및 제4 전류원 CS2, CS4의 동작 시의 전류값이 동일한 (I2=I4) 것이 바람직하다. 이것은, 제1∼제4 전류원 CS1∼CS4를 구성하는 트랜지스터의 채널 길이 L을 공통으로 하고, 제1 및 제3 전류원 CS1, CS3을 구성하는 트랜지스터의 채널 폭을 동일하게 하고, 또한 제2 및 제4 전류원 CS2, CS4를 구성하는 트랜지스터의 채널 폭을 동일하게 함으로써 실현 할 수 있다.
또한, 제1∼제4 전류원 CS1∼CS4의 각 전류원의 동작 시의 전류값이 동일한 것(I1=I2=I3=I4)이 바람직하다. 이 경우, 설계가 용이하게 되기 때문이다.
또한 제3 및 제4 전류원 CS3, CS4의 동작 시의 전류값 중 적어도 한쪽을 삭감함으로써, 보다 저소비 전력화를 도모할 수 있다. 이 경우, 제1∼제4 전류 구동 트랜지스터 PA1, PA2, NA3, NA4의 각 트랜지스터의 전류 구동 능력을 저하시키지 않고, 제3 및 제4 전류원 CS3, CS4의 동작 시의 전류값 중 적어도 한쪽을 삭감할 필요가 있다.
도 29에, 제4 전류원 CS4의 동작 시의 전류값을 삭감하는 구성예의 설명도를 도시한다. 단, 도 19, 도 22, 도 28와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
도 29에서는, 제4 전류원 CS4의 동작 시의 전류값을 삭감하기 위해, 제3 및 제8 전류 구동 트랜지스터 NA3, NS8이 커런트 미러 회로를 구성하는 것을 이용한다. 제3 전류 구동 트랜지스터 NA3의 채널 길이를 L, 채널 폭을 WA3, 제3 전류 구동 트랜지스터 NA3의 드레인 전류를 INA3으로 하고, 제8 전류 구동 트랜지스터 NS8의 채널 길이를 L, 채널 폭을 WS8, 제8 전류 구동 트랜지스터 NS8의 드레인 전류를 INS8로 한다. 이 때, INA3=(WA3/WS8)×INS8로 나타낼 수 있다. 여기서, (WA3/WS8)은, 제8 전류 구동 트랜지스터 NS8의 전류 구동 능력에 대한 제3 전류 구동 트랜지스터 NA3의 전류 구동 능력의 비를 의미한다. 따라서, (WA3/WS8)을 1보다 크게 함으로 써, 제3 전류 구동 트랜지스터 NA3의 전류 구동 능력을 저하시키지 않고 드레인 전류 INS8을 작게 할 수 있고, 제4 전류원 CS4의 동작 시의 전류값 I4도 작게 할 수 있다.
또한 도 29에서, 제4 및 제7 전류 구동 트랜지스터 NA4, NS7이 커런트 미러 회로를 구성하는 것을 이용해도 된다.
또한 마찬가지로, 제3 전류원 CS3의 동작 시의 전류값을 삭감하는 것이 바람직하다. 이 경우, 제1 및 제6 전류 구동 트랜지스터 PA1, PS6이 커런트 미러 회로를 구성하는 것을 이용하거나, 제2 및 제5 전류 구동 트랜지스터 PA2, PS5가 커런트 미러 회로를 구성하는 것을 이용하기도 한다.
이상과 같이, 제6 전류 구동 트랜지스터 PS6의 전류 구동 능력에 대한 제1 전류 구동 트랜지스터 PA1의 전류 구동 능력의 비, 제5 전류 구동 트랜지스터 PS5의 전류 구동 능력에 대한 제2 전류 구동 트랜지스터 PA2의 전류 구동 능력의 비, 제8 전류 구동 트랜지스터 NS8의 전류 구동 능력에 대한 제3 전류 구동 트랜지스터 NA3의 전류 구동 능력의 비, 및 제7 전류 구동 트랜지스터 NS7의 전류 구동 능력에 대한 제4 전류 구동 트랜지스터 NA4의 전류 구동 능력의 비 중 적어도 하나를, 1보다 크게 한다. 이렇게 함으로써, 제3 및 제4 전류원 CS3, CS4 중 적어도 하나의 동작 시의 전류값을 삭감할 수 있다.
또한, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면 표시 패널로서 액정 표시 패널에 적용하는 경우에 대해 설명했지만, 이것에 한정되는 것은 아니다. 또한 각 트랜지스터를 MOS 트랜지스터로서 설명했지만, 이것에 한정되는 것은 아니다.
또한 볼티지 팔로워 회로, 해당 볼티지 팔로워 회로를 구성하는 p형 차동 증폭 회로, n형 차동 증폭 회로, 출력 회로, 제1 보조 회로, 제2 보조 회로의 구성도, 전술한 실시예에서 설명한 구성에 한정되지 않고, 이들의 균등한 다양한 구성을 채용할 수 있다.
또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 1의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
이상, 본 발명에 따르면, 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 회로 규모의 대폭적인 삭감이나 출력의 고속화를 실현하면서, 또한 전기 광학 장치의 표시 사이즈의 확대화에도 적응할 수 있게 된다.

Claims (11)

  1. 전기 광학 장치의 복수의 소스선을 구동하기 위한 소스 드라이버로서,
    각 임피던스 변환 회로가, 표시 데이터에 대응한 계조 전압에 기초하여 상기 복수의 소스선의 각 소스선을 구동하는 복수의 임피던스 변환 회로와,
    각 파워 세이브 데이터 유지 회로에 파워 세이브 데이터가 유지되는 복수의 파워 세이브 데이터 유지 회로를 포함하며,
    상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로가,
    상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로마다, 또는 1 화소를 구성하는 도트수의 임피던스 변환 회로마다 설치되고,
    상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로가,
    그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작고, 상기 계조 전압에 기초하여 소스선을 구동하는 볼티지 팔로워 회로를 포함하며,
    상기 임피던스 변환 회로에 대응하여 설치된 파워 세이브 데이터 유지 회로에 유지된 파워 세이브 데이터에 기초하여, 상기 임피던스 변환 회로의 볼티지 팔로워 회로의 동작 전류가 정지 또는 제한되는 것을 특징으로 하는 소스 드라이버.
  2. 제1항에 있어서,
    상기 복수의 파워 세이브 데이터 유지 회로는,
    각 파워 세이브 데이터 유지 회로가 직렬로 접속된 시프트 레지스터로서 구성되며,
    각 파워 세이브 데이터 유지 회로에는, 시프트 동작에 의해 파워 세이브 데이터가 순차적으로 취입되는 것을 특징으로 하는 소스 드라이버.
  3. 제1항에 있어서,
    상기 복수의 임피던스 변환 회로의 각 임피던스 변환 회로에 대응한 표시 데이터와 상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로에 대응한 파워 세이브 데이터를 기억하는 표시 데이터 메모리를 포함하며,
    상기 표시 데이터 메모리로부터 상기 파워 세이브 데이터를 판독하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로의 각 파워 세이브 데이터 유지 회로에 설정하는 것을 특징으로 하는 소스 드라이버.
  4. 제2항 또는 제3항에 있어서,
    상기 복수의 임피던스 변환 회로 중에서 지정된 2개의 임피던스 변환 회로에 의해 특정되는 임피던스 변환 회로군의 임피던스 변환 동작을 인에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나 또는 상기 표시 데이터 메모리에 설정하는 것을 특징으로 하는 소스 드라이버.
  5. 제4항에 있어서,
    상기 복수의 임피던스 변환 회로 중 상기 임피던스 변환 회로군을 제외한 임피던스 변환 회로의 볼티지 팔로워 회로의 동작 전류가 정지 또는 제한되는 디스에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나 또는 상기 표시 데이터 메모리에 설정하는 것을 특징으로 하는 소스 드라이버.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 각 임피던스 변환 회로는,
    상기 볼티지 팔로워 회로와 상기 임피던스 변환 회로의 출력 사이에 직렬로 접속된 저항 회로를 더 포함하고,
    상기 볼티지 팔로워 회로가,
    입력 신호 및 상기 볼티지 팔로워 회로의 출력 신호의 차분을 증폭하는 차동부와,
    상기 차동부의 출력에 기초하여 상기 볼티지 팔로워 회로의 출력 신호를 출력하는 출력부를 포함하며,
    상기 저항 회로를 통하여, 상기 소스선을 구동하는 것을 특징으로 하는 소스 드라이버.
  7. 제6항에 있어서,
    상기 차동부의 출력의 슬루 레이트가,
    상기 출력부의 출력의 슬루 레이트와 동일하거나 또는 상기 출력부의 출력의 슬루 레이트보다 큰 것을 특징으로 하는 소스 드라이버.
  8. 복수의 소스선과,
    복수의 게이트선과,
    각 스위칭 소자가 상기 복수의 게이트선 중 하나 및 상기 복수의 소스선 중 하나에 접속되는 복수의 스위칭 소자와,
    상기 복수의 게이트선을 주사하는 게이트 드라이버와,
    상기 복수의 소스선을 구동하는 제1항 내지 제3항 중 어느 한 항의 소스 드라이버를 포함하는 것을 특징으로 하는 전기 광학 장치.
  9. 전기 광학 장치의 복수의 소스선을 구동하기 위한 구동 방법으로서,
    표시 데이터에 대응한 계조 전압에 기초하여 상기 복수의 소스선 중 하나를 구동하는 볼티지 팔로워 회로마다, 또는 1 화소를 구성하는 도트수의 볼티지 팔로워 회로마다 설치된 파워 세이브 데이터 유지 회로에 파워 세이브 데이터를 유지하며,
    상기 볼티지 팔로워 회로에 대응하여 설치된 파워 세이브 데이터 유지 회로에 유지된 파워 세이브 데이터에 기초하여, 상기 볼티지 팔로워 회로의 동작 전류 를 정지 또는 제한하고,
    상기 볼티지 팔로워 회로는,
    그 출력에 부하가 접속되지 않을 때의 위상 여유가 그 출력에 부하가 접속되었을 때의 위상 여유보다 작은 것을 특징으로 하는 구동 방법.
  10. 제9항에 있어서,
    각각이 소스선을 구동하는 복수의 볼티지 팔로워 회로 중에서 지정된 2개의 볼티지 팔로워 회로에 의해 특정되는 볼티지 팔로워 회로군의 동작을 인에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나에 설정하는 것을 특징으로 하는 구동 방법.
  11. 제10항에 있어서,
    각각이 소스선을 구동하는 복수의 볼티지 팔로워 회로 중에서 지정된 2개의 볼티지 팔로워 회로에 의해 특정되는 볼티지 팔로워 회로군의 동작 전류가 정지 또는 제한되는 디스에이블 상태로 설정하기 위한 파워 세이브 데이터를 생성하고, 그 파워 세이브 데이터를 상기 복수의 파워 세이브 데이터 유지 회로 중 적어도 하나에 설정하는 것을 특징으로 하는 구동 방법.
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