KR100326878B1 - 증폭회로 - Google Patents

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Abstract

본 발명은 증폭회로 및 이를 이용한 액정디스플레이 장치에 관한 것으로서, 증폭회로(1)의 신호 입력 단자(IN+, IN-)와 신호 출력 단자(OUT) 사이에 입력 증폭단(2) 및 출력 증폭단(3)을 종속 접속하고, 출력 증폭단(3)의 출력단과 신호 출력 단자(OUT) 사이에 적어도 하나의 저항을 포함하는 저항 회로(4)를 삽입하는 것에 의해 증폭회로(1)의 개방 루프 주파수 특성에 이득이 1이 되는 주파수보다도 주파수가 낮은 제 1 제로점을 형성하여 안정화를 위한 위상 보상 용량을 불필요하게 하거나 대폭 저감할 수 있도록 하여 칩면적을 삭감하고, 또 안정되게 동작하는 증폭회로를 제공하는 것을 특징으로 한다.

Description

증폭회로{AMPLIFICATION CIRCUIT}
본 발명은 예를 들어 소정 기간마다 변화하는 입력신호전압에 따라서 용량성 부하를 구동하는 증폭회로 및 이를 사용한 액정디스플레이 장치, 특히 집적화했을 때 칩면적을 작게 할 수 있는 증폭회로에 관한 것이다.
일반적으로, 액정디스플레이장치는 도 27에 도시한 바와 같이 액정셀(301)이 매트릭스형상으로 배열되고, 화상신호가 공급되는 복수개의 신호선(304)과 복수개의 주사선(305)이 교차하여 설치되어 구성된 액정디스플레이패널(300)과, 화상신호를 신호선(304)에 공급하여 액정디스플레이패널(300)을 구동하기 위한 액정디스플레이 구동회로(302) 및 주사선(305)을 선택적으로 구동하는 주사선 선택회로(303)로 구성된다.
도 28에 종래의 액정디스플레이 구동회로(302)의 구성예를 도시한다. 동 도면에 도시한 바와 같이, 액정디스플레이 구동회로는 영상신호(이하, RGB신호라고 함)를 기억하는 1수평 라인에 필요한 화소수와 동일한 수의 래치(3022), 래치(3022)에 RGB신호를 래치하기 위한 타이밍 펄스를 전송하는 시프트레지스터(3021), 래치(3022)에서 기억된 RGB신호를 1수평 기간의 주기로 추가로 기억하는 래치(3023), 래치(3023)에서 기억된 1수평 라인의 RGB 신호를 아날로그값으로 변환하는 D/A변환기(디지털 아날로그 변환기)(3024), D/A변환기(3024)에서 아날로그로 변환된 RGB신호를 입력하고, 액정디스플레이패널(300)의 신호선(304)을 구동하는 신호선 구동회로(3025)로 구성된다.
아날로그값으로 변환된 RGB 신호전압이 인가된 액정셀(301)은 전압값에 따라서 광의 투과율을 변화시킴으로써, 대응하는 화소의 밝기를 결정하고 있다.
액정셀(301)의 수명을 길게 하기 위해, 액정셀(301)에 인가하는 전압의 극성을 소정 주기로 변화시킬 필요가 있다. 그 방법으로서, 도 29의 (a)에 도시한 바와 같이 액정셀(301)의 개별 전극측에 신호전압(Vdata)으로서 RGB신호전압(VRGB)을 인가하고, 공통전극측에 전압(이하, 공통전압이라고 함)(Vcom)을 인가하는 것으로 했을 때, 도 29의 (b)에 도시한 바와 같이 액정셀(301)의 공통전극측에 인가하는 공통전압(Vcom)을 일정하게 하고, 공통전압(Vcom)을 기준으로 하여 RGB신호전압(VRGB)을 주기적으로 반전시키거나 또는 도 29의 (c)에 도시한 바와 같이 공통전압(Vcom)도 주기적으로 변화시키고, 또 VRGB를 오프셋시켜 반전하는 방법이 알려져 있다.
여기에서, 도 28 중의 신호선 구동회로(3025)는 종래 전압 폴로어(voltage follower) 구성의 증폭회로가 사용되어 왔다. 증폭회로의 이득(A)이 유한하므로, 전압 폴로어 구성에서 생기는 입출력간의 오차는 입력전압의 1/A로 표시된다. 이 오차를 작게 하기 위해, 신호선 구동회로(3025)의 증폭회로로서는 2단 구성인 것이 사용되어 왔다. 구체적으로는 예를 들어 도 30에 도시한 바와 같이 트랜지스터(Mp1,Mp,Mp4) 및 트랜지스터(Mn1,Mn2)에 의한 입력증폭단과, 트랜지스터(Mp3, Mn3)에 의한 출력증폭단과, 위상보상용량(Cf)에 의해 구성되어 있다.
이 구성에서는 부하용량(CL)이 클 때 증폭회로를 저소비전력으로 안정적으로 동작시키기 위해서는 위상보상용량(Cf)을 예를 들어 3∼5pF 정도로 크게 하지 않을 수 없다. 따라서, 이 증폭회로를 예를 들어 300개 포함한 구동회로를 집적화한 경우에, 한 개의 증폭회로 당 3∼5pF의 위상보상용량(Cf)을 필요로 하여, 전체적으로 900∼1500pF의 용량이 필요해지고, 칩면적이 매우 커지는 문제가 있었다.
상술한 바와 같이, 대용량의 용량성 부하에 접속되는 증폭회로에 있어서, 위상보상용량에 의해 증폭회로를 안정화시키는 종래의 수법에서는 복수개의 증폭회로를 집적화할 때 필요하게 되는 위상보상용량의 총합이 매우 커지고, 칩면적이 증대하여 비용이 높아지는 문제가 있었다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해 이루어진 것으로, 안정화를 위한 위상보상용량을 필요로 하지 않거나, 대폭 감소시킬 수 있도록 하여 칩면적을 삭감하고, 또 안정적으로 동작하는 증폭회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 관한 증폭회로의 기본구성을 도시한 도면,
도 2는 도 1의 증폭회로의 등가회로를 도시한 도면,
도 3은 도 1의 증폭회로의 이득 및 위상의 주파수 특성을 도시한 도면,
도 4는 도 1의 증폭회로에서 위상보상용량을 병용하지 않은 경우의 오프셋 검지모드에서의 이득 및 위상주파수 특성의 변화를 도시한 도면,
도 5는 도 1의 증폭회로의 구체예를 도시한 도면,
도 6은 도 5에서 저항회로를 전계효과 트랜지스터의 온저항에서 실현한 예를 도시한 도면,
도 7은 도 6에서 온저항으로서 사용하는 전계효과 트랜지스터를 스위치와 겸용한 예를 도시한 도면,
도 8은 본 발명에 의한 주파수 특성의 개선효과를 설명하기 위한 도면,
도 9는 주파수 특성의 부하용량에 대한 의존성을 도시한 도면,
도 10은 위상보상용량 병용의 효과를 도시한 도면,
도 11은 위상보상용량의 주파수 특성에 대한 영향을 도시한 도면,
도 12는 위상보상용량을 온오프하기 위한 스위치를 부가한 도 1의 변형예,
도 13은 저항성분을 포함한 부하를 도 5에 도시한 증폭회로에 접속한 상태를 도시한 도면,
도 14는 도 13의 주파수 특성을 도시한 도면,
도 15는 도 5의 증폭회로의 과도특성을 도시한 도면,
도 16은 도 5의 증폭회로의 과도특성을 개선한 변형예를 도시한 도면,
도 17은 도 16의 증폭회로의 개선된 과도특성을 도시한 도면,
도 18은 도 16의 증폭회로의 변형예를 도시한 도면,
도 19는 도 16의 증폭회로의 변형예를 도시한 도면,
도 20은 도 16의 증폭회로의 변형예를 도시한 도면,
도 21은 공통전극전압(Vcom)을 일정하게 했을 때의 액정디스플레이 구동회로의 증폭회로에 필요한 기능을 설명하는 도면,
도 22는 본 발명에 관한 입력신호 전압범위가 다른 2입력용 증폭회로를 도시한 도면,
도 23은 도 22의 증폭회로의 동작을 설명하는 도면,
도 24는 도 22의 증폭회로의 변형예를 도시한 도면,
도 25는 도 24의 증폭회로의 동작을 설명하는 도면,
도 26은 도 24의 증폭회로를 적용한 액정디스플레이 구동회로를 도시한 도면,
도 27은 액정디스플레이장치의 구성을 도시한 도면,
도 28은 액정디스플레이 구동회로의 기본구성을 도시한 도면,
도 29는 액정셀의 구동방식을 설명하는 도면,
도 30은 종래의 증폭단이 2단인 증폭회로를 도시한 도면,
도 31은 증폭회로의 입력환산 오프셋을 설명하는 도면 및
도 32는 증폭회로의 입력환산 오프셋 취소 동작을 설명하는 도면이다.
*도면의 주요 부분에 대한 부호의 설명
1: 증폭회로 2: 입력증폭단
3: 출력증폭단 4: 저항회로
300: 액정디스플레이 301: 액정셀
302: 액정디스플레이 구동회로 303: 주사선 선택회로
304: 신호선 305: 주사선
Mp∼: N채널 MOS 트랜지스터 Mn∼: P채널 MOS 트랜지스터
gm∼: 각 증폭단의 트랜스 컨덕턴스 vi: 증폭회로의 입력신호전압
v1: 입력증폭단의 출력전압 v2: 출력증폭단의 출력전압
vo: 증폭회로의 출력신호전압
Vcom: 액정디스플레이의 공통전극의 전압
I∼: 전류원 Vdd: 제 1 전원전위점
Vss: 제 2 전원전위점 Cf: 위상보상용량
C1: 입력증폭단의 출력단자에 붙어 있는 용량성분
CL,CL1,CL2: 부하의 용량성분
R1: 입력증폭단의 출력저항과 출력증폭단의 입력저항의 병렬합성저항
R2: 출력증폭단의 출력저항 Rf∼: 안정화를 위한 저항
RL: 부하의 저항성분 IN+,IN-: 증폭회로의 신호입력단자
OUT: 증폭회로의 신호출력단자
상기 과제를 해결하기 위해 본 발명은 증폭회로의 신호입력단자와 신호출력단자 사이에 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단을 종속 접속하여 구성되어 용량성 부하를 구동하는 증폭회로에 있어서, 출력증폭단의 출력단과 신호출력단자 사이에 삽입된 적어도 하나의 저항을 포함하는 저항회로를 설치한 것을 특징으로 한다.
상기 저항회로를 복수의 저항으로 구성하고, 이 복수의 저항으로부터 선택된 적어도 하나의 저항이 출력증폭단과 신호출력단자 사이에 접속되도록 해도 좋다. 또한, 상기 저항회로를 복수의 저항과 복수의 스위치로 구성하고, 스위치 온·오프에 의해 저항회로의 저항값이 설정되도록 구성해도 좋다. 또한, 저항회로를 전계효과 트랜지스터의 온 저항으로 구성해도 좋다.
본 발명에서는 출력증폭단의 출력단으로부터 입력증폭단의 입력단으로 귀환을 실시하는 귀환경로를 설치하여, 증폭회로를 전압 폴로어 구성으로 해도 좋다.
이와 같이 구성된 증폭회로에서는 개방 루프 주파수 특성에 나타나는 제 2 폴의 주파수가 증폭회로의 이득이 1이 되는 주파수보다 낮고, 상기 개방 루프 주파수 특성에 나타나는 제 1 제로점의 주파수가 증폭회로의 이득이 1이 되는 주파수보다 낮아지도록 하는 것이 바람직하다.
또한, 예를 들어 입력환산 오프셋 전압 모드에서 증폭회로의 신호출력단자와 용량성 부하가 분리되어, 등가적으로 부하용량이 작아진 경우의 안정화를 위해, 출력증폭단의 입출력단 사이에 용량(위상보상용량)를 포함하는 귀환 경로를 갖고 있어도 좋다.
본 발명의 증폭회로에서는 출력증폭단의 출력단과 신호출력단자 사이에 삽입된 저항회로의 저항성분과 용량성 부하의 용량성분에 의해 증폭회로의 개방 루프 주파수 특성에 제 1 제로점이 형성되고, 이 제로점에서 위상이 나아감으로써 출력증폭단에서 폴에 의한 위상의 지연을 보상할 수 있다. 즉, 이득이 1이 될 때의 위상과 -180°차인 위상여유를 크게 할 수 있으므로, 증폭회로의 동작안정화를 위한 위상보상용량을 필요로 하지 않는다. 또한, 위상보상용량을 필요로 하는 경우에도 그 값은 매우 작아서 좋으므로, 위상보상용량을 형성하기 위해 필요했던 칩면적을 삭감할 수 있다.
본 발명의 증폭회로에서는 신호입력단자에 소정 기간마다 변화하는 입력신호전압을 입력시키는 경우, 저항회로와 용량성 부하의 용량성분에 의한 시정수를 상기 소정 기간의 1/5 이하로 하는 것이 바람직하다. 이 경우의 저항회로의 저항값은 예를 들어 50㏀이하가 적당하다.
본 발명의 증폭회로는 신호입력단자에 입력되는 입력신호전압이 소정 극성으로 변화한 것을 검출하여 출력증폭단의 바이어스 전류를 제어하는 수단을 추가로 구비해도 좋다.
본 발명은 입력증폭단이 소정의 공통전압에 대해서 양측 및 음측으로 각각 변화하는 제 1 및 제 2 입력신호를 각각 입력하는 양측 증폭회로 및 음측 증폭회로를 갖는 2입력용 증폭회로에도 적용할 수 있다.
2입력용 증폭회로의 바람직한 태양에 의하면, 양측 증폭회로는 제 1 입력신호를 입력하는 제 1 차동 트랜지스터 쌍, 상기 제 1 차동트랜지스터 쌍의 테일전류를 부여하는 제 1 전류원, 제 1 차동트랜지스터 쌍의 2개의 출력단에 전류입력단 및 전류출력단이 각각 접속된 제 1 커런트미러 및 제 1 차동트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 1 스위치로 구성되고, 음측 증폭회로는 제 2 입력신호를 입력하는 제 2 차동트랜지스터 쌍, 상기 제 2 차동트랜지스터 쌍의 테일전류를 부여하는 제 1 전류원, 제 2 차동트랜지스터 쌍의 2개의 출력단에 전류입력단 및 전류출력단이 각각 접속된 제 2 커런트미러 및 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 2 스위치로 구성되고, 제 1 입력신호가 양측 증폭회로에 입력될 때는 제 1 스위치가 오프상태, 제 2 스위치가 온상태로 각각 제어되며, 제 2 입력신호가 음측 증폭회로에 입력될 때는 제 1 스위치가 온상태, 제 2 스위치가 오프상태로 각각 제어된다.
한편, 출력증폭단은 각각의 드레인 또는 컬렉터가 상기 출력증폭단의 출력단에 공통접속된 상보 트랜지스터 쌍으로 구성되고, 상기 상보 트랜지스터 쌍의 한쪽 게이트 또는 베이스가 양측 증폭회로의 한쪽 출력단에 접속되고, 상기 상보 트랜지스터 쌍의 다른쪽 게이트 또는 베이스가 음측 증폭회로의 한쪽 출력단에 접속된다.
이와 같이 구성되는 2입력용 증폭회로에서는 앞에서와 동일하게 위상보상용량을 필요로 하지 않거나, 또는 매우 소용량인 것으로 가능하게 할 수 있고, 양측 및 음측 증폭회로 중, 입력신호전압이 입력되지 않고 사용되지 않는 쪽의 증폭회로에서의 차동트랜지스터 쌍의 출력단 사이를 스위치로 단락함으로써 출력증폭단의 바이어스전류를 간단하게 설정하는 것이 가능해진다.
또한, 2입력용 증폭회로의 다른 태양으로서 상기의 2입력용 증폭회로의 구성에 더하여, 양측 증폭회로 및 음측 증폭회로에 제 1 및 제 2 전류원을 온·오프시키기 위한 제 3 및 제 4 스위치를 추가하고, 또한 제 1 커런트미러의 제 2 전류출력단을 제 5 스위치를 통하여 제 2 커런트미러의 전류입력단에 접속하고, 제 2 커런트미러의 제 2 전류출력단을 제 6 스위치를 통하여 제 1 커런트미러의 전류입력단에 접속하며, 제 1 입력신호가 양측 증폭회로에 입력될 때는 제 1, 제 4 및 제 6 스위치가 오프상태, 제 2, 제 3 및 제 5 스위치가 온상태로 각각 제어되고, 제 2 입력신호가 음측 증폭회로에 입력될 때는 제 1, 제 4 및 제 6 스위치가 온상태, 제 2, 제 3 및 제 5 스위치가 오프상태로 각각 제어되도록 해도 좋고, 이와 같이 하면 또한 저소비전력화가 가능해진다.
상기와 같이 구성되는 본 발명의 증폭회로는 복수의 화소, 이 각 화소에 화상신호에 따른 신호전압을 선택적으로 부여하기 위한 신호선 및 상기 신호선과 교차하는 주사선이 배열 형성된 액정디스플레이, 신호선을 화상신호에 따라서 구동하는 구동회로 및 주사선을 차례로 선택하는 선택회로를 갖는 액정디스플레이장치에서의 구동회로의 증폭회로로서 유용하다.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
도 1은 본 발명의 한 실시형태에 관한 증폭회로의 기본 구성을 도시한 도면이다. 이 증폭회로(1)는 한쌍의 신호입력단자(IN+,IN-)간에 입력된 차동 입력신호를 증폭하여 신호출력단자(OUT)에서 출력하는 회로이고, 입력증폭단(2)과, 입력증폭단(2)의 출력을 더욱 증폭하는 출력증폭단(3)을 종속 접속하여 구성된다. 그리고, 출력증폭단(3)의 출력단과 증폭회로(1)의 신호출력단(OUT) 사이에 본 발명에 따른 저항회로(4)가 삽입되어 있다.
또한, 필요에 따라서 출력증폭단(3)의 출력단으로부터 입력증폭단(2)의 입력단(신호입력단자(IN-))으로 귀환을 실시하는 귀환회로(5)가 설치된다. 또한, 필요에 따라서 출력증폭단(3)의 입출력단 사이에 미소한 용량값의 위상보상용량(Cf)을 포함하는 귀환회로를 삽입해도 좋다.
다음에, 도 1의 증폭회로(1)의 작용을 설명한다.
도 2는 증폭회로(1)의 등가회로이고, gm1은 입력증폭단(2)의 트랜스컨덕턴스, R1은 입력증폭단(2)의 출력저항과 출력증폭단(3)의 입력저항과의 병렬합성저항, C1은 입력증폭단(2)의 출력단에 부가되는 용량성분, gm2는 출력증폭단(3)의 트랜스컨덕턴스, R2는 출력증폭단(3)의 출력저항, Rf는 저항회로(4)의 저항성분, CL은 부하용량을 각각 나타내고 있다. 또한, vi는 신호입력단자(IN+ 및 IN-)로의 입력신호전압, v1은 입력증폭단(2)의 출력전압, v2는 출력증폭단(3)의 출력전압, vo는 신호출력단자(OUT)로의 출력신호전압을 각각 나타낸다.
여기에서 도 1의 증폭회로(1)에서는 그 개방 루프 주파수 특성에 나타나는 제 2 폴의 주파수가 증폭회로(1)의 이득이 1이 되는 주파수보다 낮아지고, 또한 출력증폭단(3)의 출력단과 신호출력단자(OUT) 사이에 저항회로(4)를 삽입함으로써, 이 개방 루프 주파수 특성에 제 1 제로점을 도입할 수 있다. 즉, 도 2의 등가회로를 사용하여 도출한 vi에서 v2에 대한 전달특성으로부터 증폭회로(1)의 제 1, 제 2 폴 및 제 1 제로점은 이하와 같이 구해진다.
제 1 폴 주파수(rad/sec):1/((R2+Rf)CL)
(단, R2＞＞Rf에서, 근사적으로 1/(R2·CL))
제 2 폴 주파수(rad/sec):1/(R1·C1)
제 1 제로점 주파수(rad/sec):1/(Rf·CL)
도 3의 (a), 도 3의 (b)의 실선으로 저항회로(4)를 설치한 경우의 진폭 및 위상의 개방 루프 주파수 특성을 도시한다. 또한, 비교를 위해 저항회로(4)가 없을 때(Rf=0)의 개방 루프 주파수 특성을 파선으로 도시한다. 도 3에 도시한 바와 같이, 제 1, 제 2 폴에서 지연된 위상을 본 발명에 기초하여 저항회로(4)에 의해 형성되는 제로점에 의해 나아가게 할 수 있고, 위상여유를 개선할 수 있다. 따라서, 증폭회로(1)의 동작안정화를 위해, 종래 필요로 했던 것과 같은 위상보상용량을 필요로 하지 않으므로, 위상보상용량을 형성하기 위해 필요로 했던 칩면적을 삭감하는 것이 가능해진다.
이와 같이 본 발명의 증폭회로에서는 기본적으로는 위상보상용량이 불필요해지지만, 이하와 같이 미소한 위상보상용량(Cf)을 부가해도 좋다. 증폭회로는 일반적으로 입력환산오프셋(Vos)을 갖고 있다. 이 입력환산 오프셋(Vos)은 예를 들어 도31의 (a)에 도시한 바와 같이 오프셋이 없는 증폭회로의 한쪽 입력(여기에서는 비반전입력)으로 입력환산 오프셋(Vos)에 상당하는 전압원이 들어간 형태로 모델화할 수 있다. 도 31의 (b)에 도시한 바와 같이 증폭회로에 부귀환을 실시하여 증폭회로를 전압 폴로어 구성에서 사용하면, 출력신호전압(Vout)은 입력신호전압(Vin)을 입력환산 오프셋(Vos)만큼의 전압만 오프셋한 전압이 출력된다.
상기 입력환산 오프셋(Vos)을 취소하기 위해 종래에는 도 32의 (a)에 도시한 바와 같이 용량(Ch)과 스위치(SW1∼SW3)를 사용하고, 한 번 SW1,SW3를 닫고, SW2를 열어 증폭회로를 전압 폴로어 구성으로 함으로써 용량(Ch)에 입력환산 오프셋(Vos)이 걸리도록 하고(입력환산 오프셋 검지모드), 다음에 도 32의 (b)에 도시한 바와 같이 SW1, SW3을 열고, SW2를 닫아 오프셋 전압(Vos)이 걸린 용량(Ch)이 증폭회로의 다른쪽 입력(반전입력)에 직렬로 들어가도록 접속을 바꿈으로써, 입력환산 오프셋(Vos)을 취소하는 방법을 취하고 있다.
이와 같이 입력환산 오프셋 전압 취소를 위해서는 도 32의 (a)의 오프셋 전압검지를 위한 시간이 필요해지고, 이 시간을 짧게 하기 위해 통상 증폭회로의 신호출력단자와 부하용량(CL)은 스위치(SW4)에 의해 단절되고 있다.
상기 입력환산 오프셋 전압 취소의 수법을 본 발명의 증폭회로에 그대로 적용하면, 도 32의 (a)의 오프셋 전압검지모드에서는 도 1의 증폭회로(1)의 신호출력단자(OUT)가 부하용량(CL)과 절단되므로, 도 4에 도시한 바와 같이 제 1 폴 및 제1 제로점의 주파수가 실선으로 나타나는 상태로부터 주파수가 높은 쪽으로 시프트하는 결과, 위상여유가 감소한다. 그래서, 오프셋 전압검지모드와 같이 실효적인 부하용량(CL)이 작아진 상태에 대응하여 도 1 중에 파선으로 도시한 바와 같이 위상보상용량(Cf)을 병용하면 이와 같은 문제를 피할 수 있고 위상여유를 확보할 수 있다. 이 경우, 위상보상용량(Cf)은 예를 들어 0.5pF라는 작은 값이어도 좋으므로, 칩면적의 증대는 약간으로도 가능하고, 본 발명의 이점은 손상되지 않는다.
다음에, 도 5∼도 20을 참조하여 도 1의 증폭회로의 구체예를 설명한다.
(제 1 구체예)
도 5∼도 7에 도 1의 증폭회로의 구체회로예를 도시한다. 도 5의 증폭회로는 증폭단이 2단 구성이고, 차동 트랜지스터 쌍을 구성하는 트랜지스터(Mp1, Mp2)와 상기 차동 트랜지스터 쌍의 테일 전류를 부여하는 트랜지스터(Mp4)에 의한 전류원, 및 차동 트랜지스터 쌍의 2개의 출력단인 드레인에 전류 입력단 및 전류 출력단이 접속된 트랜지스터(Mn1, Mn2)에 의한 커런트미러로 이루어진 입력 증폭단과, 트랜지스터(Mp3, Mn3)에 의한 상보 트랜지스터 쌍으로 이루어진 출력 증폭단과, 저항회로를 구성하는 저항(Rf)에 의해 구성된다. 또한, Mpx는 P채널 MOS 트랜지스터, Mnx는 N채널 MOS 트랜지스터를 각각 나타낸다(이하 동일).
(제 2 구체예)
도 6은 도 5의 저항(Rf)으로서 트랜지스터(Mpr, Mnr)의 온 저항을 이용한 예이다.
(제 3 구체예)
도 7은 도 31∼도 32에서 설명한 증폭 회로의 입력 환산 오프셋 전압 취소 동작에서 필요한 스위치(SW4)의 기능을 도 6의 트랜지스터(Mpr, Mnr)가 겸하도록 한 예이다.
도 8에 도 5의 증폭회로에 있어서 부하용량(CL)의 값을 150pF으로 했을 때의 이득 및 위상의 주파수 특성의 시뮬레이션 결과를 나타낸다. 저항(Rf)이 없는 경우에 비해 저항(Rf)을 설치함으로써 대폭 위상 여유가 개선되어 있는 것을 알 수 있다.
또한, 상기한 바와 같이 입력 환산 오프셋 전압 검지 모드 등에서 신호출력단자(OUT)가 부하용량(CL)과 절단되고, 등가적으로 부하용량(CL)의 값이 예를 들면 2pF로 작아진 경우, 도 9에 나타내는 바와 같이 얻어지는 위상 여유가 작아진다. 이에 대해서는 예를 들면 0.5pF으로 작은 위상보상용량(Cf)을 병용함으로써 도 10에 나타내는 바와 같이 큰 부하용량에서도 작은 부하용량에서도 모두 큰 위상 여유를 확보할 수 있다.
(제 4 구체예)
도 11에 나타내는 바와 같이, 용량이 작아도 위상보상용량(Cf)의 병용에 의해 대용량 부하일 때는 위상 여유가 약간 적어진다. 도 12는 이 점을 개선하기 위해 위상보상용량(Cf)에 직렬 접속된 스위치(SWC)를 설치함으로써 입력 환산 오프셋전압 검지 모드 등에서 신호출력단자(OUT)가 부하용량(CL)과 절단되고, 등가적으로 부하용량(CL)이 예를 들면 2pF로 작아진 경우에만 스위치(SWC)가 닫히도록 한 예이며, 이것에 의해 본 발명에 의한 본래의 위상 여유를 확보할 수도 있다.
액정디스플레이의 신호선은 상기와 같은 단순한 용량 모델에서 도 13에 나타낸 ·형 모델 등으로 나타내어진다. ·형 모델과 같이 부하에 저항성분(RL)을 포함해도 도 14에 나타낸 시뮬레이션 결과로부터 명확해지는 바와 같이 주파수 특성은 거의 변하지 않는다.
(제 5 구체예)
도 15에 도 5에 나타낸 증폭회로의 출력 증폭단의 출력단(트랜지스터(Mn3 및 Mp3)의 드레인)에서 음측 신호 입력 단자(IN-)로 귀환을 실시한 전압 폴로어 구성으로, 입력 신호 전압으로서 직사각형파를 입력했을 때의 시뮬레이션 결과를 나타낸다. 도 5의 증폭회로에서는 상승 슬루 레이트(slew rate)는 트랜지스터(Mp3)로부터 공급되는 전류와 부하용량값(CL)의 값에 의해 결정되고 있고, 트랜지스터(Mp3)로부터 공급되는 전류가 작기 때문에 충분한 슬루 레이트가 얻어진다.
이 점에 대해서는 증폭회로의 입력신호 전압이 양측으로 변동한 것을 검출하여, 출력 증폭단의 바이어스 전류를 공급하는 트랜지스터(Mp3)의 출력 전류를 증가시킴으로써 상승 슬루 레이트를 개선할 수 있다.
도 16은 이 원리로 상승 슬루 레이트를 개선한 구체적인 예이고,트랜지스터(Mn4, Mp6)에 의해 입력 신호 전압이 양극성으로 변화한 것을 검출하고, 입력 신호 전압이 양극성으로 변동했을 때 트랜지스터(Mp7)를 온시켜, 전류원(1L)으로부터 공급되는 전류를 트랜지스터(Mp3)의 게이트 바이어스 전압을 결정하고 있는 다이오드 접속된 트랜지스터(Mp5)에 흐르게 하고, 트랜지스터(Mp3)의 게이트 바이어스 전압을 크게 하는 구성으로 되어 있다.
도 16의 회로에 대해서 더욱 상세하게 설명하면 트랜지스터(Mp6)는 전류원을 구성하고, 그 게이트는 바이어스 전류 결정용 트랜지스터(Mp5)의 드레인 및 게이트에 접속되어 있다. 트랜지스터(Mp7)는 게이트가 트랜지스터(Mn4 및 Mp6)의 드레인에 접속되고, 소스가 바이어스 전류 결정용 트랜지스터(Mp5)의 드레인 및 게이트에 접속되며, 드레인이 정전류원(IL)에 접속되어 있다.
여기서, 설명을 간단히 하기 위해 트랜지스터(Mn4)와 입력 증폭단(2)의 트랜지스터(Mn1)는 동일 크기, 즉 W/L(W는 MOS트랜지스터의 채널폭, L은 MOS트랜지스터의 채널길이)가 동일하다고 한다. 또, 트랜지스터(Mp6)의 크기 (W/L)Mp6는 입력증폭단(2)의 전류원 트랜지스터(Mp4)의 크기 (W/L)Mp4의 0.6배인 것으로 한다. 신호입력단자(IN+, IN-) 사이에 인가되는 전압이 제로 또는 음일 때, 즉 양측 신호 입력 단자(IN+)의 전압이 음측 신호 입력 단자(IN-)의 전압 보다 낮을 때는 트랜지스터(Mn1)에 트랜지스터(Mp4)로부터 공급되는 전류의 반 이하의 전류가 흐르고, 이 트랜지스터(Mn1)의 전류가 트랜지스터(Mn4)에 의해 카피된다.
여기서, 트랜지스터(Mp6)로부터 공급되는 전류는 트랜지스터(Mp4)로부터 공급되는 전류의 0.6배이고, 이 경우는 트랜지스터(Mn4)에 흐르는 전류 보다 크기 때문에 트랜지스터(Mp6)의 드레인 전압이 높아지고, 트랜지스터(Mp7)는 오프되기 때문에 전류원(IL)으로부터 공급되는 전류는 트랜지스터(Mp5)에 가산되지 않는다.
한편, 신호입력단자(IN+, IN-) 사이에 인가되는 입력 신호 전압이 소정의 양극성의 전압 이상일 때, 즉 양측 신호 입력 단자(IN+)의 전압이 음측 신호 입력 단자(IN-)의 전압 보다 소정값 이상 높을 때는 트랜지스터(Mn1)에 트랜지스터(Mp4)로부터 공급되는 전류의 0.6배 보다 큰 전류가 흐르고, 이 트랜지스터(Mn1)의 전류가 트랜지스터(Mn4)에 의해 카피된다.
여기서, 트랜지스터(Mp6)로부터 공급되는 전류는 트랜지스터(Mp4)로부터 공급되는 전류의 0.6배이고, 이 경우는 트랜지스터(Mn4)에 흐르는 전류 보다 작기 때문에 트랜지스터(Mp6)의 드레인 전압이 낮아지고, 트랜지스터(Mp7)는 온이 된다. 이것에 의해 전류원(IL)으로부터 공급되는 전류는 트랜지스터(Mp7)를 통하여 바이어스 전류 결정용 트랜지스터(Mp5)에 가산되기 때문에 트랜지스터(Mp5)의 게이트·소스간 전압은 커지고, 트랜지스터(Mp3)로부터 공급되는 전류도 커진다.
이와 같이 하여 입력 신호 전압이 양극성으로 변화할 때 출력 증폭단(3)의 트랜지스터(Mp3)로부터 공급되는 전류가 커지도록 제어할 수 있기 때문에 상승 슬루 레이트를 개선할 수 있다.
도 17에, 도 16에 나타낸 상승 슬루 레이트를 개선한 증폭회로에 있어서, 출력 증폭단의 출력(Mn3 및 Mp3의 드레인)으로부터 음측 신호 입력단자(IN-)에 귀환을 실시한 전압 폴로어 구성에서 입력 신호 전압으로 직사각형파를 입력했을 때의시뮬레이션 결과를 나타낸다. 여기서, v2는 출력 증폭단(2)의 출력 전압(Mp3 및 Mn3의 드레인 전압), vo는 신호출력단자(OUT)의 전압이다. 하강 특성과 같은 정도까지 상승 특성이 개선되어 있는 것을 알 수 있다.
저항(Rf)과 부하용량(CL)은 저역통과필터(이하, LPF라고 함)를 구성하고 있기 때문에 그 시정수 τ(=Rf·CL)에 의해 vo는 v2에 비해 늦어진다.
통상, 저항과 용량에 의해 형성되는 LPF에서는 시정수의 5배 정도의 시간이 세틀링에 필요하기 때문에 본 발명의 증폭회로를 예를 들면 소정 기간마다 신호전압이 변화하는 액정디스플레이 구동 회로에 적용할 때는 시정수(τ)를 소정 주기의 1/5 이하가 되도록 하면 좋다.
이와 같이 함으로써 도 17에 나타내는 바와 같이 입력 증폭단(2)의 출력 전압(v2)에 대한 신호출력단자(OUT)의 전압(vo)의 지연 시간을 작게 하여 소정의 세틀링 특성을 만족시킬 수 있다. 구체적으로는, 예를 들면 액정디스플레이 구동회로에서의 신호전압의 구동 주기는 대략 20㎲이기 때문에 부하용량(CL)으로서 50㎊∼100㎊ 정도를 상정한 경우, 저항(Rf)의 값을 50㏀ 이하로 하면 좋다.
액정디스플레이의 신호선은 디스플레이의 크기나 신호선의 재질에 의해서도 변하기 때문에 이에 따라서 저항(Rf)을 가장 적절한 값으로 선택하는 것이 바람직하다. 도 18∼도 20에 저항(Rf)을 가장 적절한 값으로 하기 위한 구체예를 나타낸다.
(제 6 구체예)
도 18은 출력 증폭단의 출력단(트랜지스터(Mn3, Mp3)의 드레인)과 신호출력단자(OUT) 사이에 저항값이 다른 복수의 저항(Rf10, Rf11, Rf12, …)을 스위치(SW10, SW11, SW12, …)를 통하여 병렬로 설치하고, 스위치(SW10, SW11, SW12, …)의 개폐를 제어함으로써 저항(Rf)의 값을 선택하도록 한 예이다.
또한, 도 18에 있어서 저항(Rf10, Rf11, Rf12, …)의 저항값을 동일하게 하고, 스위치(SW10, SW11, SW12, …)의 개폐에 의한 저항의 병렬 접속수를 변경함으로써 저항(Rf)의 값을 선택하도록 해도 좋다.
(제 7 구체예)
도 19는 출력 증폭단의 출력단(트랜지스터(Mn3, Mp3)의 드레인)과 신호출력단자(OUT)사이에 저항값이 다른 복수의 저항(Rf10, Rf11, Rf12, …)을 직렬로 설치하고, 또한 각 저항(Rf10, Rf11, Rf12, …)에 스위치(SW10, SW11, SW12, …)를 병렬로 설치하고, 스위치(SW10, SW11, SW12, …)의 개폐를 제어함으로써 저항(Rf)의 값을 결정하도록 한 예이다.
또한, 도 19에 있어서 저항(Rf10, Rf11, Rf12, …)의 저항값을 동일하게 하고, 스위치(SW10, SW11, SW12, …)의 개폐에 의한 저항의 직렬 접속수를 변경함으로써 저항(Rf)의 값을 선택하도록 해도 좋다.
(제 8 구체예)
도 20은 증폭회로를 집적회로화할 때 미리 복수의 저항(Rf10, Rf11, Rf12,…)을 칩상에 형성해두고, 액정디스플레이 패널에 따라서 저항값(Rf)이 최적이 되도록 이 저항(Rf10, Rf11, Rf12, …) 중의 하나 또는 복수의 저항을 금속배선의 레이어만 변경함으로써 실현하도록 한 예이다.
(액정디스플레이 구동회로용 증폭회로에 대해서)
도 21에 액정디스플레이 구동회로용 증폭회로의 기능을 나타낸다. 도 29에서 설명한 액정셀의 공통 전극측에 인가하는 공통전압(Vcom)을 일정 전압으로 하고, 이 전압(Vcom)을 기준으로 하여 신호전압(VRGB)을 주기적으로 반전시키는 경우, 액정디스플레이 구동회로는 도 21에 나타내는 바와 같이 입력되는 RGB신호를 Vcom보다 양측 전압으로 디지털-아날로그 변환하는 양측 D/A 변환기, Vcom보다 음측 전압으로 디지털-아날로그 변환하는 음측 D/A 변환기 및 이 양측 및 음측 D/A 변환기의 출력 전압을 증폭하기 위한 입력의 전압 변화 범위가 다른 2입력용 증폭회로가 필요해진다. 또한, 이 2입력용 증폭회로는 그 기능으로서 한쪽 D/A 변환기의 출력을 입력하여 증폭할 때는 다른쪽 D/A 변환기의 출력을 입력하는 증폭회로가 오프로 되어 있는 것이 요구된다.
(제 9 구체예)
도 22는 상기한 입력신호 전압 범위가 다른 2입력용 증폭회로에 본 발명을 적용한 예이다. 이 2입력용 증폭회로는 증폭단이 2단 구성이고, 입력 증폭단은 공통전압(Vcom)에 대해 양측 입력 신호 전압 범위를 갖는 양측 증폭회로, 공통전압(Vcom)에 대해 음측 입력신호 전압범위를 갖는 음측 증폭회로 및 양측 및 음측 중 어느 D/A 변환기의 출력을 입력할지를 선택하는 선택신호(POL)에 의해 양측 및 음측 증폭회로의 동작을 선택하기 위한 제 1 및 제 2 스위치(SW20, SW21)로 구성된다.
양측 증폭회로는 트랜지스터(Mn1, Mn2)에 의해 구성되는 제 1 차동 트랜지스터 쌍, 제 1 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원(Ib1), 및 제 1 차동 트랜지스터 쌍의 2개의 출력단(트랜지스터(Mn1, Mn2)의 드레인)에 전류 입력단 및 전류 출력단이 각각 접속된 트랜지스터(Mp4, Mp5)로 이루어진 제 1 커런트미러에 의해 구성된다. 음측 증폭회로는 마찬가지로 트랜지스터(Mp1, Mp2)에 의해 구성되는 제 2 차동트랜지스터 쌍, 제 2 차동 트랜지스터 쌍의 테일전류를 부여하는 제 2 전류원(Ib1), 및 제 2 차동 트랜지스터 한쌍의 2개의 출력단(트랜지스터(Mp1, Mp2)의 드레인)에 전류 입력단 및 전류 출력단이 각각 접속된 트랜지스터(Mn4, Mn5)로 이루어진 제 2 커런트미러에 의해 구성된다.
제 1 스위치(SW20)는 제 1 차동 트랜지스터 쌍의 2개의 출력단 사이에 접속되고, 제 2 스위치(SW21)는 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 접속되어 있다.
또한, 출력 증폭단은 트랜지스터(Mp3, Mn3)에 의해 구성되고, 저항회로는 저항(Rf)에 의해 구성된다.
도 22에 나타내는 2입력용 증폭회로의 동작을 설명하기 위해 우선 음측 증폭회로에 음측 D/A 변환기의 출력을 입력하는 경우를 생각한다. 이 때, 선택신호(POL)에는 "0"이 주어지고, 스위치(SW20)는 온, 스위치(SW21)는 오프 상태에 있다. 양측 D/A 변환기의 출력 전압은 부정(不正)이지만, 공통전압(Vcom) 보다 높기 때문에 트랜지스터(Mn1)의 게이트전압, 즉 증폭회로의 출력 증폭단의 출력 전압이 Vcom보다 낮아도 트랜지스터(Mn2)는 온상태로 된다. 또한, 스위치(SW20)는 온이기 때문에 트랜지스터(Mp5)도 다이오드 접속으로 되어 있다.
전류원(Ib1)으로부터 공급되는 전류는 트랜지스터(Mn2, Mn1)의 한쪽 또는 양쪽을 통하여 다이오드 접속된 트랜지스터(Mp4, Mp5)에 흐르고, 트랜지스터(Mp4, Mp5)의 크기(W/L)Mp4,5의 2배인 크기와 트랜지스터(Mp3)의 크기(W/L)Mp3의 비에 따라서 발생한 전류가 출력 증폭단의 바이어스 전류로서 트랜지스터(Mp3)로부터 공급된다.
즉, 음측 D/A 변환기의 출력을 입력하는 경우는 도 23에 나타내는 접속상태로 동작하게 된다. 이것은 출력 증폭단(3)의 바이어스전류를 부여하는 방식이 다른 것 이외에는 도 5에 나타낸 회로 접속과 완전히 동일하고, 도 5∼도 7에서 설명한 바와 같이 위상보상용량을 필요로 하지 않아 저항(Rf)에 의해 안정 동작을 실현할 수 있는 것은 명확하다.
따라서, 위상 보상 용량에서 필요로 했던 칩 면적을 삭감할 수 있기 때문에 비용을 줄일 수 있다.
양측 D/A 변환기의 출력을 입력하는 경우는 완전히 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가 역이 되는 것만 다르고 기본적인 동작은 음측 D/A 변환기의 출력을 입력하는 경우와 동일하다.
또한, 이와 같이 사용하고 있지 않는 증폭회로의 차동 트랜지스터 쌍의 출력 사이를 스위치로 단락함으로써 출력 증폭단의 바이어스 전류를 간단하게 설정할 수 있다는 효과도 있다.
(제 9 구체예)
도 24는 도 22의 변형예이고, 양측 증폭회로의 제 1 커런트미러에 트랜지스터(Mp4)의 전류를 참조하여 적절하게 출력 증폭단의 바이어스 전류를 부여하기 위한 전류를 발생하는 트랜지스터(Mp6)가 추가되고, 음측 증폭회로의 제 2 커런트미러에 트랜지스터(Mn4)의 전류를 참조하여 적절하게 출력 증폭단의 바이어스 전류를 부여하기 위한 전류를 발생하는 트랜지스터(Mn6)가 추가되어 있다.
또한, 양측 증폭회로 및 음측 증폭회로의 전류원(Ib1, Ib2)의 온·오프를 제어하기 위한 제 3, 제 4 스위치(SW22, SW23)와, 제 1 커런트미러의 제 2 전류출력단인 트랜지스터(Mp6)의 드레인과 제 2 커런트미러의 전류 입력단 사이에 삽입된 제 5 스위치(SW24)와, 제 2 커런트미러의 제 2 전류 출력단인 트랜지스터(Mn6)의 드레인과 제 1 커런트미러의 전류 입력단 사이에 삽입된 제 6 스위치(SW26)가 추가되어 있다. 추가된 스위치(SW22∼SW26)도 스위치(SW20, SW21)와 마찬가지로 선택신호(POL)에 의해 제어된다.
또한, 출력 증폭단은 트랜지스터(Mp3, Mn3)에 의해 구성되고, 저항회로는 저항(Rf)에 의해 구성된다.
도 24에 나타내는 2입력용 증폭회로의 동작을 설명하기 위해 우선 음측 증폭회로에 음측 D/A 변환기의 출력을 입력하는 경우를 생각한다. 이 때, 선택신호(POL)에는 "0"이 주어지고, 스위치(SW20, SW23, SW25)는 온, 스위치(SW21, SW22, SW24)는 오프 상태에 있다. 스위치(SW22)가 오프인 것에 의해 전류원(Ib1)에서 공급되는 전류는 트랜지스터(Mn1, Mn2)에는 흐르지 않아 양측 증폭회로를 구성하는 차동 입력 트랜지스터(Mn1, Mn2)가 오프상태로 된다. 또한, 스위치(SW23)는 온이기 때문에 전류원(Ib2)으로부터 공급되는 전류는 트랜지스터(Mp1, Mp2)에 흘러 음측 증폭회로는 동작한다.
여기서, 트랜지스터(Mn6)는 트랜지스터(Mn4)에 흐르는 전류를 참조한 전류를 발생시키고, 온으로 되어 있는 스위치(SW25)를 통하여 마찬가지로 온으로 되어 있는 스위치(SW20)에 의해 다이오드 접속된 트랜지스터(Mp5, Mp4)에 흐르고, 트랜지스터(Mp4, Mp5)의 크기 (W/L)Mp4,5의 2배인 크기와 트랜지스터(Mp3)의 크기 (W/L)Mp3의 비에 따라서 발생한 전류가 출력 증폭단의 바이어스 전류로서 트랜지스터(Mp3)로부터 공급된다. 결국, 음측 D/A변환기의 출력을 입력하는 경우, 도 25에 나타내는 접속상태로 동작하게 된다.
즉, 도 25의 접속상태로 증폭회로가 정상상태가 되었을 때, 바꿔말하면 음측 증폭회로의 양음 입력 신호 전압이 밸런스되었을 때는 음측 증폭회로의전류원(Ib2)으로부터의 바이어스전류의 1/2인 전류가 트랜지스터(Mn4, Mn6)의 크기 (W/L)의 비 (W/L)Mp4/(W/L)Mp6에 따라서 발생하고, 이것이 Mp4, Mp5의 크기 (W/L)Mp4,5의 2배인 크기와 트랜지스터(Mp3)의 크기 (W/L)Mp3의 비에 따라서 증폭된 전류가 출력 증폭단의 바이어스전류로서 트랜지스터(Mp3)로부터 공급되는 것 이외에 도 5에 나타낸 회로 접속과 완전히 동일하고, 도 5∼도 7에서 설명한 바와 같이 저항(Rf)에 의해 안정동작을 실현할 수 있는 것이 명확하다.
또한, 음측 증폭회로의 양측 입력이 음측 입력 보다 커지는 것과 같은 과도 상태에 있어서는 전류원(Ib2)으로부터의 바이어스전류가 모두 트랜지스터(Mp1)를 통하여 트랜지스터(Mn4)에 흐르게 되기 때문에 트랜지스터(Mp3)로부터 공급되는 출력 증폭단의 바이어스전류를 정상상태일 때의 2배로 할 수 있다. 이것에 의해 트랜지스터(Mp3)와 부하용량으로 결정된 상승 특성을 정상상태에서의 소비전력을 올리지 않고 2배로 개선할 수 있다.
또한, 음측 증폭회로의 양입력이 음입력 보다 작아지는 것과 같은 과도 상태에 있어서는 전류원(Ib2)으로부터의 바이어스전류가 모두 트랜지스터(Mp2)에 흐르고, 트랜지스터(Mn4)에 흐르지 않게 된다. 그 결과, 트랜지스터(Mp3)로부터 공급되는 출력 증폭단의 바이어스 전류는 제로로 되고, 트랜지스터(Mp3)로부터 트랜지스터(Mn3)에 흐르는 관통 전류를 삭감하여 저소비전력화를 도모할 수 있다.
양측 D/A 변환기의 출력을 입력하는 경우는 완전히 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가 역으로 되는 것만 다르고 기본적인 동작은 음측 D/A 변환기의 출력을 입력하는 경우와 동일하다.
이와 같이 저항(Rf)을 설치함으로써 위상보상용량을 필요로 하지 않고 증폭회로의 안정동작을 실현할 수 있으며, 칩면적을 삭감할 수 있을 뿐만 아니라 상승이나 하강의 과도 특성을 정상상태에서의 소비전력을 증대하지 않고 2배로 할 수 있다.
(액정디스플레이 회로로의 적용예에 대해서)
도 26은 도 27에 나타내는 액정디스플레이 장치에 이용하는 액정디스플레이 구동회로에 본 발명의 증폭회로를 이용한 구성도이다. 도 26에 나타내는 바와 같이 디스플레이 구동회로는 RGB신호를 기억하는 1수평라인에 필요한 화소수와 같은 수의 래치(2022)와, RGB를 래치하는 타이밍펄스를 전송하는 시프트레지스터(2021)와, 래치(2022)에서 기억된 RGB신호를 1수평기간의 주기로 추가로 기억하는 래치(2023)와, 래치(2023)에서 기억된 1수평라인의 RGB신호를 아날로그값으로 변환하는 D/A변환기(2024)와, D/A 변환기(2024)에서 아날로그전압으로 변환된 RGB신호를 입력하고, 액정디스플레이 패널의 신호선 및 액정셀을 구동하기 위한 구동회로(2024)에 의해 구성된다.
증폭회로(2025)는 이 예에서는 도 22에 나타낸 본 발명에 기초한 제 9 구체예의 회로이다. 도 22에서 설명한 바와 같이, 증폭회로(2025)에서는 동작안정화를 위하여 특별히 위상보상용량을 필요로 하지 않는다. 종래기술에서 설명한 바와 같이, 종래의 증폭회로에서는 1개당 3∼5pF정도의 위상보상용량을 필요로 하고 있으며, 집적화된 구동회로는 1칩당 300개 정도의 증폭회로를 포함하기 때문에 1칩당 900∼1500pF의 용량이 필요했다.
이에 대해, 본 발명에서는 이 900∼1500pF라는 용량이 불필요하게 되거나 또는 대폭 삭감할 수 있기 때문에 칩 면적을 효과적으로 삭감 가능하게 하고, 이것에 의해 IC칩의 저감, 나아가서는 액정디스플레이 장치의 비용을 저감할 수 있다.
도 26에서는 도 22에 나타낸 구체예의 증폭회로를 구동회로(2025)에 적용한 예에 대해서 설명했지만 다른 구체예의 증폭회로를 구동회로(2025)에 이용해도 좋은 것은 물론이다.
또한, 이상의 실시형태에서는 MOS 트랜지스터로 구성한 증폭회로에 대해서 설명했지만 각 트랜지스터를 바이폴라 트랜지스터로 바꿔 증폭회로를 구성할 수도 있다. 그 경우는 게이트를 베이스로, 소스를 에미터로, 드레인을 컬렉터로 각각 치환하고, 또 W/L를 에미터 면적으로 치환하여 생각하면 좋다.
이상 설명한 바와 같이, 본 발명에 의하면 적어도 입력 증폭단과 출력 증폭단을 갖는 증폭회로에 있어서, 출력 증폭단의 출력단과 증폭회로의 신호출력단자 사이에 저항회로를 삽입함으로써 종래의 증폭회로에서 안정화를 위해 필수였던 위상보상용량을 불필요하게 하거나 또는 대폭 저감할 수 있기 때문에 집적화했을 때 칩면적을 삭감하여 비용을 저감시키고, 또 안정하게 동작하는 증폭회로를 싼가격에 제공할 수 있다.
또한, 본 발명의 증폭회로를 집적화한 액정디스플레이 구동회로에 적용함으로써 액정디스플레이 장치의 비용도 저감할 수 있다.

Claims (17)

  1. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 적어도 하나의 저항을 포함하는 저항회로를 갖고,
    상기 증폭회로의 개방 루프 주파수특성에 나타나는 제 2 폴의 주파수가 상기 증폭회로의 이득이 1이 되는 주파수보다 낮고, 상기 개방 루프 주파수 특성에 나타나는 제 1 제로점의 주파수가 상기 증폭회로의 이득이 1이 되는 주파수 보다 낮은 것을 특징으로 하는 증폭회로.
  2. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 적어도 하나의 저항을 포함하는 저항회로를 갖고,
    상기 증폭회로는 상기 출력증폭단의 입출력단 사이에 용량을 포함하는 귀환경로를 갖는 것을 특징으로 하는 증폭회로.
  3. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 적어도 하나의 저항을 포함하는 저항회로를 갖고,
    상기 증폭회로는 상기 신호입력단자에 소정의 기간 마다 변화하는 입력신호전압을 입력하는 것으로서, 상기 저항회로와 상기 용량성 부하의 용량성분에 의한 시정수가 상기 소정 기간의 1/5 이하이고, 또한 상기 저항회로의 저항값은 3㏀∼50㏀인 것을 특징으로 하는 증폭회로.
  4. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 저항회로는 전계효과 트랜지스터의 온 저항에 의해 구성되는 것을 특징으로 하는 증폭회로.
  5. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 증폭회로는 상기 신호입력단자에 입력되는 입력 신호 전압이 소정의 극성으로 변화한 것을 검출하여 상기 출력증폭단의 바이어스 전류를 제어하는 수단을 추가로 갖는 것을 특징으로 하는 증폭회로.
  6. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 입력 증폭단은 소정의 공통 전압에 대하여 양측 및 음측으로 각각 변화하는 제 1 및 제 2 입력신호를 각각 입력하는 양측 증폭회로 및 음측 증폭회로를 갖고,
    상기 양측 증폭회로는 상기 제 1 입력신호를 입력하는 제 1 차동 트랜지스터 쌍, 상기 제 1 차동 트랜지스터 쌍의 테일전류를 부여하는 제 1 전류원, 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 전류 출력단이 각각 접속된 제 1 커런트미러, 및 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 1 스위치로 구성되고,
    상기 음측 증폭회로는 상기 제 2 입력신호를 입력하는 제 2 차동 트랜지스터 쌍, 상기 제 2 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 전류 출력단이 각각 접속된 제 2 커런트미러, 및 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 2 스위치로 구성되고,
    상기 제 1 입력신호가 상기 양측 증폭회로에 입력될 때는 상기 제 1 스위치가 오프상태, 상기 제 2 스위치가 온상태로 각각 제어되고, 상기 제 2 입력신호가 상기 음측 증폭회로에 입력될 때는 상기 제 1 스위치가 온상태, 상기 제 2 스위치가 오프상태로 각각 제어되며,
    상기 출력 증폭단은 각각의 드레인 또는 컬렉터가 상기 출력 증폭단의 출력단에 공통 접속된 상보 트랜지스터 쌍에 의해 구성되고, 상기 상보 트랜지스터 쌍의 한쪽 게이트 또는 베이스가 상기 양측 증폭회로의 한쪽 출력단에 접속되고, 상기 상보 트랜지스터 쌍의 다른쪽 게이트 또는 베이스가 상기 음측 증폭회로의 한쪽 출력단에 접속되는 것을 특징으로 하는 증폭회로.
  7. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 입력 증폭단은 소정의 공통 전압에 대하여 양측 및 음측으로 각각 변화하는 제 1 및 제 2 입력신호를 각각 입력하는 양측 증폭회로 및 음측 증폭회로를 갖고,
    상기 양측 증폭회로는 상기 제 1 입력신호를 입력하는 제 1 차동 트랜지스터 쌍, 상기 제 1 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 제 1 전류 출력단이 각각 접속된 제 1 커런트미러, 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 1 스위치, 및 상기 제 1 전류원을 온·오프시키는 제 3 스위치로 구성되고,
    상기 음측 증폭회로는 상기 제 2 입력신호를 입력하는 제 2 차동 트랜지스터 쌍, 상기 제 2 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 제 1 전류 출력단이 각각 접속된 제 2 커런트미러, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 2 스위치, 및 상기 제 2 전류원을 온·오프시키는 제 4 스위치로 구성되고,
    또, 상기 제 1 커런트미러의 제 2 전류 출력단이 제 5 스위치를 통하여 상기제 2 커런트미러의 전류 입력단에 접속되고, 상기 제 2 커런트미러의 제 2 전류 출력단이 제 6 스위치를 통하여 상기 제 1 커런트미러의 전류 입력단에 접속되어 있으며,
    상기 제 1 입력신호가 상기 양측 증폭회로에 입력될 때는 상기 제 1, 제 4 및 제 6 스위치가 오프상태, 상기 제 2, 제 3 및 제 5 스위치가 온상태로 각각 제어되고, 상기 제 2 입력신호가 상기 음측 증폭회로에 입력될 때는 상기 제 1, 제 4 및 제 6 스위치가 온상태, 상기 제 2, 제 3 및 제 5 스위치가 오프상태로 각각 제어되고,
    상기 출력 증폭단은 각각의 드레인 또는 컬렉터가 상기 출력 증폭단의 출력단에 공통 접속된 상보 트랜지스터 쌍에 의해 구성되고, 상기 상보 트랜지스터 쌍의 한쪽 게이트 또는 베이스가 상기 양측 증폭회로의 한쪽 출력단에 접속되고, 상기 상보 트랜지스터 쌍의 다른쪽 게이트 또는 베이스가 상기 음측 증폭회로의 한쪽 출력단에 접속되는 것을 특징으로 하는 증폭회로.
  8. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 복수의 저항을 포함하는 저항회로를 갖고, 상기 저항회로는 상기 복수의 저항으로부터 선택된 적어도 하나의 상기 출력증폭단과 상기신호출력단자 사이에 접속되어 있고, 상기 증폭회로의 개방 루프 주파수특성에 나타나는 제 2 폴의 주파수가 상기 증폭회로의 이득이 1이 되는 주파수보다 낮고, 상기 개방 루프 주파수특성에 나타나는 제 1 제로점의 주파수가 상기 증폭회로의 이득이 1이 되는 주파수보다 낮은 것을 특징으로 하는 증폭회로.
  9. 제 8 항에 있어서,
    상기 저항회로는 복수의 저항과 복수의 스위치로 이루어지고, 상기 스위치의 온·오프에 의해 상기 저항회로의 저항값이 설정되는 것을 특징으로 하는 증폭회로.
  10. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 복수의 저항을 포함하는 저항회로를 갖고,
    상기 저항회로는 상기 복수의 저항으로부터 선택된 적어도 하나의 상기 출력증폭단과 상기 신호출력단자 사이에 접속되어 있고, 상기 증폭회로는 상기 출력증폭단의 입출력단 사이에 용량을 포함하는 귀환 경로를 갖는 것을 특징으로 하는 증폭회로.
  11. 제 10 항에 있어서,
    상기 저항회로는 복수의 저항과 복수의 스위치로 이루어지고, 상기 스위치의 온·오프에 의해 상기 저항회로의 저항값이 설정되는 것을 특징으로 하는 증폭회로.
  12. 복수의 용량성 부하를 구동하는 증폭장치를 복수개 집적화하여 구성하여 이루어진 증폭회로에 있어서,
    상기 증폭회로의 신호입력단자와 신호출력단자 사이에 종속접속된 적어도 입력증폭단 및 출력증폭단을 갖는 복수의 증폭단과, 상기 출력증폭단의 출력단과 상기 신호출력단자 사이에 삽입된 복수의 저항을 포함하는 저항회로를 갖고,
    상기 저항회로는 상기 복수의 저항으로부터 선택된 적어도 하나의 상기 출력증폭단과 상기 신호출력단자 사이에 접속되어 있고, 상기 증폭회로는 상기 신호입력단자에 소정 기간 마다 변화하는 입력신호전압을 입력하는 것으로서, 상기 저항회로와 상기 용량성 부하의 용량성분에 의한 시정수가 상기 소정 기간의 1/5 이하이고, 또한 상기 저항회로의 저항값은 3㏀∼50㏀인 것을 특징으로 하는 증폭회로.
  13. 제 12 항에 있어서,
    상기 저항회로는 복수의 저항과 복수의 스위치로 이루어지고, 상기 스위치의 온·오프에 의해 상기 저항회로의 저항값이 설정되는 것을 특징으로 하는 증폭회로.
  14. 제 8 항, 제 10 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 저항회로는 전계효과 트랜지스터의 온 저항에 의해 구성되는 것을 특징으로 하는 증폭회로.
  15. 제 8 항, 제 10 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 증폭회로는 상기 신호입력단자에 입력되는 입력신호전압이 소정 극성으로 변화한 것을 검출하여 상기 출력증폭단의 바이어스 전류를 제어하는 수단을 추가로 갖는 것을 특징으로 하는 증폭회로.
  16. 제 8 항, 제 10 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 입력 증폭단은 소정의 공통 전압에 대하여 양측 및 음측으로 각각 변화하는 제 1 및 제 2 입력신호를 각각 입력하는 양측 증폭회로 및 음측 증폭회로를 갖고,
    상기 양측 증폭회로는 상기 제 1 입력신호를 입력하는 제 1 차동 트랜지스터 쌍, 상기 제 1 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 전류 출력단이 각각 접속된 제 1 커런트미러, 및 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 1 스위치로 구성되고,
    상기 음측 증폭회로는 상기 제 2 입력신호를 입력하는 제 2 차동 트랜지스터쌍, 상기 제 2 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 전류 출력단이 각각 접속된 제 2 커런트미러, 및 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 2 스위치로 구성되고,
    상기 제 1 입력신호가 상기 양측 증폭회로에 입력될 때는 상기 제 1 스위치가 오프상태, 상기 제 2 스위치가 온상태로 각각 제어되고, 상기 제 2 입력신호가 상기 음측 증폭회로에 입력될 때는 상기 제 1 스위치가 온상태, 상기 제 2 스위치가 오프상태로 각각 제어되며,
    상기 출력 증폭단은 각각의 드레인 또는 컬렉터가 상기 출력 증폭단의 출력단에 공통 접속된 상보 트랜지스터 쌍에 의해 구성되고, 상기 상보 트랜지스터 쌍의 한쪽 게이트 또는 베이스가 상기 양측 증폭회로의 한쪽 출력단에 접속되고, 상기 상보 트랜지스터 쌍의 다른쪽 게이트 또는 베이스가 상기 음측 증폭회로의 한쪽 출력단에 접속되는 것을 특징으로 하는 증폭회로.
  17. 제 8 항, 제 10 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 입력 증폭단은 소정의 공통 전압에 대하여 양측 및 음측으로 각각 변화하는 제 1 및 제 2 입력신호를 각각 입력하는 양측 증폭회로 및 음측 증폭회로를 갖고,
    상기 양측 증폭회로는 상기 제 1 입력신호를 입력하는 제 1 차동 트랜지스터 쌍, 상기 제 1 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제1 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 제 1 전류 출력단이 각각 접속된 제 1 커런트미러, 상기 제 1 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 1 스위치, 및 상기 제 1 전류원을 온·오프시키는 제 3 스위치로 구성되고,
    상기 음측 증폭회로는 상기 제 2 입력신호를 입력하는 제 2 차동 트랜지스터 쌍, 상기 제 2 차동 트랜지스터 쌍의 테일 전류를 부여하는 제 1 전류원, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단에 전류 입력단 및 제 1 전류 출력단이 각각 접속된 제 2 커런트미러, 상기 제 2 차동 트랜지스터 쌍의 2개의 출력단 사이에 설치된 제 2 스위치, 및 상기 제 2 전류원을 온·오프시키는 제 4 스위치로 구성되고,
    또, 상기 제 1 커런트미러의 제 2 전류 출력단이 제 5 스위치를 통하여 상기 제 2 커런트미러의 전류 입력단에 접속되고, 상기 제 2 커런트미러의 제 2 전류 출력단이 제 6 스위치를 통하여 상기 제 1 커런트미러의 전류 입력단에 접속되어 있고,
    상기 제 1 입력신호가 상기 양측 증폭회로에 입력될 때는 상기 제 1, 제 4 및 제 6 스위치가 오프상태, 상기 제 2, 제 3 및 제 5 스위치가 온상태로 각각 제어되고, 상기 제 2 입력신호가 상기 음측 증폭회로에 입력될 때는 상기 제 1, 제 4 및 제 6 스위치가 온상태, 상기 제 2, 제 3 및 제 5 스위치가 오프상태로 각각 제어되고, 상기 출력 증폭단은 각각의 드레인 또는 컬렉터가 상기 출력 증폭단의 출력단에 공통 접속된 상보 트랜지스터 쌍에 의해 구성되고, 상기 상보 트랜지스터쌍의 한쪽 게이트 또는 베이스가 상기 양측 증폭회로의 한쪽 출력단에 접속되고, 상기 상보 트랜지스터 쌍의 다른쪽 게이트 또는 베이스가 상기 음측 증폭회로의 한쪽 출력단에 접속되는 것을 특징으로 하는 증폭회로.
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326878B1 (ko) * 1997-08-05 2002-05-09 니시무로 타이죠 증폭회로
JP3595153B2 (ja) 1998-03-03 2004-12-02 株式会社 日立ディスプレイズ 液晶表示装置および映像信号線駆動手段
JP4190706B2 (ja) * 2000-07-03 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
WO2002044797A1 (en) * 2000-11-30 2002-06-06 Thomson Licensing S.A. Method and apparatus for uniform brightness in displays
JP3800050B2 (ja) * 2001-08-09 2006-07-19 日本電気株式会社 表示装置の駆動回路
US7376205B1 (en) * 2001-11-20 2008-05-20 Xilinx, Inc. Device and method for compensation of transmission line distortion
US6885247B2 (en) * 2001-12-07 2005-04-26 Stmicroelectronics, Inc. Current amplifier
JP3707680B2 (ja) * 2002-01-25 2005-10-19 松下電器産業株式会社 駆動電圧制御装置
DE10303427A1 (de) * 2002-02-06 2003-10-16 Nec Corp Tokio Tokyo Verstärker-Schaltung, Treiber-Schaltung für ein Anzeigegerät , tragbares Telefon und tragbares elektronisches Gerät
JP4102088B2 (ja) * 2002-03-27 2008-06-18 松下電器産業株式会社 階調制御用出力回路
JP4103468B2 (ja) * 2002-06-28 2008-06-18 日本電気株式会社 差動回路と増幅回路及び該増幅回路を用いた表示装置
KR100486254B1 (ko) * 2002-08-20 2005-05-03 삼성전자주식회사 액정 표시 장치를 저 전력으로 구동하는 회로 및 그 방법
JP3698261B2 (ja) * 2002-09-19 2005-09-21 セイコーエプソン株式会社 半導体集積回路
KR100557501B1 (ko) * 2003-06-30 2006-03-07 엘지.필립스 엘시디 주식회사 아날로그 버퍼 및 그 구동방법
US7280092B2 (en) * 2003-08-22 2007-10-09 Avago Technologies General Ip Pte Ltd Driver circuit and method for driving an electrical device with a controlled slew rate
US7429972B2 (en) * 2003-09-10 2008-09-30 Samsung Electronics Co., Ltd. High slew-rate amplifier circuit for TFT-LCD system
JP4328596B2 (ja) * 2003-10-27 2009-09-09 日本電気株式会社 差動増幅器
CN1938953A (zh) * 2004-03-29 2007-03-28 罗姆股份有限公司 D/a转换器电路，有机电致发光驱动电路和有机电致发光显示设备
JP4371006B2 (ja) * 2004-08-17 2009-11-25 セイコーエプソン株式会社 ソースドライバ及び電気光学装置
TWI291683B (en) * 2004-09-03 2007-12-21 Himax Tech Ltd Output equipment and its driver
JP4082398B2 (ja) * 2004-09-07 2008-04-30 セイコーエプソン株式会社 ソースドライバ、電気光学装置、電子機器及び駆動方法
US7402984B1 (en) * 2005-03-09 2008-07-22 National Semiconductor Corporation Oscillation sensor for linear regulation circuit
KR100697287B1 (ko) * 2005-07-14 2007-03-20 삼성전자주식회사 소스 드라이버 및 소스 드라이버의 구동 방법
JP4838550B2 (ja) * 2005-08-09 2011-12-14 ラピスセミコンダクタ株式会社 表示駆動回路
JP5041393B2 (ja) * 2005-08-16 2012-10-03 株式会社ジャパンディスプレイウェスト 表示装置
KR100773088B1 (ko) * 2005-10-05 2007-11-02 한국과학기술원 전류 귀환을 이용한 ａｍｏｌｅｄ 구동회로
JP4964461B2 (ja) * 2005-12-13 2012-06-27 ティーピーオー、ホンコン、ホールディング、リミテッド 表示装置及びその容量性負荷の駆動回路
JPWO2008023487A1 (ja) * 2006-08-23 2010-01-07 日本電気株式会社 ゲートバイアス回路
EP2056450B1 (en) * 2006-08-25 2013-01-23 Sharp Kabushiki Kaisha Amplifier circuit and display device having the same
JP2008092106A (ja) * 2006-09-29 2008-04-17 Nec Electronics Corp 差動増幅回路
JP4237219B2 (ja) * 2006-11-10 2009-03-11 Ｎｅｃエレクトロニクス株式会社 データ受信回路とデータドライバ及び表示装置
TWI367473B (en) * 2007-07-11 2012-07-01 Novatek Microelectronics Corp Source driver with charge sharing
US7928721B2 (en) * 2007-07-26 2011-04-19 Fluke Corporation Method and apparatus for amplifying a signal and test device using same
CN101398583B (zh) * 2007-09-27 2010-11-10 北京京东方光电科技有限公司 液晶显示器驱动集成电路的驱动方法
US20090096491A1 (en) * 2007-10-15 2009-04-16 Seiko Epson Corporation Driver circuit, data driver, integrated circuit device, and electronic instrument
JP4466735B2 (ja) * 2007-12-28 2010-05-26 ソニー株式会社 信号線駆動回路および表示装置、並びに電子機器
JP2009162936A (ja) * 2007-12-28 2009-07-23 Rohm Co Ltd ソースドライバ回路
US8344808B2 (en) 2008-03-31 2013-01-01 Javelin Semiconductor, Inc. Non-linear capacitance compensation
US8787850B2 (en) 2008-03-31 2014-07-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Compensating for non-linear capacitance effects in a power amplifier
KR101492875B1 (ko) * 2008-07-07 2015-02-12 삼성전자주식회사 감마 전압 컨트롤러, 이를 포함하는 계조 전압 제너레이터및 디스플레이 디바이스
US8368673B2 (en) * 2008-09-30 2013-02-05 Himax Technologies Limited Output buffer and source driver using the same
US8212757B2 (en) * 2009-02-08 2012-07-03 Himax Technologies Limited Amplifier and source driver utilizing the amplifier
JP2011008028A (ja) * 2009-06-25 2011-01-13 Sony Corp 信号線駆動回路および表示装置、並びに電子機器
US20120007901A1 (en) * 2010-07-07 2012-01-12 Himax Display, Inc. Pixel circuitry of display device
JP5848912B2 (ja) 2010-08-16 2016-01-27 株式会社半導体エネルギー研究所 液晶表示装置の制御回路、液晶表示装置、及び当該液晶表示装置を具備する電子機器
US8929844B2 (en) * 2010-08-30 2015-01-06 Broadcom Corporation Variable gain control transformer and RF transmitter utilizing same
EP2616388A4 (en) 2010-09-18 2014-08-13 Fairchild Semiconductor HERMETIC ENCLOSURE FOR MICROELECTROMECHANICAL SYSTEMS
CN103238075B (zh) 2010-09-18 2015-11-25 快捷半导体公司 具有单质量块的微机械三轴加速计
US9352961B2 (en) 2010-09-18 2016-05-31 Fairchild Semiconductor Corporation Flexure bearing to reduce quadrature for resonating micromachined devices
WO2012037538A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 6-axis inertial sensor
WO2012040211A2 (en) 2010-09-20 2012-03-29 Fairchild Semiconductor Corporation Microelectromechanical pressure sensor including reference capacitor
JP5814539B2 (ja) * 2010-11-17 2015-11-17 キヤノン株式会社 撮像装置
US8978475B2 (en) 2012-02-01 2015-03-17 Fairchild Semiconductor Corporation MEMS proof mass with split z-axis portions
US8810311B2 (en) * 2012-03-14 2014-08-19 Texas Instruments Incorporated Auto-zeroed amplifier with low input leakage
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
KR102058489B1 (ko) * 2012-04-05 2019-12-23 페어차일드 세미컨덕터 코포레이션 멤스 장치 프론트 엔드 전하 증폭기
EP2647952B1 (en) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Mems device automatic-gain control loop for mechanical amplitude drive
EP2647955B8 (en) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation MEMS device quadrature phase shift cancellation
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
DE102013014881B4 (de) 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
US9644963B2 (en) 2013-03-15 2017-05-09 Fairchild Semiconductor Corporation Apparatus and methods for PLL-based gyroscope gain control, quadrature cancellation and demodulation
KR102101182B1 (ko) * 2013-12-23 2020-04-16 엘지디스플레이 주식회사 유기 발광 표시 장치
US9835647B2 (en) 2014-03-18 2017-12-05 Fairchild Semiconductor Corporation Apparatus and method for extending analog front end sense range of a high-Q MEMS sensor
US9768774B2 (en) * 2014-06-30 2017-09-19 Fujitsu Limited Impedance matching driver
CN107749273B (zh) * 2017-11-07 2019-10-15 京东方科技集团股份有限公司 电信号检测模组、驱动方法、像素电路和显示装置
JP7238269B2 (ja) * 2018-05-11 2023-03-14 オムロン株式会社 信号処理回路
US10715358B1 (en) * 2018-11-29 2020-07-14 Xilinx, Inc. Circuit for and method of receiving signals in an integrated circuit device
US10796665B1 (en) * 2019-05-07 2020-10-06 Novatek Microelectronics Corp. Control apparatus for driving display panel and method thereof
US11196397B2 (en) * 2019-12-31 2021-12-07 Novatek Microelectronics Corp. Current integrator for OLED panel
TWI726697B (zh) * 2020-04-27 2021-05-01 茂達電子股份有限公司 高速驅動發光元件的發光驅動器
US11539382B1 (en) * 2021-10-19 2022-12-27 Psemi Corporation Supporting wideband inputs on RF receivers
CN115019711A (zh) * 2021-11-03 2022-09-06 荣耀终端有限公司 放大电路、显示屏及终端设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835489A (en) * 1987-02-13 1989-05-30 National Semiconductor Corporation Single-ended, feed-forward gain stage
JPS6454803A (en) 1987-08-26 1989-03-02 Hitachi Medical Corp Measurement circuit for making x-ray ct device into ic
US5283477A (en) * 1989-08-31 1994-02-01 Sharp Kabushiki Kaisha Common driver circuit
JPH04130807A (ja) 1990-09-21 1992-05-01 Hitachi Ltd Ｍｏｓ増幅回路
US5381034A (en) * 1992-04-27 1995-01-10 Dallas Semiconductor Corporation SCSI terminator
US5315266A (en) * 1992-06-19 1994-05-24 National Semiconductor Corporation Amplifier having improved capacitive drive capability
US5739803A (en) * 1994-01-24 1998-04-14 Arithmos, Inc. Electronic system for driving liquid crystal displays
JPH0998073A (ja) 1995-09-29 1997-04-08 Nec Corp 半導体装置
US5854574A (en) * 1996-04-26 1998-12-29 Analog Devices, Inc. Reference buffer with multiple gain stages for large, controlled effective transconductance
JP3435292B2 (ja) * 1996-08-29 2003-08-11 富士通株式会社 オペアンプ回路
US5850139A (en) * 1997-02-28 1998-12-15 Stmicroelectronics, Inc. Load pole stabilized voltage regulator circuit
US5900783A (en) * 1997-08-04 1999-05-04 Tritech Microelectronics, Ltd. Low voltage class AB output stage CMOS operational amplifiers
KR100326878B1 (ko) * 1997-08-05 2002-05-09 니시무로 타이죠 증폭회로

Also Published As

Publication number Publication date
US6664941B2 (en) 2003-12-16
KR19990023418A (ko) 1999-03-25
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US20020180685A1 (en) 2002-12-05

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