KR100767581B1 - 차동형 오피 앰프 - Google Patents

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Abstract

본 발명은 왜곡률 열화를 억제하여, 소비 전력을 저감시키는 것을 목적으로 한다. 제1 및 제2 입력 전압에 따른 제1 및 제2 출력 전압을 출력하는 차동형 오피 앰프로서, 상기 제1 및 제2 입력 전압에 따라서 동작하는 차동 회로와, 상기 제1 및 제2 출력 전압의 중간 전압을 소정의 기준 전압으로 하기 위한 제어 전압을 생성하는 제어 전압 생성 회로와, 상기 차동 회로와 직렬로 접속되며, 상기 제어 전압에 따른 가변 전류를 생성하는 가변 전류 생성 회로와, 상기 가변 전류 생성 회로와 병렬로 접속되며, 정전류를 생성하는 정전류 생성 회로를 구비하고, 상기 가변 전류 및 상기 정전류에 의해 상기 중간 전압이 상기 기준 전압으로 되도록 제어된다.
차동 회로, 제어 전압 생성 회로, N형 MOSFET, P형 MOSFET, 차동 증폭 회로

Description

차동형 오피 앰프{DIFFERENTIAL TYPE OPERATIONAL AMPLIFIER}
도 1은 본 발명의 차동형 오피 앰프의 개략적인 구성을 도시하는 도면．
도 2는 차동 증폭 회로의 구성예를 도시하는 도면.
도 3은 N형 MOSFET의 구성예를 도시하는 도면.
도 4는 동상 전압 생성 회로의 구성예를 도시하는 도면．
도 5는 제어 전압 생성 회로의 구성예를 도시하는 도면．
도 6은 바이어스 회로의 구성예를 도시하는 도면.
도 7은 오피 앰프를 이용한 적분기의 구성예를 도시하는 도면．
도 8은 적분기의 동작을 도시하는 타이밍차트.
도 9는 차동형 오피 앰프의 일반적인 구성을 도시하는 도면．
도 10은 N형 MOSFET의 일반적인 구성예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 차동형 오피 앰프
11 : 차동 증폭 회로
12 : 동상 전압 생성 회로
13 : 제어 전압 생성 회로
14 : 바이어스 회로
21∼28 : P형 MOSFET
29∼34 : N형 MOSFET
41, 42 : 저항
43, 44 : 캐패시터
51∼54 : P형 MOSFET
55∼58 : N형 MOSFET
61 : 정전류원
62∼68 : N형 MOSFET
69∼73 : P형 MOSFET
80 : 적분기
81∼84 : 캐패시터
SW1∼SW8 : 스위치 회로
[특허 문헌 1] 일본 특개평 7-86850호 공보
본 발명은, 차동형 오피 앰프에 관한 것이다.
노이즈 내성을 높인 오피 앰프로서, 차동형 오피 앰프가 일반적으로 이용되고 있다(예를 들면, 특허 문헌 1). 도 9는, 차동형 오피 앰프의 일반적인 구성을 도시하는 도면이다. 차동형 오피 앰프(100)는, P형 MOSFET(101∼108), N형 MOSFET(109∼112), 및 커먼 모드 피드백 회로(CMFB 회로)(115)를 포함해서 구성되어 있다.
P형 MOSFET(101∼103)의 게이트에는, 바이어스 전압 VB3이 인가되고, P형 MOSFET(104∼106)의 게이트에는, 바이어스 전압 VB2가 인가되어, 차동형 오피 앰프(100)에서의 전류원을 구성하고 있다. 또한, P형 MOSFET(104, 106)와 직렬로 접속되는 N형 MOSFET(109, 110)의 게이트에는, 바이어스 전압 VB1이 인가되어 있다.
그리고, P형 MOSFET(104)와 N형 MOSFET(109) 사이의 전위가, 차동 출력의 한쪽인 출력 전압 VOUTP로 되어 있고, P형 MOSFET(106)와 N형 MOSFET(11O) 사이의 전위가, 차동 출력의 다른쪽인 출력 전압 V0UTN으로 되어 있다.
P형 MOSFET(102, 105)와 직렬로 접속되는 P형 MOSFET(107, 108)는, 차동 회로를 구성하고 있다. 그리고, P형 MOSFET(107)의 게이트에는, 차동 입력의 한쪽인 입력 전압 VINP가 인가되고, P형 MOSFET(108)의 게이트에는, 차동 입력의 다른쪽인 입력 전압 VINN이 인가되어 있다. 즉, 차동 입력 VINP, VINN에 따라서, 차동 출력 VOUTP, VOUTN이 변화되는 구성으로 되어 있다.
그리고, N형 MOSFET(111, 112)는, P형 MOSFET(107, 108) 및 N형 MOSFET(109, 110)와 직렬로 접속되어 있고, 게이트에는 커먼 모드 피드백 회로(115)로부터 출력되는 제어 전압 VBC가 인가되어 있다.
커먼 모드 피드백 회로(115)는, 오피 앰프(100)의 출력 전압 VOUTP, VOUTN의 동상 전압(중간 전압) VC가 기준 전압 COMVREF로 되도록, 제어 전압 VBC를 제어해 서 출력한다. 즉, 동상 전압 VC가 기준 전압 COMVREF보다 높은 경우에는, 제어 전압 VBC가 높아진다. 제어 전압 VBC가 높아지면, N형 MOSFET(111, 112)의 드레인 전류가 증가하기 때문에, 출력 전압 VOUTP, VOUTN이 낮아지고, 동상 전압 VBC도 낮아진다. 반대로, 동상 전압 VC가 기준 전압 COMVREF보다 낮은 경우에는, 제어 전압 VBC가 낮아진다. 제어 전압 VBC가 낮아지면, N형 MOSFET(111, 112)의 드레인 전류가 감소하기 때문에, 출력 전압 VOUTP, VOUTN이 높아지고, 동상 전압 VBC도 높아진다.
이와 같이, 오피 앰프(100)에서는, N형 MOSFET(111, 112)의 게이트에 인가되는 전압 VBC를 제어함으로써, 출력 전압 VOUTP, VOUTN의 동상 전압 VC가 소정의 기준 전압 COMVREF로 되도록 제어되어 있다.
또한, 오피 앰프(100)에서는, 1/f 노이즈를 저감시키기 위해서, N형 MOSFET(111, 112)의 게이트 용량을 크게 하는 것이 일반적으로 행하여지고 있다. 도 10은, N형 MOSFET(111)의 일반적인 구성예를 도시하는 도면이다. N형 MOSFET(111)는, 게이트 용량을 크게 하기 위해, 도면에 도시하는 바와 같이, 임의의 사이즈의 N형 MOSFET(111a∼111j)를 예를 들면 10개 병렬로 접속한 구성으로 할 수 있다. 또한, N형 MOSFET(112)에 대해서도, N형 MOSFET(111)와 마찬가지의 구성으로 되어 있다.
그런데, 오피 앰프(100)에 입력되는 입력 전압 VINP, VINN의 진폭이 큰 경우, 출력 전압 VOUTP, VOUTN의 변동도 커져, 동상 전압 VC의 흔들림이 커진다. 동 상 전압 VC의 흔들림이 크면, 제어 전압 VBC의 변동 폭이 커진다. 그리고, 제어 전압 VBC의 변동 폭이 커지면, N형 MOSFET(111, 112)의 드레인 전류의 변화량이 증대하여, 오피 앰프(100)에서의 전류 변화량이 커진다. 그 때문에, 입력 전압 VINP, VINN의 진폭이 큰 경우에는, 오피 앰프의 왜곡률이 열화되게 된다.
또한, N형 MOSFET(111, 112)의 게이트 용량이 크기 때문에, 커먼 모드 피드백 회로(115)를 안정 동작시키기 위해서는, 커먼 모드 피드백 회로(115)에서의 전류량을 크게 할 필요가 있어, 오피 앰프(100)의 소비 전류가 증대하게 된다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 왜곡률 열화를 억제하여, 소비 전력을 저감시킬 수 있는 차동형 오피 앰프를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 차동형 오피 앰프는, 제1 및 제2 입력 전압에 따른 제1 및 제2 출력 전압을 출력하는 차동형 오피 앰프로서, 상기 제1 및 제2 입력 전압에 따라서 동작하는 차동 회로와, 상기 제1 및 제2 출력 전압의 중간 전압을 소정의 기준 전압으로 하기 위한 제어 전압을 생성하는 제어 전압 생성 회로와, 상기 차동 회로와 직렬로 접속되며, 상기 제어 전압에 따른 가변 전류를 생성하는 가변 전류 생성 회로와, 상기 가변 전류 생성 회로와 병렬로 접속되며, 정전류를 생성하는 정전류 생성 회로를 구비하고, 상기 가변 전류 및 상기 정전류에 의해 상기 중간 전압이 상기 기준 전압으로 되도록 제어되는 것으로 한다.
또한, 상기 차동 회로는, 제어 전극에 상기 제1 입력 전압이 인가되는 제1 트랜지스터와, 제어 전극에 상기 제2 입력 전압이 인가되는 제2 트랜지스터를 갖 고, 상기 가변 전류 생성 회로는, 상기 제1 트랜지스터와 직렬로 접속되며, 제어 전극에 상기 제어 전압이 인가되는 제3 트랜지스터와, 상기 제2 트랜지스터와 직렬로 접속되며, 제어 전극에 상기 제어 전압이 인가되는 제4 트랜지스터를 갖고, 상기 정전류 생성 회로는, 상기 제3 트랜지스터와 병렬로 접속되며, 제어 전극에 소정의 정전압이 인가되는 제5 트랜지스터와, 상기 제4 트랜지스터와 병렬로 접속되며, 제어 전극에 상기 정전압이 인가되는 제6 트랜지스터를 갖는 것으로 할 수 있다.
또한, 상기 가변 전류 생성 회로의 전류 구동 능력이, 상기 정전류 생성 회로의 전류 구동 능력보다 작은 것으로 해도 된다.
그리고, 상기 정전류 생성 회로는, 소정 사이즈의 트랜지스터를 제1 개수만큼 병렬로 접속되어 이루어지며, 상기 가변 전류 생성 회로는, 상기 트랜지스터를 상기 제1 개수 이하의 제2 개수만큼 병렬로 접속되어 이루어지는 것으로 할 수 있다.
<실시예>
== 차동형 오피 앰프 ==
도 1은, 본 발명의 차동형 오피 앰프의 개략적인 구성을 도시하는 도면이다. 차동형 오피 앰프(1)는, 차동 증폭 회로(11), 동상 전압 생성 회로(12), 제어 전압 생성 회로(13), 및 바이어스 회로(14)를 구비하고 있다.
차동 증폭 회로(11)는, 차동 입력 VINP(제1 입력 전압), VINN(제2 입력 전압)에 따른 차동 출력 VOUTP(제1 출력 전압), VOUTN(제2 출력 전압)을 출력한다. 동상 전압 생성 회로(12) 및 제어 전압 생성 회로(13)는, 차동 출력 VOUTP, VOUTN의 동상 전압(중간 전압)이 소정의 기준 전압으로 되도록 제어하는 커먼 모드 피드백 회로이다. 동상 전압 생성 회로(12)는, 차동 출력 VOUTP, VOUTN의 동상 전압 VC를 생성하여 출력한다. 제어 전압 생성 회로(13)는, 동상 전압 VC와 소정의 기준 전압 COMVREF를 비교하고, 동상 전압 VC가 기준 전압 COMVREF로 되도록, 제어 전압 VC를 제어하여 차동 증폭 회로(11)에 출력한다. 바이어스 회로(14)는, 차동 증폭 회로(11) 및 제어 전압 생성 회로(13)를 구동하기 위한 바이어스 전압을 생성하는 회로이다.
도 2는, 차동 증폭 회로(11)의 구성예를 도시하는 도면이다. 차동 증폭 회로(11)는, P형 MOSFET(21∼28) 및 N형 MOSFET(29∼34)를 구비하고 있다.
P형 MOSFET(21∼23)의 게이트에는, 바이어스 회로(14)로부터 출력되는 바이어스 전압 VB3이 인가되고, P형 MOSFET(24∼26)에는, 바이어스 회로(14)로부터 출력되는 바이어스 전압 VB2가 인가되어 있다. P형 MOSFET(21∼23)와, P형 MOSFET(24∼26)는 직렬로 접속되어 있으며, 전류원으로서 동작하고 있다.
P형 MOSFET(27, 28)는 차동 회로를 구성하고 있으며, P형 MOSFET(27)(제1 트랜지스터)의 게이트에는 차동 입력의 한쪽인 입력 전압 VINPRK 인가되고, P형 MOSFET(28)(제2 트랜지스터)의 게이트에는 차동 입력의 다른쪽인 입력 전압 VINN이 인가되어 있다. 즉, 입력 전압 VINP와 입력 전압 VINN이 동일할 때에는, P형 MOSFET(27, 28)를 흐르는 전류는 동일하게 되지만, 예를 들면 입력 전압 VINP가 입력 전압 VINN보다 작은 경우에는, P형 MOSFET(27)쪽이, P형 MOSFET(28)보다도 많은 전류를 흘리게 된다.
N형 MOSFET(29, 30)는, P형 MOSFET(24, 26)와 직렬로 접속되어 있으며, 게이트에는, 바이어스 전압 VB1이 인가되어 있다. 그리고, P형 MOSFET(24)와 N형 MOSFET(29) 사이의 전위가, 차동 출력의 한쪽인 출력 전압 VOUTP로 되어 있고, P형 MOSFET(26)와 N형 MOSFET(30) 사이의 전위가, 차동 출력의 다른쪽인 출력 전압 VOUTN로 되어 있다. 이 차동 출력 VOUTP, VOUTN은, 차동 입력 VINP, VINN에 따라서 변화된다.
그리고, N형 MOSFET(31)(제3 트랜지스터)는, P형 MOSFET(27)와 직렬로 접속되어 있고, N형 MOSFET(33)(제4 트랜지스터)는, P형 MOSFET(28)와 직렬로 접속되어 있다. 또한, N형 MOSFET(32)(제5 트랜지스터)는, N형 MOSFET(31)와 병렬로 접속되어 있고, N형 MOSFET(34)(제6 트랜지스터)는, N형 MOSFET(33)와 병렬로 접속되어 있다. 그리고, N형 MOSFET(31, 33)의 게이트에는, 제어 전압 생성 회로(13)로부터 출력되는 제어 전압 VBC가 인가되고, N형 MOSFET(32, 34)의 게이트에는, 바이어스 생성 회로(14)로부터 출력되는 바이어스 전압 VB0가 인가되어 있다. 따라서, N형 MOSFET(31, 33)의 드레인 전류는, 제어 전압 VBC에 따라서 변화되는 가변 전류이지만, N형 MOSFET(32, 34)의 드레인 전류는 정전류이다.
여기서, N형 MOSFET(31, 33)의 게이트에 인가되는 제어 전압 VBC는, 동상 전압 생성 회로(12) 및 제어 전압 생성 회로(13)의 제어에 의해, 동상 전압 VC가 기준 전압 COMVREF보다 높은 경우에는 높아지고, 동상 전압 VC가 기준 전압 COMVREF보다 낮은 경우에는 낮아진다. 그리고, 제어 전압 VBC가 높아지면, N형 MOSFET(31, 33)의 드레인 전류가 증가하여, 출력 전압 VOUTP, VOUTN이 낮아지고, 동상 전압 VC도 낮아진다. 또한, 제어 전압 VBC가 낮아지면, N형 MOSFET(31, 33)의 드레인 전류가 감소하여, 출력 전압 VOUTP, VOUTN이 높아지고, 동상 전압 VC도 높아진다. 이와 같이, 차동 진폭 회로(11)에서는, 동상 전압 VC가 기준 전압 COMVREF로 되도록 제어되어 있다.
또한, N형 MOSFET(31, 33)가 본 발명의 가변 전류 생성 회로에 해당하며, N형 MOSFET(32, 34)가 본 발명의 정전류 생성 회로에 해당한다. 또한, 동상 전압 VC가 기준 전압 COMVREF일 때의 제어 전압 VBC는 N형 MOSFET(32, 34)의 게이트에 인가되는 바이어스 전압 VB0과 동일한 것으로 한다.
도 3은, N형 MOSFET(31, 32)의 구성예를 도시하는 도면이다. 도면에 도시하는 바와 같이, N형 MOSFET(31)는, 소정 사이즈의 N형 MOSFET(31a∼31d)를 예를 들면 4개(제2 개수) 병렬로 접속한 구성으로 할 수 있다. 또한, N형 MOSFET(32)는, N형 MOSFET(31a)와 동일 사이즈의 N형 MOSFET(32a∼32f)를 예를 들면 6개(제1 개수) 병렬로 접속한 구성으로 할 수 있다. 따라서, 제어 전압 VBC와 바이어스 전압 VB0가 동일한 경우에는, N형 MOSFET(31)의 드레인 전류는 N형 MOSFET(32)의 드레인 전류보다도 작아진다. 즉, N형 MOSFET(31)의 전류 구동 능력은 N형 MOSFET(32)의 구동 능력보다도 작다고 할 수 있다.
또한, 본 실시예에서는, 병렬로 접속하는 동일 사이즈의 N형 MOSFET의 개수에 의해, N형 MOSFET(31)의 전류 구동 능력을 N형 MOSFET(32)의 전류 구동 능력보다 작게 하는 것으로 하였지만, 전류 구동 능력을 작게 하는 방법은 이것에 한정되 지 않는다. 예를 들면, N형 MOSFET(31, 32)를 동수의 N형 MOSFET로 구성하는 경우라도, N형 MOSFET(31)의 사이즈를 N형 MOSFET(32)의 사이즈보다도 작게 함으로써, N형 MOSFET(31)의 전류 구동 능력을 N형 MOSFET(32)보다도 작게 할 수 있다.
도 4는, 동상 전압 생성 회로(12)의 구성예를 도시하는 도면이다. 동상 전압 생성 회로(12)는, 저항값이 동일한 2개의 저항(41, 42) 및 용량이 동일한 2개의 캐패시터(43, 44)에 의해 구성되어 있다. 저항(41) 및 캐패시터(43)는 병렬로 접속되며, 그 일단에는 출력 전압 VOUTP가 인가되어 있다. 또한, 저항(42) 및 캐패시터(44)는 병렬로 접속되며, 그 일단에는 출력 전압 VOUTN이 인가되어 있다. 그리고, 저항(41) 및 캐패시터(43)와, 저항(42) 및 캐패시터(44)가 직렬로 접속되어 있고, 그 접속점의 전압이 동상 전압 VC로 되어 있다. 또한, 저항(41, 42) 대신에, 스위치 캐패시터를 이용하는 것도 가능하다.
도 5는, 제어 전압 생성 회로(13)의 구성예를 도시하는 도면이다. 제어 전압 생성 회로(13)는, P형 MOSFET(51∼54), 및, N형 MOSFET(55∼58)를 구비하고 있다. P형 MOSFET(51)의 게이트에는, 바이어스 회로(14)로부터 출력되는 바이어스 전압 VB3이 인가되어 있다. 그리고, P형 MOSFET(52)는, P형 MOSFET(51)와 직렬로 접속되며, 게이트에는, 바이어스 회로(14)로부터 출력되는 바이어스 전압 VB2가 인가되어 있다. 즉, P형 MOSFET(51, 52)는, 제어 전압 생성 회로(13)에서의 전류원을 구성하고 있다.
P형 MOSFET(53, 54)는, 차동 회로를 구성하고 있으며, P형 MOSFET(53)의 게이트에는 기준 전압 COMVREF가 인가되고, P형 MOSFET(54)의 게이트에는 동상 전압 VC가 인가되어 있다. 또한, N형 MOSFET(55, 56)는, P형 MOSFET(53, 54)와 직렬로 접속되어 있으며, 게이트에는 바이어스 회로(14)로부터 출력되는 바이어스 전압 VB1이 인가되어 있다. 그리고, N형 MOSFET(57, 58)는, N형 MOSFET(55, 56)와 직렬로 접속되어 있으며, N형 MOSFET(57)의 게이트에는 P형 MOSFET(53)와 N형 MOSFET(55)와의 접속점의 전압이 인가되고, N형 MOSFET(58)의 게이트에는 P형 MOSFET(54)와 N형 MOSFET(56)와의 접속점의 전압이 인가되어 있다. 또한, N형 MOSFET(58)의 게이트에 인가되는 전압이, 제어 전압 생성 회로(13)의 출력인 제어 전압 VBC로 되어 있다.
이러한 제어 전압 생성 회로(13)에서, 동상 전압 VC가 기준 전압 COMVREF보다 높은 경우, P형 MOSFET(54)의 드레인 전류는 P형 MOSFET(53)의 드레인 전류보다 작아져, 제어 전압 VBC가 높아진다. 반대로, 동상 전압 VC가 기준 전압 C0MVREF보다 낮은 경우, P형 MOSFET(54)의 드레인 전류는 P형 MOSFET(53)의 드레인 전류보다 커져, 제어 전압 VBC가 낮아진다.
도 6은, 바이어스 회로(14)의 구성예를 도시하는 도면이다. 바이어스 회로(14)는, 정전류원(61), N형 MOSFET(62∼68), 및, P형 MOSFET(69∼73)를 구비하고 있다. N형 MOSFET(62∼65), 및, P형 MOSFET(69∼72)는, 각각 캐스코드 커런트 미러 회로를 형성하고 있다.
N형 MOSFET(63, 65)의 게이트에는, 정전류원(61)과 N형 MOSFET(62)와의 접속점의 전압이 인가되어 있고, 이 전압이 바이어스 전압 VB0으로 되어 있다. 또한, 바이어스 전압 VB0은, N형 MOSFET(68)의 게이트에도 인가되어 있다.
N형 MOSFET(66)는 다이오드 접속되며, 게이트 및 드레인의 전압이 N형 MOSFET(62, 64)의 게이트에 인가되어 있고, 이 전압이 바이어스 전압 VB1로 되어 있다. 그리고, N형 MOSFET(68)와 직렬로 접속되는 N형 MOSFET(67)의 게이트에, 바이어스 전압 VB1이 인가되어 있다.
P형 MOSFET(73)는 다이오드 접속되며, N형 MOSFET(67)와 직렬로 접속되어 있다. 그리고, P형 MOSFET(73)의 게이트 및 드레인의 전압이 P형 MOSFET(70, 72)의 게이트에 인가되어 있고, 이 전압이 바이어스 전압 VB2로 되어 있다. 또한, P형 MOSFET(70)와 N형 MOSFET(64)와의 접속점의 전압이 P형 MOSFET(69, 71)의 게이트에 인가되어 있고, 이 전압이 바이어스 전압 VB3으로 되어 있다.
이와 같이, 바이어스 전압 생성 회로(14)에 의해, 차동 증폭 회로(11) 및 제어 전압 생성 회로(13)를 구동하기 위한 바이어스 전압 VB0∼VB3이 생성되어 있다.
이상, 본 발명의 실시예인 차동형 오피 앰프(1)에 대해서 설명하였다. 전술한 바와 같이, 차동 증폭 회로(11)에서는, 차동 회로를 구성하는 한쪽의 트랜지스터인 P형 MOSFET(27)에, 병렬 접속된 N형 MOSFET(31, 32)가 직렬로 접속되어 있다. 또한, 차동 회로를 구성하는 다른쪽의 트랜지스터인 P형 MOSFET(28)에, 병렬 접속된 N형 MOSFET(33, 34)가 직렬로 접속되어 있다. 그리고, N형 MOSFET(32, 34)의 게이트에는 소정의 바이어스 전압 VB0이 인가되며, N형 MOSFET(31, 33)의 게이트에는, 제어 전압 VBC가 인가되어 있다.
그 때문에, 제어 전압 VBC가 변화된 경우, N형 MOSFET(31, 33)의 드레인 전류는 변화되지만, N형 MOSFET(32, 34)의 드레인 전류는 변화되지 않는다. 따라서, N형 MOSFET(31∼34)의 모든 게이트에 제어 전압 VBC를 인가하는 경우와 비교하여, 차동 증폭 회로(11)에서의 전류 변화량이 적어진다. 즉, 오피 앰프(1)의 입력 전압 VINP, VINN의 진폭이 큰 경우, 출력 전압 VOUTP, VOUTN의 변동도 커지게 되고, 그것에 수반하여 제어 전압 VBC의 변동폭도 커지게 되지만, 오피 앰프(1)에서의 전류 변화량이 적기 때문에, 왜곡률의 열화가 억제된다.
또한, 제어 전압 생성 회로(13)로부터 차동 증폭 회로(11)에의 귀환 전류는, N형 MOSFET(31, 33)에만 유입된다. 따라서, N형 MOSFET(31∼34)의 모두에 귀환 전류가 유입되는 경우와 비교하여, 제어 전압 생성 회로(13)로부터 본 게이트 용량이 작아진다. 그 때문에, 위상 여유를 확보하기 위해 필요한 제어 전압 생성 회로(13)의 전류량을 적게 하는 것이 가능하여, 오피 앰프(1)의 소비 전류가 저감된다.
또한, 본 실시예에 설명하는 바와 같이, N형 MOSFET(31, 33)의 전류 구동 능력을 N형 MOSFET(32, 34)의 전류 구동 능력보다도 작게 함으로써, 제어 전압 VBC의 변화에 의한 전류 변화량의 억제 효과를 높여, 왜곡률의 열화가 억제된다.
또한, 차동 증폭 회로(11)에서의 전류 변화량이 억제됨으로써, 출력 전압 VOUTP, VOUTN의 흔들림도 억제되어, 오피 앰프(1)의 세틀링 시간이 짧아진다. 그 때문에, 오피 앰프(1)를 이용해서 적분기를 구성함으로써, 적분 정밀도를 향상시키는 것이 가능하게 된다.
도 7은, 오피 앰프(1)를 이용한 적분기의 구성예를 도시하는 도면이다. 적분기(80)는, 오피 앰프(1), 캐패시터(81∼84), 및 스위치 회로 SW1∼SW8에 의해 구 성되어 있다. 또한, 스위치 회로 SW1∼SW4 및 캐패시터(81)는 스위치드 캐패시터를 구성하고 있으며, 마찬가지로, 스위치 회로 SW5∼SW8 및 캐패시터(82)는 스위치드 캐패시터를 구성하고 있다.
도 8은, 적분기(80)의 동작을 도시하는 타이밍차트이다. 도면에 도시하는 바와 같이, 클럭 신호 CLOCK가 H레벨일 때에, 스위치 회로 SW1, SW3이 온, 스위치 회로 SW2, SW4가 오프로 되어, 한쪽의 입력 전압 Vin+가 캐패시터(81)에 샘플링된다. 그리고, 클럭 신호 CL0CK가 L레벨일 때에, 스위치 회로 SW1, SW3이 오프, 스위치 회로 SW2, SW4가 온으로 되어, 샘플링된 전하가 캐패시터(83)에 축적됨으로써, 적분이 행하여진다. 마찬가지로, 다른쪽의 입력 전압 Vin-에 대해서도 적분이 행하여진다.
그리고, 적분기(80)에서 적분 정밀도를 높이기 위해서는, 적분 기간에 적분이 완료되어 있을 필요가 있다. 즉, 클럭 신호가 L레벨인 동안에, 출력 전압 Vout+, Vout-가 정상 상태로 되어 있을 필요가 있다. 여기서, 오피 앰프(1)는 전술한 바와 같이 세틀링 시간이 짧기 때문에, 적분기(80)에서 적분에 필요한 시간도 짧아진다. 따라서, 적분기(80)를 높은 주파수로 동작시키는 경우라도, 적분을 확실하게 행하는 것이 가능하게 되어, 적분 정밀도를 높일 수 있다.
또한, 상기 실시예는 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.
예를 들면, 본 실시예에서는, 차동 증폭 회로의 구성을 도 2에 도시하는 것으로 하였지만, 차동 증폭 회로의 구성은 이것에 한정되지 않고, 제어 전압 VBC가 인가되는 트랜지스터를 갖는 것이면 된다. 그리고, 제어 전압 VBC가 인가되는 트랜지스터와 병렬로, 소정의 전압(본 실시예에서는 VB0)이 인가되는 트랜지스터를 설치함으로써, 본 실시예의 오피 앰프(1)와 마찬가지의 효과를 얻을 수 있다.
왜곡률 열화를 억제하여, 소비 전력을 저감시킬 수 있는 차동형 오피 앰프를 제공할 수 있다.

Claims (4)

  1. 제1 및 제2 입력 전압에 따른 제1 및 제2 출력 전압을 출력하는 차동형 오피 앰프로서,
    상기 제1 및 제2 입력 전압에 따라서 동작하는 차동 회로와,
    상기 제1 및 제2 출력 전압의 중간 전압을 소정의 기준 전압으로 하기 위한 제어 전압을 생성하는 제어 전압 생성 회로와,
    상기 차동 회로와 직렬로 접속되며, 상기 제어 전압에 따른 가변 전류를 생성하는 가변 전류 생성 회로와,
    상기 가변 전류 생성 회로와 병렬로 접속되며, 정전류를 생성하는 정전류 생성 회로를 구비하고,
    상기 가변 전류 및 상기 정전류에 의해 상기 중간 전압이 상기 기준 전압으로 되도록 제어되는 것을 특징으로 하는 차동형 오피 앰프.
  2. 제1항에 있어서,
    상기 차동 회로는,
    제어 전극에 상기 제1 입력 전압이 인가되는 제1 트랜지스터와,
    제어 전극에 상기 제2 입력 전압이 인가되는 제2 트랜지스터
    를 갖고,
    상기 가변 전류 생성 회로는,
    상기 제1 트랜지스터와 직렬로 접속되며, 제어 전극에 상기 제어 전압이 인가되는 제3 트랜지스터와,
    상기 제2 트랜지스터와 직렬로 접속되며, 제어 전극에 상기 제어 전압이 인가되는 제4 트랜지스터
    를 갖고,
    상기 정전류 생성 회로는,
    상기 제3 트랜지스터와 병렬로 접속되며, 제어 전극에 소정의 정전압이 인가되는 제5 트랜지스터와,
    상기 제4 트랜지스터와 병렬로 접속되며, 제어 전극에 상기 정전압이 인가되는 제6 트랜지스터
    를 갖는 것을 특징으로 하는 차동형 오피 앰프.
  3. 제1항 또는 제2항에 있어서,
    상기 가변 전류 생성 회로의 전류 구동 능력이, 상기 정전류 생성 회로의 전류 구동 능력보다 작은 것을 특징으로 하는 차동형 오피 앰프.
  4. 제3항에 있어서,
    상기 정전류 생성 회로는, 소정 사이즈의 트랜지스터를 제1 개수만큼 병렬로 접속되어 이루어지며,
    상기 가변 전류 생성 회로는, 상기 트랜지스터를 상기 제1 개수 이하의 제2 개수만큼 병렬로 접속되어 이루어지는 것을 특징으로 하는 차동형 오피 앰프.
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