JPWO2012035882A1 - コンパレータ及びそれを備えるad変換器 - Google Patents

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Abstract

クロック信号CLKに同期してオン/オフするトランジスタM0と、トランジスタM0のオン/オフに同期して比較動作を行う差動対(M1,M2)と、差動対(M1,M2)による比較結果を出力する正帰還部F1とを有する、コンパレータであって、正帰還部F1が、PMOSトランジスタM3とNMOSトランジスタM4との間に挿入された抵抗R1と、PMOSトランジスタM5とNMOSトランジスタM6との間に挿入された抵抗R2とを備え、抵抗R1の低電位側にPMOSトランジスタM5のゲートが接続され、抵抗R1の高電位側にNMOSトランジスタM6のゲートが接続され、抵抗R2の低電位側にPMOSトランジスタM3のゲートが接続され、抵抗R2の高電位側にNMOSトランジスタM4のゲートが接続されている、コンパレータ。

Description

本発明は、クロック信号に同期してオン/オフするスイッチと、前記スイッチのオン/オフに同期して比較動作を行う差動対と、前記差動対による比較結果を出力する正帰還部とを有するコンパレータ、及びそれを備えるAD変換器に関する。

図1は、従来のダイナミックコンパレータ1の構成図である。ダイナミックコンパレータ1は、正帰還をかけた2つのCMOSインバータIV1,IV2と、入力電圧IN+とIN−の大小判別を行う差動対D1と、クロック信号CLKに従ってダイナミックコンパレータ1のオン/オフを切り替えるスイッチM0とを有している。第1のCMOSインバータIV1は、PMOSトランジスタM3とNMOSトランジスタM4から構成され、第2のCMOSインバータIV2は、PMOSトランジスタM5とNMOSトランジスタM6から構成される。差動対D1は、NMOSトランジスタM1とNMOSトランジスタM2から構成される。ダイナミックコンパレータ1がスイッチM0によってオンすると、差動対D1に供給されている入力電圧IN+とIN−の差分に応じた電流差が生ずることにより、負荷として接続された第1のCMOSインバータIV1と第2のCMOSインバータIV2との間に能力差が発生することで、入力電圧IN+とIN−の大小判別が可能となる。

なお、ダイナミックコンパレータに関する先行技術文献として、例えば特許文献1が知られている。

日本国公開特許公報第2007−318457号

ところが、電源電圧をVdd,PMOSトランジスタM3,M5の閾値電圧をVth_p,NMOSトランジスタM4,M6の閾値電圧をVth_nとすると、Vdd<Vth_p+Vth_nのときのような低電圧の電源電圧Vddで動作する場合、CMOSインバータIV1,IV2に十分な電流を流す能力が発生しないため、正帰還をかけても出力が切り替わらず、正常に大小判別を行うことができない。

例えば、図2は、CMOSインバータの入出力が釣り合った状態を示している。Veff_pは、PMOSトランジスタM3のオーバードライブ電圧を表し、Veff_nは、NMOSトランジスタM4のオーバードライブ電圧を表している。電源電圧Vddが高いときには、PMOSトランジスタM3のゲート−ソース間に駆動電圧(Vth_p+Veff_p)を印加することによりPMOSトランジスタM3はオンし、NMOSトランジスタM4のゲート−ソース間に駆動電圧(Vth_n+Veff_n)を印加することによりNMOSトランジスタM4はオンする。しかしながら、電源電圧Vddが低くなりすぎると、トランジスタM3とM4をオン可能な駆動電圧が不足することにより、トランジスタM3とM4にドレイン電流Idを流すことができなくなるため、正帰還を正しく機能させることができない。

すなわち、電源電圧Vddの状態がオーバードライブ電圧Veffを十分確保できない低電圧状態のときには、図3に示されるように、クロック信号CLKがハイレベルになっても、正帰還をかけた2つのCMOSインバータの出力電圧OUT+とOUT−が容易に静定しないため、所望の時間内に入力電圧IN+とIN−の大小判別を行うことができない(入力電圧IN+とIN−の大小の判定時間が延びてしまう)。

そこで、本発明は、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することが可能なコンパレータ及びそれを備えるAD変換器の提供を目的とする。

上記目的を達成するため、本発明に係るコンパレータは、
クロック信号に同期してオン/オフするスイッチと、
前記スイッチのオン/オフに同期して比較動作を行う差動対と、
前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
前記正帰還部が、
第1のPMOSトランジスタと第1のNMOSトランジスタとの間に挿入された第1の抵抗と、第2のPMOSトランジスタと第2のNMOSトランジスタとの間に挿入された第2の抵抗とを備え、
前記第1の抵抗の低電位側に前記第2のPMOSトランジスタのゲートが接続され、前記第1の抵抗の高電位側に前記第2のNMOSトランジスタのゲートが接続され、前記第2の抵抗の低電位側に前記第1のPMOSトランジスタのゲートが接続され、前記第2の抵抗の高電位側に前記第1のNMOSトランジスタのゲートが接続されている、ことを特徴とするものである。

また、上記目的を達成するため、本発明に係るAD変換器は、本発明に係るコンパレータを備えるものである。

本発明によれば、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することができる。

従来のダイナミックコンパレータ1の構成図である。 CMOSインバータの入出力が釣り合った状態を示している。 従来技術の場合の判定時間を示した図である。 本発明の第1の実施形態であるダイナミックコンパレータ2の構成図である。 本発明を適用した場合の判定時間を示した図である。 本発明の第2の実施形態であるダイナミックコンパレータ3の構成図である。 本発明の第3の実施形態であるダイナミックコンパレータ4の構成図である。 本発明の実施形態であるΔΣ型AD変換器の構成図である。 本発明の第4の実施形態であるダイナミックコンパレータ5の構成図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。なお、各図面において、ゲートに丸印を付したトランジスタはPチャネル型MOSトランジスタを表し、ゲートに丸印を付していないトランジスタはNチャネル型MOSトランジスタを表す。

図4は、本発明の第1の実施形態であるダイナミックコンパレータ2の構成図である。ダイナミックコンパレータ2は、クロック信号CLKに同期してオン/オフするスイッチとして機能するトランジスタM0と、トランジスタM0のオン/オフに同期して比較動作を行う差動対D1と、差動対D1による比較結果を出力する正帰還部F1とを有し、CMOSプロセスを含む半導体集積回路に集積されている。

トランジスタM0は、ゲートに供給されるクロック信号CLKがハイレベルのときオンし、ゲートに供給されるクロック信号CLKがローレベルのときオフする。トランジスタM0がオン状態で、差動対D1は比較動作を行うことが可能となり、トランジスタM0がオフ状態で、差動対D1は比較動作を行うことが不可能となる。トランジスタM0は、ソースがグランドに接続され、ドレインが差動対D1のソースに接続されている。

差動対D1は、ソースがノードaで共通接続された一対のトランジスタM1とM2によって構成されている。トランジスタM1のゲートに入力電圧IN+が供給され、トランジスタM2のゲートに入力電圧IN−が供給される。差動対D1は、入力電圧IN+とIN−の大小関係を比較する。

正帰還部F1は、第1のCMOSインバータを構成するトランジスタM3,M4と、トランジスタM3とM4との間に挿入された第1の抵抗R1と、第2のCMOSインバータを構成するトランジスタM5,M6と、トランジスタM5とM6との間に挿入された第2の抵抗R2とを備えている。正帰還部F1は、電源電圧Vddと差動対D1のドレインとの間に配置されている。トランジスタM3とM5のソースは、電源電圧Vddに接続され、トランジスタM4のソースは、トランジスタM1のドレインにノードbで接続され、トランジスタM6のソースは、トランジスタM2のドレインにノードcで接続されている。

また、抵抗R1の低電位側に接続されたトランジスタM4のドレインに、トランジスタM5のゲートが接続されている。抵抗R1の高電位側のノードdに接続されたトランジスタM3のドレインに、トランジスタM6のゲートが接続されている。抵抗R2の低電位側に接続されたトランジスタM6のドレインに、トランジスタM2のゲートが接続されている。抵抗R2の高電位側のノードeに接続されたトランジスタM5のドレインに、トランジスタM4のゲートが接続されている。

出力電圧OUT−は、抵抗R1とトランジスタM4のドレインとの接続点から取り出され、出力電圧OUT+は、抵抗R2とトランジスタM6のドレインとの接続点から取り出される。

正帰還部F1がこのような構成を有することにより、電源電圧Vddが低電圧状態であっても、CMOSインバータの各ゲートに十分な電圧が印加できるため、図5に示されるように、図3に比べて、低電圧動作における出力の静定時間を短縮することができ、所望の時間内に入力電圧IN+とIN−の大小判別を行うことができる。

すなわち、抵抗R1に流れる電流によって発生する抵抗R1の両端電圧により、トランジスタM6のゲート電位を持ち上げるとともに、トランジスタM5のゲート電位を引き下げることができる。同様に、抵抗R2に流れる電流によって発生する抵抗R2の両端電圧により、トランジスタM4のゲート電位を持ち上げるとともに、トランジスタM3のゲート電位を引き下げることができる。その結果、トランジスタM3,M4,M5,M6それぞれのゲート−ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。

図6は、本発明の第2の実施形態であるダイナミックコンパレータ3の構成図である。図4と同様の構成については、その説明を省略する。CMOSインバータのPMOSトランジスタとNMOSトランジスタとの間に挿入される抵抗は、図4に示したような通常の抵抗体でもよいが、図6のダイナミックコンパレータ3の正帰還部F2は、ゲートを低電位(例えば、グランド)に接続したPMOSトランジスタとゲートを高電位(例えば、電源電圧Vdd)に接続したNMOSトランジスタとを並列に組み合わせた構成を抵抗として使用する構成である。以下、このように並列に組み合わせた構成を「並列トランジスタ」という。並列トランジスタPT1は、トランジスタM7とM8から構成され、並列トランジスタPT2は、トランジスタM9とM10から構成される。

この場合、並列トランジスタPT1及びPT2は、低電源電圧状態では抵抗値が高くなり、高電源電圧状態では抵抗値が低くなるような可変抵抗として機能する。なぜならば、電源電圧Vddがある程度下がると、並列トランジスタPT1及びPT2のゲート−ソース間電圧を十分に確保できなくなり、並列トランジスタPT1及びPT2のオン抵抗が増加して、並列トランジスタPT1及びPT2に電流が流れにくくなるからである。並列トランジスタPT1及びPT2が可変抵抗として機能することで、CMOSインバータにほとんど電流が流れないような低電源電圧状態においても、抵抗の両端(すなわち、並列トランジスタPT1及びPT2のドレイン−ソース間)に十分な電位差を発生させることができるので、図4の場合よりも電源電圧Vddが低電圧の状態で、ダイナミックコンパレータ3の正常動作が可能となる。

なお、図6に図示した構成に対して、並列トランジスタPT1を、ゲートが高電位に接続されたトランジスタM7に置き換え、且つ、並列トランジスタPT2を、ゲートが高電位に接続されたトランジスタM9に置き換えた構成でもよい(トランジスタM8,M10を削除)。また、図6に図示した構成に対して、並列トランジスタPT1を、ゲートが低電位に接続されたトランジスタM8に置き換え、且つ、並列トランジスタPT2を、ゲートが低電位に接続されたトランジスタM10に置き換えた構成でもよい(トランジスタM7,M9を削除)。しかしながら、並列トランジスタPT1及びPT2のオン抵抗は、一方のトランジスタのみの構成に比べて、電源電圧Vddの変化に対する変動が小さいため、図6に図示した構成は、電源電圧Vddが低電圧の状態でダイナミックコンパレータの動作が安定するという点で有利である。

図7は、本発明の第3の実施形態であるダイナミックコンパレータ4の構成図である。上述の実施形態と同様の構成については、その説明を省略する。ダイナミックコンパレータ4は、トランジスタM1にCRフィルタFL1が接続され、トランジスタM2のゲートにCRフィルタFL2が接続された構成を有している。このようなCRフィルタを構成することによって、入力されたクロック信号CLKに同期してダイナミックコンパレータ4が大小判別を行うときに(具体的には、ノードaの電圧レベルが反転するときに)、差動対D1のゲート容量を介して入力電圧IN+,IN−に重畳するノイズを抑えることができる。

CRフィルタFL1は、トランジスタM1のゲートに直列接続された抵抗R3と、トランジスタM1のゲート−グランド間に配置されたキャパシタC1とから構成される。CRフィルタFL2は、トランジスタM2のゲートに直列接続された抵抗R4と、トランジスタM2のゲート−グランド間に配置されたキャパシタC2とから構成される。

例えば、図8に示したΔΣ型AD変換器10のように、積分器の出力電圧がダイナミックコンパレータの差動対に入力される構成の場合、積分器と差動対との間にノイズフィルタ(具体的には、CRフィルタFL1及びFL2)を設けることによって、積分器の出力に伝わるノイズを抑えることができるので、AD変換精度が低下することを抑えることができる。また、積分器の出力にノイズが伝わっても、積分器に用いているオペアンプA2の動作が正常動作に回復するまでの時間を短縮することができる。

また、2次以上のΔΣ型AD変換器において、積分器間の接続部など、サンプリング時に出力が変動する箇所に、ノイズフィルタを挿入することによって、AD変換精度の低下を抑えることができる。図8の場合、1段目の積分器のオペアンプA1と2段目の積分器のサンプルホールド回路SH2との間に、CRフィルタFL3及びFL4が挿入されている。

CRフィルタFL3は、オペアンプA1の第1の出力部とサンプルホールド回路SH2の第1の入力部との間に直列に配置された抵抗R5と、サンプルホールド回路SH2の第1の入力部とグランドとの間に配置されたキャパシタC15とから構成される。CRフィルタFL4は、オペアンプA1の第2の出力部とサンプルホールド回路SH2の第2の入力部との間に直列に配置された抵抗R6と、サンプルホールド回路SH2の第2の入力部とグランドとの間に配置されたキャパシタC16とから構成される。

ΔΣ型AD変換器10は、アナログの差動入力電圧Input+,Input−を、ハイレベル又はローレベルのデジタルの差動出力信号Q,QXに変換する。信号Qは、ダイナミックコンパレータの出力電圧OUT+に相当し、信号QXは、ダイナミックコンパレータの出力電圧OUT−に相当する。

サンプルホールド回路SH1は、差動入力電圧Input+,Input−を差動出力信号Q,QXに従ってサンプルホールドし、そのサンプルホールドした電圧を1段目の積分器に供給する。1段目の積分器は、差動入力差動出力型のオペアンプA1と、オペアンプA1の差動入出力部間に接続されたキャパシタC11,C12とを備える。1段目の積分器の出力は、CRフィルタFL3,FL4を介して、サンプルホールド回路SH2に入力される。サンプルホールド回路SH2は、CRフィルタFL3,FL4を介して入力された1段目の積分器の出力を差動出力信号Q,QXに従ってサンプルホールドし、そのサンプルホールドした電圧を2段目の積分器に供給する。2段目の積分器は、差動入力差動出力型のオペアンプA2と、オペアンプA2の差動入出力部間に接続されたキャパシタC13,C14とを備える。2段目の積分器の出力は、CRフィルタFL1,FL2を介して、ダイナミックコンパレータに入力される。

図9は、本発明の第4の実施形態であるダイナミックコンパレータ5の構成図である。上述の実施形態と同様の構成については、その説明を省略する。

ダイナミックコンパレータ5は、図6の構成に対して、トランジスタM0が削除され、差動入力を受ける差動対D1の基準電極(図9の場合、トランジスタM1,M2のソース電極)が一定の低電位(例えば、グランド)に固定されている。そして、ダイナミックコンパレータ5の低電圧動作を可能にするための並列トランジスタPT1及びPT2は、互いにレベルが反転したクロック信号CLKとCLK_Nが入力されることで、図6の場合と同様の可変抵抗の機能に加えて、差動対D1の比較動作の実行可否を切り替える機能も備えている。

図6の構成の場合、上述したように、ノードaがスイッチM0によってグランドに接続される時、差動対D1のゲート−ソース間容量を通して過渡的に電流が流れて、入力電圧IN+,IN−にノイズが重畳するおそれがある。しかしながら、図9の構成のように、差動対D1のソース電極が定電位に固定されることで、差動対D1のゲート−ソース間電圧の変動が抑えられるため、入力電圧IN+,IN−に重畳するノイズを抑制できる。また、重畳ノイズを抑制できるため、入力電圧IN+,IN−を供給する前段の回路の安定性が向上する。

図9のダイナミックコンパレータ5の正帰還部F3の場合、NMOSトランジスタM7,M9のゲートそれぞれに共通のクロック信号CLKが入力され、PMOSトランジスタM8,M10のゲートそれぞれに共通のクロック信号CLK_Nが入力される。トランジスタM7にクロック信号CLKが入力され、トランジスタM8にクロック信号CLK_Nが入力されることで、トランジスタM7,M8は同じタイミングでオンする。トランジスタM9,M10についても同様である。トランジスタM7,M9は、クロック信号CLKがハイレベルのときオンし、ローレベルのときオフする。トランジスタM8,M10は、クロック信号CLK_Nがハイレベルのときオフし、ローレベルのときオンする。

クロック信号CLKがローレベルであり且つクロック信号CLK_Nがハイレベルのとき、並列トランジスタPT1及びPT2は共にオフするため、差動対D1は比較動作を行うことが不可能となる。逆に、クロック信号CLKがハイレベルであり且つクロック信号CLK_Nがローレベルのとき、並列トランジスタPT1及びPT2は共にオンするため、差動対D1は比較動作を行うことが可能となる。クロック信号CLK及びCLK_Nのハイレベルは、電源電圧Vddのレベルに設定すればよく、クロック信号CLK及びCLK_Nのローレベルはグランドレベルに設定すればよい。

クロック信号CLKのハイレベルを電源電圧Vddのレベルに設定すると、電源電圧Vddが減少するにつれて、並列トランジスタPT1及びPT2のオン抵抗が増加する。そのため、クロック信号CLK,CLK_Nのレベルが差動対D1の比較動作を可能にするレベルのとき、並列トランジスタPT1及びPT2のオン抵抗の増加によって、トランジスタM4,M6のゲート電位を持ち上げるとともに、トランジスタM3,M5のゲート電位を引き下げることができる。その結果、トランジスタM3,M4,M5,M6それぞれのゲート−ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。

また、トランジスタM3とM5を、クロック信号CLK_Nに応じて、オン/オフさせるスタンバイ回路を設けてもよい。図9には、スタンバイ回路SB1が例示されている。スタンバイ回路SB1は、クロック信号CLK_Nがゲートに入力されるNMOSトランジスタM11とM12から構成される。このようなスタンバイ回路を設けることで、各トランジスタのノードの電荷(例えば、トランジスタのソース(又は、ドレイン)と基板との間の寄生容量の電荷)をクロック信号CLK_Nのクロック周期毎に初期化できる。つまり、各トランジスタのノードの電荷が変化しても、その電荷をクロック信号CLK_Nのクロック周期毎に一定の値に戻すことができるので、ダイナミックコンパレータの比較精度を向上できる。

図9のスタンバイ回路SB1の場合、トランジスタM11,M12のソースは、グランドに接続されている。トランジスタM11のドレインは、トランジスタM5のゲート(すなわち、並列トランジスタPT1とトランジスタM4のドレインとの間の比較結果の出力点)に接続されている。トランジスタM12のドレインは、トランジスタM3のゲート(すなわち、並列トランジスタPT2とトランジスタM6のドレインとの間の比較結果の出力点)に接続される。

クロック信号CLK_Nのレベルが差動対D1の比較動作が行われるローレベルのとき、トランジスタM11,M12はオフする。そのため、スタンバイ回路SB1は、クロック信号CLK_Nがローレベルのときには、差動対D1の比較動作に作用しない。

一方、クロック信号CLK_Nのレベルが差動対D1の比較動作が行われないハイレベルのとき、トランジスタM11,M12はオンする。トランジスタM11,M12がオンすると、並列トランジスタPT1とトランジスタM4とトランジスタM5との接続ノード及び並列トランジスタPT2とトランジスタM6とトランジスタM3との接続ノードが共にローレベル(グランドレベル)になる。また、トランジスタM11,M12がオンすると、トランジスタM3,M5はオンするので、並列トランジスタPT1とトランジスタM3とトランジスタM6との接続ノードd及び並列トランジスタPT2とトランジスタM5とトランジスタM4との接続ノードeが共にハイレベル(電源電圧Vddのレベル)になる。このように、クロック信号CLK_Nがローレベルからハイレベルに切り替わるたびに、各接続ノードを一定のレベルに初期化できる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、本発明の実施形態として、一対のNMOSトランジスタで構成された差動対を有するダイナミックコンパレータを示したが、本発明は、一対のPMOSトランジスタで構成された差動対を有するダイナミックコンパレータにも適用することができる。

また、本発明は、襷掛けされたトランジスタ(例えば、図4の場合、M3,M4,M5,M6)のそれぞれに、各トランジスタのドレイン−ソース間を短絡可能なスイッチ素子(典型的には、トランジスタ)を、並列に接続した構成にも適用できる。

また、本発明の実施形態として、ΔΣ型AD変換器を示したが、本発明は、パイプライン型、逐次比較型、フラッシュ型などの他の形式のAD変換器にも適用できる。

本国際出願は、2010年9月15日に出願した日本国特許出願第2010−207226号に基づく優先権を主張するものであり、日本国特許出願第2010−207226号の全内容を本国際出願に援用する。

1,2,3,4,5 ダイナミックコンパレータ
10 ΔΣ型AD変換器
A* オペアンプ
C* キャパシタ
D1 差動対
F* 正帰還部
FL* CRフィルタ
IV1,IV2 CMOSインバータ
M* MOSFET
PT1,PT2 並列トランジスタ
R* 抵抗
SB1 スタンバイ回路
SH* サンプルホールド回路
*は数字

Claims (7)

  1. クロック信号に同期してオン/オフするスイッチと、
    前記スイッチのオン/オフに同期して比較動作を行う差動対と、
    前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
    前記正帰還部が、
    第1のPMOSトランジスタと第1のNMOSトランジスタとの間に挿入された第1の抵抗と、第2のPMOSトランジスタと第2のNMOSトランジスタとの間に挿入された第2の抵抗とを備え、
    前記第1の抵抗の低電位側に前記第2のPMOSトランジスタのゲートが接続され、前記第1の抵抗の高電位側に前記第2のNMOSトランジスタのゲートが接続され、前記第2の抵抗の低電位側に前記第1のPMOSトランジスタのゲートが接続され、前記第2の抵抗の高電位側に前記第1のNMOSトランジスタのゲートが接続されている、ことを特徴とする、コンパレータ。
  2. 前記第1の抵抗及び前記第2の抵抗の抵抗値が、前記正帰還部の電源電圧が低くなるにつれて高くなる、請求項1に記載のコンパレータ。
  3. 前記第1の抵抗及び前記第2の抵抗が、ゲートを低電位に接続したPMOSトランジスタ、ゲートを高電位に接続したNMOSトランジスタ又はそれらのトランジスタの並列構成である、請求項2に記載のコンパレータ。
  4. 前記スイッチは、前記第1の抵抗及び前記第2の抵抗であり、
    前記第1の抵抗及び前記第2の抵抗は、第1のクロック信号がゲートに入力されるNMOSトランジスタと、前記第1のクロック信号に対してレベルが反転した第2のクロック信号がゲートに入力されるPMOSトランジスタとの並列構成を有し、
    前記差動対の基準電極が定電位に固定された、請求項2に記載のコンパレータ。
  5. 前記第1のPMOSトランジスタ及び前記第2のPMOSトランジスタを、前記第2のクロック信号に応じて、オン/オフさせる回路を有する、請求項4に記載のコンパレータ。
  6. 前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタが、第1のCMOSインバータの構成素子であり、
    前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタが、第2のCMOSインバータの構成素子である、請求項1に記載のコンパレータ。
  7. 請求項1に記載のコンパレータを備える、AD変換器。
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